JP6613971B2 - 情報処理装置、設計支援方法、および設計支援プログラム - Google Patents
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Description
図3は、情報処理装置のハードウェア構成例を示すブロック図である。情報処理装置100は、PC(Personal Computer)などであってもよいし、サーバなどであってもよく、特に限定しない。また、情報処理装置100は、例えば、VDI(Virtual Desktop Infrastructure)システムなどに適用されてもよい。例えば、サーバが情報処理装置100による処理を行い、クライアント端末が当該処理に応じた画面を表示する。
図4は、情報処理装置の機能的構成例を示すブロック図である。情報処理装置100は、第1のタイミング検証部401と、デザインチェック部402と、第1の重み付け部403と、第2の重み付け部404と、パス優先度算出部405と、を有する。情報処理装置100は、第1の配置配線部406と、第2の配置配線部407と、第2のタイミング検証部408と、検証結果判定部409と、修正部410と、記憶部411と、を有する。
スラック÷始点FFに供給されるクロックの周期=スラックの余裕度・・・式(2)
図15および図16は、情報処理装置による設計支援処理手順例を示すフローチャートである。情報処理装置100は、静的タイミング解析を行う(ステップS1501)。情報処理装置100は、重要セルを配置後のレイアウトデータ512を取得する(ステップS1502)。ここで、重要セルとは、例えば、クロックツリーを形成するセルなどのクロックの供給源に関係するセルやタイミングが厳しいと事前に決まっている重要なFFなどが挙げられる。
設計の対象回路内のセルとセル間の接続関係を示す回路情報に基づいて静的タイミング解析を行い、
前記対象回路内の各パスについて、第1のフリップフロップから第2のフリップフロップまでを含むパス上の各セルの接続先および接続元のうちの、前記第1のフリップフロップを含む前記対象回路内の第1のモジュールと異なる前記対象回路内の第2のモジュールに含まれる前記静的タイミング解析によって得られる接続先および接続元の数に基づいて、前記パスの配線に関する遅延量を導出し、
前記各パスから、導出した前記パスの配線に関する遅延量に基づきクリティカルパスを抽出する、
制御部を有することを特徴とする情報処理装置。
前記各パスについて、前記接続先および接続元の数と、前記接続先および接続元の数が前記パスの配線の負荷に影響する第1の度合と、前記回路情報に基づくデザインチェックによって得られる前記パス上のセルの段数と、前記パス上のセルの段数が前記パスの配線の負荷に影響する第2の度合と、に基づいて、前記パスの配線に関する遅延量を導出する、
ことを特徴とする付記1に記載の情報処理装置。
前記第1の度合と、前記第2の度合と、を操作入力に応じて受け付け、
前記接続先および接続元の数と、受け付けた前記第1の度合と、前記パス上のセルの段数と、受け付けた前記第2の度合と、に基づいて、前記パスの配線に関する遅延量を導出する、
ことを特徴とする付記2に記載の情報処理装置。
前記各パスについて、前記接続先および接続元の数と、前記接続先および接続元の数が前記パスの配線の負荷に影響する第1の度合と、前記回路情報に基づくデザインチェックによって得られる前記パス上の接続線あたりの前記パス上のセルの端子数と、前記パス上の接続線あたりの前記パス上のセルの端子数が前記パスの配線の負荷に影響する第3の度合と、に基づいて、前記パスの配線に関する遅延量を導出する、
ことを特徴とする付記1〜4のいずれか一つに記載の情報処理装置。
前記第1の度合と、前記第3の度合と、を操作入力に応じて受け付け、
前記接続先および接続元の数と、受け付けた前記第1の度合と、前記パス上の接続線あたりの前記パス上のセルの端子数と、受け付けた前記第3の度合と、に基づいて、前記パスの配線に関する遅延量を導出する、
ことを特徴とする付記5に記載の情報処理装置。
前記各パスについて、前記接続先および接続元の数と、前記接続先および接続元の数が前記パスの配線の負荷に影響する第1の度合と、前記静的タイミング解析によって得られる前記パス上のセルのファンアウト数と、前記ファンアウト数が前記パスの配線の負荷に影響する第4の度合と、に基づいて、前記パスの配線に関する遅延量を導出する、
ことを特徴とする付記1〜7のいずれか一つに記載の情報処理装置。
前記第1の度合と、前記第4の度合と、を操作入力に応じて受け付け、
前記接続先および接続元の数と、受け付けた前記第1の度合と、前記ファンアウト数と、受け付けた前記第4の度合と、に基づいて、前記パスの配線に関する遅延量を導出する、
ことを特徴とする付記8に記載の情報処理装置。
前記各パスについて、前記接続先および接続元の数と、前記回路情報に基づくデザインチェックによって得られる前記パス上のセルの段数と、前記回路情報に基づくデザインチェックによって得られる前記パス上の接続線あたりの前記パス上のセルの端子数と、前記パス上のセルのファンアウト数と、のうち、操作入力によって選択された項目の内容と、選択された前記項目の内容が前記パスの配線の負荷に影響する各度合とに基づいて、前記パスの配線に関する遅延量を導出する、
前記各パスから、導出した前記パスの配線に関する遅延量に基づきクリティカルパスを抽出する、
ことを特徴とする付記1〜10のいずれか一つに記載の情報処理装置。
抽出した前記クリティカルパスについての第1の配置配線処理を行い、
前記第1の配置配線処理の後に、前記第1の配置配線処理によって得られる前記対象回路内のセルと当該セルの位置とセル間の配線とを示す第1のレイアウトデータに基づいて、前記各パスのうち、抽出した前記クリティカルパス以外のパスについての第2の配置配線処理を行う、
ことを特徴とする付記1〜11のいずれか一つに記載の情報処理装置。
抽出した前記クリティカルパスについての第1の配置配線処理を行い、
前記第1の配置配線処理の後に、前記第1の配置配線処理によって得られる前記対象回路内のセルと当該セルの位置とセル間の配線とを示す第1のレイアウトデータに基づいて、前記各パスのうち、抽出した前記クリティカルパス以外のパスについての第2の配置配線処理を行い、
前記第2の配置配線処理によって得られる前記対象回路内のセルと当該セルの位置とセル間の配線とを示す第2のレイアウトデータに基づいて、第2の静的タイミング解析を行い、
前記第2の静的タイミング解析によって得られるタイミングエラーのうち、当該タイミングエラーの修正処理によって修正した後のタイミングエラーの数が閾値以上であるか否かを判定し、
前記タイミングエラーの数が前記閾値以上である場合に、前記クリティカルパスの数が多くなるように前記各パスから、導出した前記遅延量に基づき前記クリティカルパスを抽出する、
ことを特徴とする付記1〜11のいずれか一つに記載の情報処理装置。
前記各パスについて、導出した前記パスの配線に関する遅延量と、前記第1のフリップフロップに供給されるクロックの周期と、に基づいて、前記パスの配線の遅延の余裕度を算出し、
前記各パスから、算出した前記パスの配線の遅延の余裕度に基づきクリティカルパスを選択する、
ことを特徴とする付記1〜13のいずれか一つに記載の情報処理装置。
前記各パスについて、前記静的タイミング解析によって得られる前記パス上のセルの遅延量の合計値と、前記クロックの周期と、に基づいて、前記パスのスラックの余裕度を算出し、
前記各パスについて、算出した前記パスのスラックの余裕度についての重み付けと、算出した前記パスの配線の遅延の余裕度についての重み付けを行い、
前記各パスについて、重み付けの結果を集計して前記パスに関する遅延の度合を算出し、
前記各パスのうち、算出した前記パスに関する遅延の度合に基づいて前記クリティカルパスを抽出する、
ことを特徴とする付記14に記載の情報処理装置。
前記各パスのうち、算出した前記パスに関する遅延の度合が所定の度合よりも遅延が大きいことを示すパスをクリティカルパスとして抽出する、
ことを特徴とする付記15に記載の情報処理装置。
抽出した前記クリティカルパスについての第1の配置配線処理を行い、
前記第1の配置配線処理の後に、前記第1の配置配線処理によって得られる前記対象回路内のセルと当該セルの位置とセル間の配線とを示す第1のレイアウトデータに基づいて、前記各パスのうち、抽出した前記クリティカルパス以外のパスについての第2の配置配線処理を行い、
前記第2の配置配線処理によって得られる前記対象回路内のセルと当該セルの位置とセル間の配線とを示す第2のレイアウトデータに基づいて、第2の静的タイミング解析を行い、
前記第2の静的タイミング解析によって得られるタイミングエラーのうち、修正処理によって修正した後のタイミングエラーの数が閾値以上であるか否かを判定し、
前記タイミングエラーの数が前記閾値以上である場合に、前記所定の度合を遅延が大きくなることを示すように変更し、
前記各パスのうち、算出した前記パスに関する遅延の度合が変更後の所定の度合よりも遅延が大きいことを示すパスをクリティカルパスとして抽出する、
ことを特徴とする付記16に記載の情報処理装置。
抽出した前記クリティカルパスを、抽出した前記クリティカルパスについて算出した前記パスに関する遅延の度合が、遅延が大きいことを示す順に表示する、
ことを特徴とする付記15〜17のいずれか一つに記載の情報処理装置。
設計の対象回路内のセルとセル間の接続関係を示す回路情報に基づいて静的タイミング解析を行い、
前記対象回路内の各パスについて、第1のフリップフロップから第2のフリップフロップまでを含むパス上の各セルの接続先および接続元のうちの、前記第1のフリップフロップを含む前記対象回路内の第1のモジュールと異なる前記対象回路内の第2のモジュールに含まれる前記静的タイミング解析によって得られる接続先および接続元の数に基づいて、前記パスの配線に関する遅延量を導出し、
前記各パスから、導出した前記パスの配線に関する遅延量に基づきクリティカルパスを抽出する、
処理を実行させることを特徴とする設計支援方法。
設計の対象回路内のセルとセル間の接続関係を示す回路情報に基づいて静的タイミング解析を行い、
前記対象回路内の各パスについて、第1のフリップフロップから第2のフリップフロップまでを含むパス上の各セルの接続先および接続元のうちの、前記第1のフリップフロップを含む前記対象回路内の第1のモジュールと異なる前記対象回路内の第2のモジュールに含まれる前記静的タイミング解析によって得られる接続先および接続元の数に基づいて、前記パスの配線に関する遅延量を導出し、
前記各パスから、導出した前記パスの配線に関する遅延量に基づきクリティカルパスを抽出する、
処理を実行することを特徴とする設計支援プログラム。
101,600 対象回路
111 回路情報
401 第1のタイミング検証部
402 デザインチェック部
403,404 重み付け部
405 パス優先度算出部
406 第1の配置配線部
407 第2の配置配線部
408 第2のタイミング検証部
409 検証結果判定部
410 修正部
411 記憶部
501 論理回路情報
502 タイミング定義情報
503 静的タイミング検証情報
504 デザインチェック情報
505 セルディレイ重み付け結果
507 パス優先度情報
511 クロック情報
512 レイアウトデータ
513 回路遅延情報
514 ディレイ情報
700 第1の対応表
1000 第2の対応表
1300 入力画面
1400 出力画面
n1,n2,n3 接続線
Claims (10)
- 設計の対象回路内のセルとセル間の接続関係を示す回路情報に基づいて静的タイミング解析を行い、
前記対象回路内の各パスについて、第1のフリップフロップから第2のフリップフロップまでを含むパス上の各セルの接続先および接続元のうちの、前記第1のフリップフロップを含む前記対象回路内の第1のモジュールと異なる前記対象回路内の第2のモジュールに含まれる前記静的タイミング解析によって得られる接続先および接続元の数に基づいて、前記パスの配線に関する遅延量を導出し、
前記各パスから、導出した前記パスの配線に関する遅延量に基づきクリティカルパスを抽出する、
制御部を有することを特徴とする情報処理装置。 - 前記制御部は、
前記各パスについて、前記接続先および接続元の数と、前記接続先および接続元の数が前記パスの配線の負荷に影響する第1の度合と、前記回路情報に基づくデザインチェックによって得られる前記パス上のセルの段数と、前記パス上のセルの段数が前記パスの配線の負荷に影響する第2の度合と、に基づいて、前記パスの配線に関する遅延量を導出する、
ことを特徴とする請求項1に記載の情報処理装置。 - 前記制御部は、
前記各パスについて、前記接続先および接続元の数と、前記接続先および接続元の数が前記パスの配線の負荷に影響する第1の度合と、前記回路情報に基づくデザインチェックによって得られる前記パス上の接続線あたりの前記パス上のセルの端子数と、前記パス上の接続線あたりの前記パス上のセルの端子数が前記パスの配線の負荷に影響する第3の度合と、に基づいて、前記パスの配線に関する遅延量を導出する、
ことを特徴とする請求項1または2に記載の情報処理装置。 - 前記制御部は、
前記各パスについて、前記接続先および接続元の数と、前記接続先および接続元の数が前記パスの配線の負荷に影響する第1の度合と、前記静的タイミング解析によって得られる前記パス上のセルのファンアウト数と、前記ファンアウト数が前記パスの配線の負荷に影響する第4の度合と、に基づいて、前記パスの配線に関する遅延量を導出する、
ことを特徴とする請求項1〜3のいずれか一つに記載の情報処理装置。 - 前記制御部は、
抽出した前記クリティカルパスについての第1の配置配線処理を行い、
前記第1の配置配線処理の後に、前記第1の配置配線処理によって得られる前記対象回路内のセルと当該セルの位置とセル間の配線とを示す第1のレイアウトデータに基づいて、前記各パスのうち、抽出した前記クリティカルパス以外のパスについての第2の配置配線処理を行い、
前記第2の配置配線処理によって得られる前記対象回路内のセルと当該セルの位置とセル間の配線とを示す第2のレイアウトデータに基づいて、第2の静的タイミング解析を行い、
前記第2の静的タイミング解析によって得られるタイミングエラーのうち、当該タイミングエラーの修正処理によって修正した後のタイミングエラーの数が閾値以上であるか否かを判定し、
前記タイミングエラーの数が前記閾値以上である場合に、前記クリティカルパスの数が多くなるように前記各パスから、導出した前記遅延量に基づき前記クリティカルパスを抽出する、
ことを特徴とする請求項1〜4のいずれか一つに記載の情報処理装置。 - 前記制御部は、
前記各パスについて、導出した前記パスの配線に関する遅延量と、前記第1のフリップフロップに供給されるクロックの周期と、に基づいて、前記パスの配線の遅延の余裕度を算出し、
前記各パスから、算出した前記パスの配線の遅延の余裕度に基づきクリティカルパスを選択する、
ことを特徴とする請求項1〜5のいずれか一つに記載の情報処理装置。 - 前記制御部は、
前記各パスについて、前記静的タイミング解析によって得られる前記パス上のセルの遅延量の合計値と、前記クロックの周期と、に基づいて、前記パスのスラックの余裕度を算出し、
前記各パスについて、算出した前記パスのスラックの余裕度についての重み付けと、算出した前記パスの配線の遅延の余裕度についての重み付けを行い、
前記各パスについて、重み付けの結果を集計して前記パスに関する遅延の度合を算出し、
前記各パスのうち、算出した前記パスに関する遅延の度合に基づいて前記クリティカルパスを抽出する、
ことを特徴とする請求項6に記載の情報処理装置。 - 前記制御部は、
前記各パスのうち、算出した前記パスに関する遅延の度合が所定の度合よりも遅延が大きいことを示すパスをクリティカルパスとして抽出する、
ことを特徴とする請求項7に記載の情報処理装置。 - コンピュータに、
設計の対象回路内のセルとセル間の接続関係を示す回路情報に基づいて静的タイミング解析を行い、
前記対象回路内の各パスについて、第1のフリップフロップから第2のフリップフロップまでを含むパス上の各セルの接続先および接続元のうちの、前記第1のフリップフロップを含む前記対象回路内の第1のモジュールと異なる前記対象回路内の第2のモジュールに含まれる前記静的タイミング解析によって得られる接続先および接続元の数に基づいて、前記パスの配線に関する遅延量を導出し、
前記各パスから、導出した前記パスの配線に関する遅延量に基づきクリティカルパスを抽出する、
処理を実行させることを特徴とする設計支援方法。 - コンピュータが、
設計の対象回路内のセルとセル間の接続関係を示す回路情報に基づいて静的タイミング解析を行い、
前記対象回路内の各パスについて、第1のフリップフロップから第2のフリップフロップまでを含むパス上の各セルの接続先および接続元のうちの、前記第1のフリップフロップを含む前記対象回路内の第1のモジュールと異なる前記対象回路内の第2のモジュールに含まれる前記静的タイミング解析によって得られる接続先および接続元の数に基づいて、前記パスの配線に関する遅延量を導出し、
前記各パスから、導出した前記パスの配線に関する遅延量に基づきクリティカルパスを抽出する、
処理を実行することを特徴とする設計支援プログラム。
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