WO2009084092A1 - マクロ用レイアウト検証装置及び検証方法 - Google Patents

マクロ用レイアウト検証装置及び検証方法 Download PDF

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WO2009084092A1
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Masashi Arayama
Sumiko Makino
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Fujitsu Limited
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits

Definitions

  • the present invention relates to an apparatus for verifying a macro layout designed as a functional block in the development process of a semiconductor device such as an LSI.
  • LSI Large Scale Integrated Circuit
  • a layout design as a single macro function block is performed according to a design rule (step 102).
  • macro placement and wiring between macros on the LSI are performed (step 104).
  • verification of the entire LSI and the macro layout on the LSI is performed (step 106).
  • the layout in the macro is referred to when the LSI layout is verified, the amount of data to be handled increases and the processing time increases.
  • macro terminals are connected on the LSI in order to place macros on the LSI and wire between macros. If there are not enough channels to connect the terminals, macros are placed on the LSI. • Wiring is not possible.
  • the relationship between the LSI wiring and the intra-macro wiring may violate the design rule when the macro is placed and wired on the LSI.
  • a violation of a rule due to parallel wiring of intra-macro wiring and LSI wiring is detected.
  • the problem caused by the interference between the macro layout and the LSI wiring when the macro is arranged / wired on the LSI cannot be detected unless the macro is arranged / wired on the LSI.
  • Patent Document 1 discloses an LSI design rule verification method in which a design rule is verified in consideration of a hierarchy used in automatic layout.
  • Patent Document 2 discloses a function macro design method that realizes connection with a high degree of freedom in wiring without violating design rules in connection with other cells.
  • the present invention has been made in view of the above-described problems, and its object is to violate design rules that may occur during layout design of an LSI in which the macro is used, based on the layout information of the macro.
  • An object of the present invention is to provide a macro layout verification apparatus that can be detected in advance.
  • a macro layout verification apparatus for verifying a layout of a macro arranged as a functional block in a semiconductor device, which uses a macro free channel adjacent to a macro wiring Information regarding the virtual wiring when the parallel wiring length exceeds a reference value in the design rule, means for assuming the connected wiring as a virtual wiring, means for calculating a parallel wiring length of the virtual wiring and the intra-macro wiring, and And a macro layout verification apparatus comprising: means for outputting;
  • a macro layout verification apparatus for verifying a layout of a macro arranged as a functional block in a semiconductor device, and means for assuming that a via contact is arranged at a terminal of the macro, and the via contact And a means for determining whether or not a relationship between the layout and the intra-macro layout violates a design rule.
  • a macro layout verification apparatus for verifying a macro layout arranged as a functional block in a semiconductor device, and means for detecting a channel covered by a macro terminal and an empty channel around the channel. And a means for determining whether or not there is an empty channel that can be drawn continuously from the detected channel to the designated wiring layer.
  • a macro layout verification method having the same technical characteristics as the above-described apparatus, and a program for causing a computer to function as the above-described apparatus.
  • an error in parallel wiring caused by interference between wiring at the time of LSI layout design (inter-macro wiring) and intra-macro wiring is detected in advance during macro layout verification.
  • errors output during the layout verification can be predicted and avoided in advance, and as a result, the man-hours required for LSI layout design can be reduced.
  • the disclosed macro layout verification apparatus it is possible to detect in advance, or the possibility of, an error that occurs when a macro terminal is connected in LSI layout design at the time of macro layout design.
  • Computer body 212 Central processing unit (CPU) 214 Main memory (MS) 220 Display 222 Keyboard 224 Mouse 230 Hard disk device
  • FIG. 2 is a block diagram showing a hardware configuration of an embodiment of the macro layout verification apparatus.
  • the macro layout verification apparatus includes a computer main body 210 having a central processing unit (CPU) 212 and a main storage device (MS) 214, a display 220 as an output device, and an input.
  • CPU central processing unit
  • MS main storage device
  • a display 220 as an output device
  • an input By running a macro layout verification program on a normal workstation (WS) including a keyboard 222 as a device, a mouse 224 as an input device, and a hard disk device 230 as an auxiliary (external) storage device. Realized.
  • WS normal workstation
  • FIG. 3 is a diagram illustrating a schematic flow of macro layout verification according to an embodiment. As shown in the figure, first, a macro layout design as a functional block is performed (step 302). Next, the macro layout according to the present embodiment is verified (step 304). Then, macro placement and wiring between macros are performed on the LSI (step 306).
  • the macro layout verification (step 304) is performed by inputting macro layout information 310, information 312 relating to LSI wiring layers, wiring widths, via contact shapes, etc., and design rules 314.
  • a single verification result 320 and information 322 such as wiring information that causes an error during LSI layout design are output.
  • the verification result 320 of the single macro is fed back to the macro design.
  • information 322 such as wiring information that causes an error during LSI layout design is used during macro placement / wiring on the LSI.
  • the parallel wiring length at the time of wiring of the LSI circuit is verified.
  • crosstalk noise cross talk noise
  • the verification of the parallel wiring length in the present embodiment is to verify whether or not the layout in the macro violates the LSI layout rule when the empty channel in the macro is used when wiring the LSI circuit.
  • FIG. 4 is a flowchart showing a verification procedure regarding the parallel wiring length
  • FIG. 5 is a diagram showing an example of verification regarding the parallel wiring length.
  • step 402 information on the wiring layer of the LSI circuit and the wiring width used in each wiring layer is acquired from the layout conditions of the LSI circuit (step 402).
  • information regarding the plurality of wiring layers is acquired in advance.
  • the plurality of wiring width information is acquired in advance.
  • an empty wiring channel in the LSI circuit adjacent to the intra-macro wiring is detected as a virtual wiring channel, and a virtual wiring center line that connects the detected virtual wiring channels is set (step). 404).
  • the target empty wiring channel is a channel that is in the same wiring layer as the wiring layer of the intra-macro wiring, does not violate the spacing of the intra-macro wiring, and is closest to the intra-macro wiring. For the reasons of LSI manufacturing, it is necessary to provide a certain distance between the metal constituting a certain macro wiring and the metal constituting the other macro wiring. A spacing rule that prohibits use of channels within a predetermined spacing according to the wiring width is defined.
  • step 404 all configurable virtual wiring centerlines (represented by wiring layers and channels) are obtained for each of the intra-macro wirings.
  • one virtual wiring center line for assuming the virtual wiring to be verified is taken out from the set virtual wiring center lines (step 406).
  • the wiring width information used in the wiring layer where the extracted virtual wiring center line is arranged is extracted (step 408). When there are a plurality of pieces of wiring width information, one piece of wiring width information is taken out.
  • the virtual wiring center line extracted in step 406 is applied to the wiring width extracted in step 408 as a virtual wiring to be verified (step 410).
  • the parallel wiring length which is the length of the section in which the virtual wiring assumed in step 410 and the intra-macro wiring are arranged in parallel as detection targets, is calculated (step 412).
  • a report indicating that there is a possibility of an error is output, and information on the wiring layer, wiring width, and channel regarding the virtual wiring is displayed in the layout of the LSI circuit. It is output as wiring information that causes an error during design and is stored in the hard disk device 230 (FIG. 2) (step 416).
  • step 418 it is further determined whether or not there is a channel farther from the one-step macro wiring than the channel for which the virtual wiring is assumed (step 418). Assuming virtual wiring (step 420), the process returns to step 412.
  • the virtual wiring 516 when the virtual wiring 516 has an error, it is determined whether or not there is a channel one step further from the intra-macro wiring than the channel where the virtual wiring 516 is arranged.
  • a virtual wiring 518 connecting the channels is assumed, and it is verified whether or not the virtual wiring 518 results in an error.
  • the presence / absence of a farther channel is determined, and the process for verifying the virtual wiring that connects the channel is repeated. Then, a condition when the virtual wiring becomes an error is stored. When the error disappears, the verification of the virtual wiring is completed.
  • step 424 it is determined whether verification for all virtual wiring center lines is completed.
  • the process returns to step 406, and information on the virtual wiring center line is extracted again. Then, a virtual wiring verification operation is performed for the extracted virtual wiring center line.
  • this routine ends.
  • connection of the macro terminal to the via contact is verified as a second verification item regarding the macro layout.
  • This verification verifies whether or not the relationship between the via contact and the layout in the macro violates the layout when the via contact is arranged at the macro terminal for wiring between the macros on the LSI circuit.
  • FIG. 6 is a flowchart showing a verification procedure regarding the connection of the macro terminal to the via contact
  • FIG. 7 is a diagram showing an example of verification regarding the connection of the macro terminal to the via contact.
  • an empty channel on the macro terminal is detected as an extraction channel (step 602).
  • the extraction channels 702-1, 702-2, and 702-3 are detected for the macro terminal 700.
  • step 604 when it is assumed that via contacts are arranged in all the extraction channels, it is checked whether the distance between the via contact and the adjacent intra-macro wiring is appropriate according to the design rule (step 604). .
  • via contacts 704-1, 704-2 and 704-3 are assumed. Then, for each assumed via contact 704, the interval D between the adjacent macro wiring 706 is checked.
  • step 606 the result of the check in step 604 is evaluated (step 606). For all assumed via contacts, if it is determined that the distance D between adjacent macro wirings is “D ⁇ reference value” and violates the design rule, an error message to that effect is output. Is stored in the hard disk device 230 (FIG. 2) (step 608).
  • the macro channel lead-out channel is verified as a third verification item regarding the macro layout. This verification verifies whether or not there is a continuous free channel from the macro terminal to the designated wiring layer in the macro in order to perform wiring between the macros on the LSI circuit.
  • the designated wiring layer refers to a wiring layer in which a counterpart macro terminal to which a signal is connected in the macro terminal is arranged.
  • FIG. 8 is a flowchart showing a verification procedure related to the macro terminal extraction channel
  • FIG. 9 is a diagram illustrating an example of verification related to the macro terminal extraction channel.
  • the example shown in FIG. 9 shows a case where a layer above the wiring layer on which the macro terminal to be verified is arranged becomes the designated wiring layer.
  • FIG. 9A is a diagram showing a single drawing in which the upper layer wiring and the lower layer wiring are combined.
  • 9B is a diagram showing the lower layer wiring
  • FIG. 9C is a diagram showing the upper layer wiring.
  • a wiring layer having a macro terminal is set as a target (target) wiring layer, and a channel covered by the macro terminal is detected (step 802).
  • a channel covered by the macro terminal is detected (step 802).
  • an empty channel around the detected channel is further detected (step 804).
  • the virtual wiring 902 functions as a macro terminal.
  • a broken line 904 and other broken lines indicate the spacing defined around the wiring.
  • 29 channels indicated by black circles 1002 in FIG. 10A are detected.
  • the channel in the spacing of the other metal wiring is removed from the detected channel (step 806).
  • the six channels 1006 shown in FIG. 10B are excluded as the channels entering the spacing of the metal wiring 906, and the channels entering the spacing of the metal wiring 908 are as follows.
  • the two channels 1008 shown in FIG. 10B are removed.
  • channels that cannot be drawn to the adjacent wiring layer on the designated wiring layer side are removed from the detected channels (step 808).
  • a channel that cannot be drawn out to the adjacent wiring layer means that when the channel is connected to the adjacent wiring layer through the via contact, the channel in the adjacent wiring layer is connected to the metal wiring in the adjacent wiring layer. Or a channel that will fall within that spacing.
  • the four channels 1020 shown in FIG. 10C are excluded as the channels that are connected to the upper metal wiring 920 and are connected to the upper metal wiring 922 or
  • step 810 it is determined whether or not the adjacent wiring layer matches the designated wiring layer. If they do not match, the target wiring layer is shifted to the adjacent wiring layer (step 812), the process returns to step 804, and the same processing is repeated based on the current detected channel. On the other hand, if they match, the process proceeds to step 814.
  • step 814 since the adjacent wiring layer and the designated wiring layer match, the process proceeds to step 814.
  • the current number of detected channels is set to the number N of channels that can be drawn continuously to the designated wiring layer, and the value of N is evaluated. If the value of N is “0”, a signal cannot be extracted from the macro terminal to the designated wiring layer in the macro, and an error message to that effect is output and stored in the hard disk device 230 (step 816). ). Further, when the value of N is not “0” but less than a reference value R (for example, “10”), a signal can be drawn up to a designated wiring layer in relation to other wiring at the time of LSI layout design. If there is a possibility that it cannot be performed, a warning message to that effect is output and stored in the hard disk device 230 (step 818). If the value of N is greater than or equal to the reference value R, the process ends without outputting a message.
  • a reference value R for example, “10”
  • the process ends without outputting a message.
  • the channel marked “X” is determined to be a non-drawable channel with respect to the macro terminal 902, and the channel marked “O” Channels (11) are determined to be drawable channels.

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Abstract

　マクロのレイアウト情報に基づいて、当該マクロが使用されるＬＳＩのレイアウト設計時に発生する可能性がある設計規則違反を予め検出することができるマクロ用レイアウト検証装置。この装置は、半導体装置に機能ブロックとして配置されるマクロのレイアウトを検証するものであり、マクロ内配線と近接するマクロ内空きチャネルを使用した配線を仮想配線として仮定するユニットと、該仮想配線と該マクロ内配線との平行配線長を算出するユニットと、該平行配線長が設計規則における基準値を超える場合に該仮想配線に関する情報を出力するユニットと、を含む。

Description

[規則37.2に基づきISAが決定した発明の名称]　マクロ用レイアウト検証装置及び検証方法
　本発明は、ＬＳＩ等の半導体装置の開発過程において機能ブロックとして設計されるマクロのレイアウトを検証する装置に関する。
　ＬＳＩ（Large Scale Integrated circuit）の設計においては、図１に示されるように、まず、機能ブロックたるマクロの単体としてのレイアウト設計が設計規則に従って行われる（ステップ１０２）。次いで、ＬＳＩ上へのマクロの配置及びマクロ間の配線が行われる（ステップ１０４）。そして、最後に、ＬＳＩ全体及びＬＳＩ上のマクロのレイアウトの検証が行われる（ステップ１０６）。
　したがって、ＬＳＩのレイアウトの検証時には、マクロ内のレイアウトが参照されるため、扱うデータ量が増加し、処理時間が増加する。また、ＬＳＩ上へのマクロの配置及びマクロ間の配線をするためにマクロの端子をＬＳＩ上で接続するが、端子を接続するために十分なチャネルが無い場合には、ＬＳＩ上にマクロを配置・配線することができない。
　また、マクロ単体のレイアウトが設計規則に違反していない場合でも、そのマクロをＬＳＩ上に配置・配線したときにＬＳＩ配線とマクロ内配線との関係が設計規則に違反する場合がある。例えば、マクロ内配線とＬＳＩ配線との平行配線による規則違反が検出される場合がある。このように、マクロをＬＳＩ上に配置・配線した際にマクロ内レイアウトとＬＳＩ配線とが干渉して生じる問題については、マクロをＬＳＩ上に配置・配線しないと検出することができない。
　ＬＳＩのレイアウト設計時にマクロ内配線との関係でレイアウト検証におけるエラーが出る場合、マクロ内配線を変更することは影響が大きくなる。そのため、ＬＳＩ上へのマクロの配置・配線時に、マクロ内のレイアウトを意識しないでよいように、マクロ内配線と近接する配線チャネルをＬＳＩ配線時に使用禁止にすることも行われている。しかし、ＬＳＩのレイアウト設計時において、マクロ内配線と近接する配線チャネルを使用禁止にすると、使用可能なチャネルが減少して配線性が低下するという問題が生ずる。
　なお、本発明に関連する先行技術文献として、下記特許文献１は、自動レイアウトで用いる階層を考慮して設計ルールの検証を行うようにしたＬＳＩ設計ルール検証方法について開示している。また、下記特許文献２は、他のセルとの接続において、設計規則に違反することなく、配線自由度の高い接続を実現する機能マクロ設計方法について開示している。
特開平５－１０２３０７号公報 特開２０００－２６９３４１号公報
　本発明は、上述した問題点に鑑みてなされたものであり、その目的は、マクロのレイアウト情報に基づいて、当該マクロが使用されるＬＳＩのレイアウト設計時に発生する可能性がある設計規則違反を予め検出することができるマクロ用レイアウト検証装置を提供することにある。
　上記目的を達成するために、本発明によれば、半導体装置に機能ブロックとして配置されるマクロのレイアウトを検証するマクロ用レイアウト検証装置であって、マクロ内配線と近接するマクロ内空きチャネルを使用した配線を仮想配線として仮定する手段と、該仮想配線と該マクロ内配線との平行配線長を算出する手段と、該平行配線長が設計規則における基準値を超える場合に該仮想配線に関する情報を出力する手段と、を具備するマクロ用レイアウト検証装置が提供される。
　また、本発明によれば、半導体装置に機能ブロックとして配置されるマクロのレイアウトを検証するマクロ用レイアウト検証装置であって、マクロの端子にビアコンタクトを配置したと仮定する手段と、該ビアコンタクトと該マクロ内レイアウトとの関係が設計規則に違反するか否かを判定する手段と、を具備するマクロ用レイアウト検証装置が提供される。
　また、本発明によれば、半導体装置に機能ブロックとして配置されるマクロのレイアウトを検証するマクロ用レイアウト検証装置であって、マクロの端子が覆うチャネルと該チャネル周辺の空きチャネルとを検出する手段と、該検出されたチャネルから指定配線層まで連続して引出し可能な空きチャネルが存在するか否かを判定する手段と、を具備するマクロ用レイアウト検証装置が提供される。
　さらに、本発明によれば、上述の装置の技術的特徴と同一の技術的特徴を有するマクロ用レイアウト検証方法と、コンピュータを上述の装置として機能させるためのプログラムと、が提供される。
　開示のマクロ用レイアウト検証装置によれば、ＬＳＩのレイアウト設計時の配線（マクロ間配線）とマクロ内配線とが干渉して生じる平行配線のエラーがマクロのレイアウト検証時に予め検出されるため、ＬＳＩのレイアウト検証時に出力されるエラーを予め予測して回避することができ、その結果、ＬＳＩのレイアウト設計に要する工数を短縮することができる。
　また、開示のマクロ用レイアウト検証装置によれば、ＬＳＩのレイアウト設計においてマクロ端子を接続する場合に発生するエラー又はその可能性を、マクロのレイアウト設計時に予め検出することが可能となる。
従来のマクロ用レイアウト検証の位置付けを示すフローチャートである。 マクロ用レイアウト検証装置の一実施形態のハードウェア構成を示すブロック図である。 一実施形態によるマクロのレイアウトの検証についての概略フローを示す図である。 平行配線長に関する検証の手順を示すフローチャートである。 平行配線長に関する検証の例を示す図である。 マクロ端子のビアコンタクトへの接続に関する検証の手順を示すフローチャートである。 マクロ端子のビアコンタクトへの接続に関する検証の例を示す図である。 マクロ端子の引出しチャネルに関する検証の手順を示すフローチャートである。 マクロ端子の引出しチャネルに関する検証の例を示す図である。 マクロ端子の引出しチャネルが調査される過程を説明するための図である。
符号の説明
　２１０　　コンピュータ本体
　２１２　　中央処理装置（ＣＰＵ）
　２１４　　主記憶装置（ＭＳ）
　２２０　　ディスプレイ
　２２２　　キーボード
　２２４　　マウス
　２３０　　ハードディスク装置
　以下、添付図面を参照して本発明の実施形態について説明する。図２は、マクロ用レイアウト検証装置の一実施形態のハードウェア構成を示すブロック図である。同図に例示されるように、本実施形態に係るマクロ用レイアウト検証装置は、中央処理装置（ＣＰＵ）２１２及び主記憶装置（ＭＳ）２１４を有するコンピュータ本体２１０、出力装置としてのディスプレイ２２０、入力装置としてのキーボード２２２、同じく入力装置としてのマウス２２４、補助（外部）記憶装置としてのハードディスク装置２３０等から構成される通常のワークステーション（ＷＳ）上で、マクロ用レイアウト検証プログラムを走行させることにより実現される。
　図３は、一実施形態によるマクロのレイアウトの検証についての概略フローを示す図である。同図に示されるように、まず、機能ブロックたるマクロのレイアウト設計が行われる（ステップ３０２）。次いで、本実施形態によるマクロのレイアウトの検証が行われる（ステップ３０４）。そして、ＬＳＩ上へのマクロの配置及びマクロ間の配線が行われる（ステップ３０６）。
　図３に示されるように、マクロのレイアウトの検証（ステップ３０４）は、マクロのレイアウト情報３１０、ＬＳＩの配線層、配線幅、ビアコンタクト形状等に関する情報３１２、及び設計規則３１４を入力し、マクロ単体の検証結果３２０、及びＬＳＩのレイアウト設計時にエラーとなる配線情報等の情報３２２を出力する。マクロ単体の検証結果３２０は、マクロの設計にフィードバックされる。一方、ＬＳＩのレイアウト設計時にエラーとなる配線情報等の情報３２２は、ＬＳＩ上へのマクロの配置・配線時に利用される。その結果、配置・配線後のエラーが回避され、レイアウト工数の低減が図られる。また、マクロ内の配線チャネルが有効利用されることで配線性が向上する。
　本実施形態においては、マクロのレイアウトに関する第一の検証項目として、ＬＳＩ回路の配線時の平行配線長が検証される。二つの配線が近接して平行に走る場合、クロストークノイズ（cross talk noise）が生ずるため、配線の幅、二つの配線の間隔等に応じて二つの配線が平行して走る長さ（平行配線長）に関する制限がレイアウト規則に定められている。本実施形態における平行配線長の検証は、マクロ内の空きチャネルをＬＳＩ回路の配線時に使用した場合に、マクロ内レイアウトがＬＳＩのレイアウト規則に違反するかどうかを検証するものである。図４は、平行配線長に関する検証の手順を示すフローチャートであり、図５は、平行配線長に関する検証の例を示す図である。
　まず、ＬＳＩ回路のレイアウト条件から、ＬＳＩ回路の配線層と各配線層で使用される配線幅とに関する情報が取得される（ステップ４０２）。ＬＳＩ回路について複数の配線層が設定されている場合、予めこれら複数の配線層に関する情報を取得する。また、取得された配線層に複数種の配線幅が設定されている場合には、予めこれら複数の配線幅情報を取得しておく。
　次いで、マクロ内配線毎に、そのマクロ内配線と近接するＬＳＩ回路内の空き配線チャネルが仮想配線チャネルとして検出され、検出された仮想配線チャネル間を接続する仮想配線中心線が設定される（ステップ４０４）。対象となる空き配線チャネルは、マクロ内配線の配線層と同一の配線層にあって、マクロ内配線のスペーシングに違反せず、かつ、マクロ内配線に最も近いチャネルである。ＬＳＩの製造上の理由から、あるマクロ内配線を構成するメタルと他のマクロ内配線を構成するメタルとの間には一定の間隔を設ける必要があることから、マクロ内配線の周囲から、その配線幅に応じた所定のスペーシング内にあるチャネルは使用禁止とするスペーシング規則が定められている。
　図５に示される例では、マクロ内配線５００に対して仮想配線中心線５１１、５１３及び５１５が設定される。なお、チャネル５２０はスペーシングに違反するため、チャネル５２０とチャネル５２２との間には、仮想配線中心線は設定されない。ステップ４０４では、マクロ内配線の各々について、設定可能な全ての仮想配線中心線（配線層及びチャネルで表される）が得られる。
　次いで、設定された仮想配線中心線の中から、検証対象の仮想配線を仮定するための一つの仮想配線中心線が取出される（ステップ４０６）。次いで、取出された仮想配線中心線が配置される配線層で使用される配線幅情報が取出される（ステップ４０８）。配線幅情報が複数ある場合には、ある一つの配線幅情報を取出す。次いで、ステップ４０６で取出された仮想配線中心線にステップ４０８で取出された配線幅を適用したものが、検証対象の仮想配線として仮定される（ステップ４１０）。
　図５に示される例では、設定された仮想配線中心線５１１、５１３及び５１５に対して、それぞれ、実際の物理的な配線幅を備えた、検出対象としての仮想配線５１２、５１４及び５１６が仮定されることとなる。
　次いで、検出対象としてステップ４１０で仮定された仮想配線とマクロ内配線とが平行して配置される区間の長さである平行配線長が算出される（ステップ４１２）。次いで、算出された平行配線長が、設計規則における規定値（基準値）を超えるか否かが判定される（ステップ４１４）。
　算出された平行配線長が規定値を超える場合には、エラーの可能性がある旨の報告が出力されるとともに、当該仮想配線に関する、配線層、配線幅及びチャネルの情報が、ＬＳＩ回路のレイアウト設計時にエラーを引き起こす配線情報として出力され、ハードディスク装置２３０（図２）に保存される（ステップ４１６）。
　平行配線長が規定値を超える場合には、更に、仮想配線が仮定されたチャネルより一段マクロ内配線から遠いチャネルが存在するか否かが判定され（ステップ４１８）、存在する場合には当該チャネルに仮想配線を仮定して（ステップ４２０）、ステップ４１２に戻る。
　例えば、図５の例において、仮想配線５１６がエラーとなった場合には、仮想配線５１６が配置されたチャネルより、マクロ内配線から一段遠くのチャネルがあるか否かが判定される。図５の例では一段遠いチャネルが存在するため、当該チャネル相互を接続する仮想配線５１８が仮定され、仮想配線５１８がエラーとなるか否かが検証される。仮想配線５１８がエラーとなる場合には、更に遠くのチャネルの有無を判定するとともに、当該チャネルを接続する仮想配線を検証対象とする処理が繰り返される。そして、仮想配線がエラーとなる場合の条件が保存される。エラーがなくなる時点で仮想配線についての検証が終了する。
　ある配線幅について検証が終了した場合には、全ての配線幅に対する検証が終了したか否かが判断され、検証されていない配線幅が残っている場合にはステップ４０８に戻り、再度配線幅情報を取出す（ステップ４２２）。そして、取出された配線幅に基づいて仮想配線の検証作業を行う。
　ある仮想配線中心線について全ての配線幅に関する検証が終了した場合には、全ての仮想配線中心線に対する検証が終了したか否かが判断される（ステップ４２４）。検証されていない仮想配線中心線が残っている場合にはステップ４０６に戻り、再度、仮想配線中心線の情報を取出す。そして、取出された仮想配線中心線について、仮想配線の検証作業を行う。一方、全ての仮想配線中心線に対する検証が終了した場合には本ルーチンは終了する。
　また、本実施形態においては、マクロのレイアウトに関する第二の検証項目として、マクロ端子のビアコンタクトへの接続が検証される。この検証は、ＬＳＩ回路上でマクロ間の配線をするためにマクロ端子にビアコンタクトを配置した場合に、ビアコンタクトとマクロ内レイアウトとの関係がレイアウト違反となるかどうかを検証するものである。図６は、マクロ端子のビアコンタクトへの接続に関する検証の手順を示すフローチャートであり、図７は、マクロ端子のビアコンタクトへの接続に関する検証の例を示す図である。
　まず、マクロ端子上の空きチャネルが引出しチャネルとして検出される（ステップ６０２）。例えば、図７に示される例において、マクロ端子７００に対して引出しチャネル７０２－１、７０２－２及び７０２－３が検出されるとする。
　次いで、全ての引出しチャネルについて、そこにビアコンタクトを配置したと仮定したとき、そのビアコンタクトと隣接するマクロ内配線との間隔が設計規則に照らして適切か否かがチェックされる（ステップ６０４）。図７に示される例では、ビアコンタクト７０４－１、７０４－２及び７０４－３が仮定される。そして、仮定された各ビアコンタクト７０４について、隣接するマクロ内配線７０６との間隔Ｄがチェックされる。
　次いで、ステップ６０４におけるチェックの結果が評価される（ステップ６０６）。仮定された全てのビアコンタクトについて、隣接するマクロ内配線との間隔Ｄが「Ｄ＜基準値」となって設計規則に違反する、と判定された場合には、その旨のエラーメッセージが出力され、ハードディスク装置２３０（図２）に保存される（ステップ６０８）。
　一方、仮定されたビアコンタクトの一部について隣接するマクロ内配線との間隔が違反すると判定された場合、言い換えればエラーを発生しない引出しチャネルが存在する場合には、ＬＳＩのレイアウト設計時にエラーが発生する可能性がある旨の警告メッセージが出力され、ハードディスク装置２３０に保存される（ステップ６１０）。
　また、仮定された全てのビアコンタクトについて、隣接するマクロ内配線との間隔が設計規則に違反しない場合、すなわちエラーがない場合には、メッセージが出力されることなく処理が終了する。
　さらに、本実施形態においては、マクロのレイアウトに関する第三の検証項目として、マクロ端子の引出しチャネルが検証される。この検証は、ＬＳＩ回路上でマクロ間の配線をするためにマクロ端子から指定配線層まで連続した空きチャネルが当該マクロ内に存在するか否かを検証するものである。ここで、指定配線層とは、当該マクロ端子における信号の接続先となる相手方マクロ端子が配置される配線層をいう。
　図８は、マクロ端子の引出しチャネルに関する検証の手順を示すフローチャートであり、図９は、マクロ端子の引出しチャネルに関する検証の例を示す図である。特に、図９に示される例は、検証対象のマクロ端子が配置される配線層に対して一つ上の層が指定配線層となる場合を示す。便宜上、マクロ端子が配置される配線層を下層と称し、指定配線層を上層と称すると、図９（Ａ）は上層の配線及び下層の配線を合体して単一の図面に示す図、図９（Ｂ）は下層の配線を示す図、図９（Ｃ）は上層の配線を示す図である。
　まず、マクロ端子がある配線層が注目（ターゲット）配線層とされ、マクロ端子が覆うチャネルが検出される（ステップ８０２）。次いで、検出されたチャネルの周辺の空きチャネルが更に検出される（ステップ８０４）。
　図９に示される例では、仮想における配線９０２がマクロ端子として機能する。なお、図９（Ａ）において、破線９０４その他の破線は、配線の周囲に規定されるスペーシングを示している。図９に示されるマクロ端子９０２に対しては、ステップ８０２及び８０４の実行により、図１０（Ａ）において黒丸１００２で示される２９個のチャネルが検出されることとなる。
　次いで、検出済チャネルから、他のメタル配線のスペーシング内のチャネルが除かれる（ステップ８０６）。
　図９に示される例では、メタル配線９０６のスペーシング内に入るチャネルとして、図１０（Ｂ）に示される６個のチャネル１００６が除かれるとともに、メタル配線９０８のスペーシング内に入るチャネルとして、図１０（Ｂ）に示される２個のチャネル１００８が除かれる。結果として、この時点における検出済チャネルは、２９－６－２＝２１個である。
　次いで、検出済チャネルから、指定配線層側の隣接配線層への引出しができないチャネルが除かれる（ステップ８０８）。ここで、隣接配線層への引出しができないチャネルとは、そのチャネルからビアコンタクトを介して隣接配線層へ接続した場合に、隣接配線層における当該チャネルが、隣接配線層におけるメタル配線に接続されてしまうか又はそのスページング内に入り込むようなこととなるチャネルをいう。
　図９に示される例では、上層のメタル配線９２０に接続されてしまうチャネルとして、図１０（Ｃ）に示される４個のチャネル１０２０が除かれるとともに、上層のメタル配線９２２に接続されるか又はそのスページング内に入るチャネルとして、図１０（Ｃ）に示される６個のチャネル１０２２が除かれる。結果として、この時点における検出済チャネルは、２１－４－６＝１１個である。
　次いで、隣接配線層が指定配線層に一致するか否かが判定される（ステップ８１０）。一致しない場合には、注目配線層を隣接配線層にシフトして（ステップ８１２）、ステップ８０４に戻り、現在の検出済チャネルを基にして同様の処理を繰り返す。一方、一致する場合には、ステップ８１４に進む。
　図９に示される例では、隣接配線層と指定配線層とが一致するため、ステップ８１４に進むこととなる。
　ステップ８１４では、現在の検出済チャネルの数が、指定配線層まで連続して引出し可能なチャネルの数Ｎとされ、Ｎの値が評価される。Ｎの値が“０”の場合には、当該マクロ内でマクロ端子から指定配線層まで信号を引出すことができないため、その旨のエラーメッセージが出力され、ハードディスク装置２３０に保存される（ステップ８１６）。また、Ｎの値が“０”ではないが基準値Ｒ（例えば、“１０”）未満の場合には、ＬＳＩのレイアウト設計時に他の配線との関係で、指定配線層まで信号を引出すことができないおそれがあるとして、その旨の警告メッセージが出力され、ハードディスク装置２３０に保存される（ステップ８１８）。Ｎの値が基準値Ｒ以上の場合には、メッセージが出力されることなく処理が終了する。
　図９に示される例では、Ｎの値が“１１”であるため、基準値Ｒを“１０”とした場合には、メッセージが出力されることなく処理が終了することとなる。図９に示される例では、最終的に、図９（Ａ）に示されるように、マクロ端子９０２に対して、“Ｘ”印のチャネルが引出し不可能チャネルと判定され、“Ｏ”印のチャネル（１１個）が引出し可能チャネルと判定される。
　以上、本発明の実施形態について述べてきたが、もちろん本発明はこれに限定されるものではなく、様々な実施形態を採用することが可能である。

Claims (9)

  1. 　半導体装置に機能ブロックとして配置されるマクロのレイアウトを検証するマクロ用レイアウト検証装置であって、
    　マクロ内配線と近接するマクロ内空きチャネルを使用した配線を仮想配線として仮定する手段と、
    　該仮想配線と該マクロ内配線との平行配線長を算出する手段と、
    　該平行配線長が設計規則における基準値を超える場合に該仮想配線に関する情報を出力する手段と、
    　を具備するマクロ用レイアウト検証装置。
  2. 　半導体装置に機能ブロックとして配置されるマクロのレイアウトを検証するマクロ用レイアウト検証装置であって、
    　マクロの端子にビアコンタクトを配置したと仮定する手段と、
    　該ビアコンタクトと該マクロ内レイアウトとの関係が設計規則に違反するか否かを判定する手段と、
    　を具備するマクロ用レイアウト検証装置。
  3. 　半導体装置に機能ブロックとして配置されるマクロのレイアウトを検証するマクロ用レイアウト検証装置であって、
    　マクロの端子が覆うチャネルと該チャネル周辺の空きチャネルとを検出する手段と、
    　該検出されたチャネルから指定配線層まで連続して引出し可能な空きチャネルが存在するか否かを判定する手段と、
    　を具備するマクロ用レイアウト検証装置。
  4. 　半導体装置に機能ブロックとして配置されるマクロのレイアウトを検証する装置におけるマクロ用レイアウト検証方法であって、
    　仮定手段が、マクロ内配線と近接するマクロ内空きチャネルを使用した配線を仮想配線として仮定するステップと、
    　算出手段が、該仮想配線と該マクロ内配線との平行配線長を算出するステップと、
    　出力手段が、該平行配線長が設計規則における基準値を超える場合に該仮想配線に関する情報を出力するステップと、
    　を具備するマクロ用レイアウト検証方法。
  5. 　半導体装置に機能ブロックとして配置されるマクロのレイアウトを検証する装置におけるマクロ用レイアウト検証方法であって、
    　仮定手段が、マクロの端子にビアコンタクトを配置したと仮定するステップと、
    　判定手段が、該ビアコンタクトと該マクロ内レイアウトとの関係が設計規則に違反するか否かを判定するステップと、
    　を具備するマクロ用レイアウト検証方法。
  6. 　半導体装置に機能ブロックとして配置されるマクロのレイアウトを検証する装置におけるマクロ用レイアウト検証方法であって、
    　検出手段が、マクロの端子が覆うチャネルと該チャネル周辺の空きチャネルとを検出するステップと、
    　判定手段が、該検出されたチャネルから指定配線層まで連続して引出し可能な空きチャネルが存在するか否かを判定するステップと、
    　を具備するマクロ用レイアウト検証方法。
  7. 　半導体装置に機能ブロックとして配置されるマクロのレイアウトを検証するマクロ用レイアウト検証装置として設けられるコンピュータを、
    　マクロ内配線と近接するマクロ内空きチャネルを使用した配線を仮想配線として仮定する手段と、
    　該仮想配線と該マクロ内配線との平行配線長を算出する手段と、
    　該平行配線長が設計規則における基準値を超える場合に該仮想配線に関する情報を出力する手段と、
    　として機能させるためのプログラム。
  8. 　半導体装置に機能ブロックとして配置されるマクロのレイアウトを検証するマクロ用レイアウト検証装置として設けられるコンピュータを、
    　マクロの端子にビアコンタクトを配置したと仮定する手段と、
    　該ビアコンタクトと該マクロ内レイアウトとの関係が設計規則に違反するか否かを判定する手段と、
    　として機能させるためのプログラム。
  9. 　半導体装置に機能ブロックとして配置されるマクロのレイアウトを検証するマクロ用レイアウト検証装置として設けられるコンピュータを、
    　マクロの端子が覆うチャネルと該チャネル周辺の空きチャネルとを検出する手段と、
    　該検出されたチャネルから指定配線層まで連続して引出し可能な空きチャネルが存在するか否かを判定する手段と、
    　として機能させるためのプログラム。
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