JPH05102307A - Ｌｓｉの設計ルール検証方法 - Google Patents
Ｌｓｉの設計ルール検証方法Info
- Publication number
- JPH05102307A JPH05102307A JP3259005A JP25900591A JPH05102307A JP H05102307 A JPH05102307 A JP H05102307A JP 3259005 A JP3259005 A JP 3259005A JP 25900591 A JP25900591 A JP 25900591A JP H05102307 A JPH05102307 A JP H05102307A
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- JP
- Japan
- Prior art keywords
- information
- macro
- layout
- hierarchy
- design rule
- Prior art date
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【構成】第１ステップで論理設計における接続記述を、
自動レイアウト時に使用する階層（ユーザマクロ）情報
１を持たせて作成する。第２，第３ステップでは、その
階層情報１１を基にレイアウト時の配線長を考慮したフ
ァンアウト制限チェックおよびレイアウトプログラムで
の制限値を考慮したマクロ内セル数、ネット数、ピンペ
ア数チェックを行う。 【効果】自動レイアウトで用いる階層を考慮して設計ル
ール検証を行うことによって、レイアウトプログラムで
エラーになる制限値を予めチェックし、マクロ内、マク
ロ間を考慮した実配線長に近い値でファンアウトをチェ
ックすることができ、レイアウト後に接続情報の不具合
を修正することが少なくなり、ＴＡＴを短くできる。
自動レイアウト時に使用する階層（ユーザマクロ）情報
１を持たせて作成する。第２，第３ステップでは、その
階層情報１１を基にレイアウト時の配線長を考慮したフ
ァンアウト制限チェックおよびレイアウトプログラムで
の制限値を考慮したマクロ内セル数、ネット数、ピンペ
ア数チェックを行う。 【効果】自動レイアウトで用いる階層を考慮して設計ル
ール検証を行うことによって、レイアウトプログラムで
エラーになる制限値を予めチェックし、マクロ内、マク
ロ間を考慮した実配線長に近い値でファンアウトをチェ
ックすることができ、レイアウト後に接続情報の不具合
を修正することが少なくなり、ＴＡＴを短くできる。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩの論理設計にお
ける設計ルール検証方法に関し、特に階層設計の設計ル
ール検証方法に関する。
ける設計ルール検証方法に関し、特に階層設計の設計ル
ール検証方法に関する。
【０００２】
【従来の技術】一般に、ＬＳＩの設計における論理接続
情報を作成した段階では、回路の接続が正しいかどう
か、またライブラリや後で使うレイアウトプログラム等
によって規定される制限値を越えていないかどうか等の
検証を行っている。
情報を作成した段階では、回路の接続が正しいかどう
か、またライブラリや後で使うレイアウトプログラム等
によって規定される制限値を越えていないかどうか等の
検証を行っている。
【０００３】従来、この種の検証プログラムではベタ
（一階層）に展開した接続情報を使用していた。従って
ファンアウト制限値をチェックする場合、ファンアウト
数及び下地の大きさから割り出される平均予想配線長か
ら容量を求め、この容量が制限値を越えていないかどう
かを検証していた。また、セル数、ネット数、ピンペア
数については、回路全体の合計値を算出して検証するだ
けであった。
（一階層）に展開した接続情報を使用していた。従って
ファンアウト制限値をチェックする場合、ファンアウト
数及び下地の大きさから割り出される平均予想配線長か
ら容量を求め、この容量が制限値を越えていないかどう
かを検証していた。また、セル数、ネット数、ピンペア
数については、回路全体の合計値を算出して検証するだ
けであった。
【０００４】
【発明が解決しようとする課題】この従来の説明ルール
検証方法では、自動レイアウト時に用いられる階層の情
報を考慮したチェックが行われなかった。レイアウトプ
ログラムで、まずマクロ毎にマクロ内の配置配線を行
い、その後回路レベルでマクロの配置マクロ間配線を行
う場合、マクロの内部および外部でまたマクロの規模に
よって、異った配線長が予測されるはずである。
検証方法では、自動レイアウト時に用いられる階層の情
報を考慮したチェックが行われなかった。レイアウトプ
ログラムで、まずマクロ毎にマクロ内の配置配線を行
い、その後回路レベルでマクロの配置マクロ間配線を行
う場合、マクロの内部および外部でまたマクロの規模に
よって、異った配線長が予測されるはずである。
【０００５】しかし、従来の方法ではこれを回路全体一
律の値で予測するため、実際のレイアウト後の配線長と
の誤差が大きくなり、ファンアウト検証も不正確にな
り、またレイアウトプログラムがもつマクロ内ネット
数、ピンペア数、セル数の制限値をチェックしていない
ため、レイアウトプログラムでエラーが生じてから階層
を組み替えを行うことになり、設計のＴＡＴが長くなる
という欠点があった。
律の値で予測するため、実際のレイアウト後の配線長と
の誤差が大きくなり、ファンアウト検証も不正確にな
り、またレイアウトプログラムがもつマクロ内ネット
数、ピンペア数、セル数の制限値をチェックしていない
ため、レイアウトプログラムでエラーが生じてから階層
を組み替えを行うことになり、設計のＴＡＴが長くなる
という欠点があった。
【０００６】本発明の目的は、これらの欠点を除き、フ
ァンアウト検証を正確にすると共に、設計のＴＡＴを短
縮した設計ルール検証方法を提供することにある。
ァンアウト検証を正確にすると共に、設計のＴＡＴを短
縮した設計ルール検証方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の設計ルール検証
方法の構成は、ＬＳＩの論理設計における接続記述を、
自動レイアウト時に使用する階層（ユーザマクロ）情報
を持たせて作成する第１のステップと、その階層情報を
基にレイアウト時の配線長を考慮したファンアウト制限
チェックおよびレイアウトプログラムでの制限値を考慮
したマクロ内セル数、ネット数、ピンペア数チェックを
行う第２のステップとを有することを特徴とする。
方法の構成は、ＬＳＩの論理設計における接続記述を、
自動レイアウト時に使用する階層（ユーザマクロ）情報
を持たせて作成する第１のステップと、その階層情報を
基にレイアウト時の配線長を考慮したファンアウト制限
チェックおよびレイアウトプログラムでの制限値を考慮
したマクロ内セル数、ネット数、ピンペア数チェックを
行う第２のステップとを有することを特徴とする。
【０００８】
【実施例】図１は、本発明の一実施例の概念フロー図で
ある。まず、ステップ１において、論理接続情報作成を
行う、ここで作成された接続情報１１には、レイアウト
時に使用する階層の情報が入っている。ステップ２以降
は、設計ルール検証の内部処理となっている。
ある。まず、ステップ１において、論理接続情報作成を
行う、ここで作成された接続情報１１には、レイアウト
時に使用する階層の情報が入っている。ステップ２以降
は、設計ルール検証の内部処理となっている。
【０００９】ステップ２では、接続情報１１から階層単
位の情報を、ステップ３では階層を展開レベルにした情
報をとりこむ。これら両方の情報からステップ４の設計
ルール検証を行う。ステップ２で得たマクロ毎の情報か
ら、マクロ内のセル数、ネット数、ピンペア数を出し、
レイアウトプログラムからの制限値をもったルールファ
イル１２と比較してチェックを行う。さらにマクロ毎の
予想面積から、予想配線長を算出し、ステップ３のベタ
展開データで得た接続及びそのネットの予想配線長（マ
クロ内、マクロ間により場合分け）から容量を算出して
ファンアウト制限値チェックを行う。
位の情報を、ステップ３では階層を展開レベルにした情
報をとりこむ。これら両方の情報からステップ４の設計
ルール検証を行う。ステップ２で得たマクロ毎の情報か
ら、マクロ内のセル数、ネット数、ピンペア数を出し、
レイアウトプログラムからの制限値をもったルールファ
イル１２と比較してチェックを行う。さらにマクロ毎の
予想面積から、予想配線長を算出し、ステップ３のベタ
展開データで得た接続及びそのネットの予想配線長（マ
クロ内、マクロ間により場合分け）から容量を算出して
ファンアウト制限値チェックを行う。
【００１０】こうして出力した検証結果１３はステップ
５でレイアウトプログラムのマクロの制限値をチェック
し、またレイアウト後の配線長に近い値を考慮している
ためファンアウトチェックの精度があがるのでレイアウ
ト前に不都合な接続情報を修正できる。
５でレイアウトプログラムのマクロの制限値をチェック
し、またレイアウト後の配線長に近い値を考慮している
ためファンアウトチェックの精度があがるのでレイアウ
ト前に不都合な接続情報を修正できる。
【００１１】図２は図１のファンアウトチェック部分の
詳細フロー図であり、予想配線遅延算出、ファンアウト
制限チェックの部分の詳細例である。また、図３は図２
を説明する配線図である。
詳細フロー図であり、予想配線遅延算出、ファンアウト
制限チェックの部分の詳細例である。また、図３は図２
を説明する配線図である。
【００１２】ステップ２１で接続情報内の階層情報をも
とにマクロ面積を予想し、ステップ２２でその面積から
マクロ内の配線長を予想する。同様にステップ２３，２
４では、回路レベル即ちマクロ間の配線長を予想する。
ステップ２５ではマクロ内かマクロ間か判断しネットの
配線長を算出する。
とにマクロ面積を予想し、ステップ２２でその面積から
マクロ内の配線長を予想する。同様にステップ２３，２
４では、回路レベル即ちマクロ間の配線長を予想する。
ステップ２５ではマクロ内かマクロ間か判断しネットの
配線長を算出する。
【００１３】図３において、マクロＡとマクロＢ、そし
て回路の予想配線長を合計したものは、（ａ＋ｂ＋ｃ）
となる。このネットの容量及び入力端子のファイン容量
から、ステップ２６で容量の合計を算出し制限値チェッ
クを行う。
て回路の予想配線長を合計したものは、（ａ＋ｂ＋ｃ）
となる。このネットの容量及び入力端子のファイン容量
から、ステップ２６で容量の合計を算出し制限値チェッ
クを行う。
【００１４】
【発明の効果】以上説明したように、本発明は自動レイ
アウトで用いる階層を考慮して設計ルール検証を行うこ
とによって、レイアウトプログラムでエラーになる制限
値を予めチェックし、マクロ内、マクロ間を考慮した実
配線長に近い値でファンアウトをチェックすることがで
き、レイアウト後に接続情報の不具合を修正することが
少なくなり、ＴＡＴを短くできるという効果がある。
アウトで用いる階層を考慮して設計ルール検証を行うこ
とによって、レイアウトプログラムでエラーになる制限
値を予めチェックし、マクロ内、マクロ間を考慮した実
配線長に近い値でファンアウトをチェックすることがで
き、レイアウト後に接続情報の不具合を修正することが
少なくなり、ＴＡＴを短くできるという効果がある。
【図１】本発明の一実施例の概念フロー図。
【図２】図１のファンアウト制限値チェック部の詳細フ
ロー図。
ロー図。
【図３】図２の配線例としてマクロ間配線を示す接続
図。
図。
１ 接続情報作成ステップ ２ マクロ内情報取得ステップ ３ 内部展開処理ステップ ４ 設計ルール検証ステップ １１ 階層付接続情報 １２ ルールファイル １３ 検証結果 ２１ マクロ面積予測ステップ ２２ マクロ内予想配線長算出ステップ ２３ 回路面積予測ステップ ２４ マクロ間予想配線長算出ステップ ２５ ネット配線長算出ステップ ２６ Ｆ／０値検証ステップ ａ マクロＡ内予想配線長 ｂ マクロＢ内予想配線長
Claims (1)
- 【請求項１】 ＬＳＩの論理設計における接続記述を、
自動レイアウト時に使用する階層（ユーザマクロ）情報
を持たせて作成する第１のステップと、その階層情報を
基にレイアウト時の配線長を考慮したファンアウト制限
チェックおよびレイアウトプログラムでの制限値を考慮
したマクロ内セル数、ネット数、ピンペア数チェックを
行う第２のステップとを有することを特徴とするＬＳＩ
の設計ルール検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259005A JPH05102307A (ja) | 1991-10-07 | 1991-10-07 | Ｌｓｉの設計ルール検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259005A JPH05102307A (ja) | 1991-10-07 | 1991-10-07 | Ｌｓｉの設計ルール検証方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102307A true JPH05102307A (ja) | 1993-04-23 |
Family
ID=17328033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3259005A Pending JPH05102307A (ja) | 1991-10-07 | 1991-10-07 | Ｌｓｉの設計ルール検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102307A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8286117B2 (en) | 2007-12-27 | 2012-10-09 | Fujitsu Limited | Macro layout verification apparatus to detect error when connecting macro terminal in LSI design layout |
-
1991
- 1991-10-07 JP JP3259005A patent/JPH05102307A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8286117B2 (en) | 2007-12-27 | 2012-10-09 | Fujitsu Limited | Macro layout verification apparatus to detect error when connecting macro terminal in LSI design layout |
| US8539412B2 (en) | 2007-12-27 | 2013-09-17 | Fujitsu Limited | Macro layout verification appartus |
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