JP2802140B2 - 論理回路の設計方法 - Google Patents
論理回路の設計方法Info
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- JP2802140B2 JP2802140B2 JP2092634A JP9263490A JP2802140B2 JP 2802140 B2 JP2802140 B2 JP 2802140B2 JP 2092634 A JP2092634 A JP 2092634A JP 9263490 A JP9263490 A JP 9263490A JP 2802140 B2 JP2802140 B2 JP 2802140B2
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- Japan
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- logic
- circuit
- fault
- failure
- lsi
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F30/30—Circuit design
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- Design And Manufacture Of Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は故障検出率に富む論理回路を構成するため
の論理回路の設計方法に関するものである。
の論理回路の設計方法に関するものである。
主に論理演算を目的とした半導体集積回路装置（以
下、「論理LSI」という）において、集積規模の増大に
伴いテスト時の入力信号では論理LSIの信号の故障が検
出できない場合が生じてきた。これは、論理LSIの設計
の際に、所望の論理演算機能を実現する回路以外の不必
要な冗長回路が論理LSI内部に含まれることに起因す
る。なお、本明細書中で述べる故障とは、論理LSIのゲ
ートまたは機能ブロックの入力あるいは出力（以下、単
に「信号」という）が前後の入出力信号に関係なく“0"
または“1"に固定してしまうことをいう。
下、「論理LSI」という）において、集積規模の増大に
伴いテスト時の入力信号では論理LSIの信号の故障が検
出できない場合が生じてきた。これは、論理LSIの設計
の際に、所望の論理演算機能を実現する回路以外の不必
要な冗長回路が論理LSI内部に含まれることに起因す
る。なお、本明細書中で述べる故障とは、論理LSIのゲ
ートまたは機能ブロックの入力あるいは出力（以下、単
に「信号」という）が前後の入出力信号に関係なく“0"
または“1"に固定してしまうことをいう。
このような冗長回路を含む論理LSIの故障を検出する
には、論理機能検証を目的とせず単に故障検出の目的だ
けの入力信号を新たに作成し、論理LSIに与える方法が
ある。
には、論理機能検証を目的とせず単に故障検出の目的だ
けの入力信号を新たに作成し、論理LSIに与える方法が
ある。
また、予め故障検出率が高くなるように、Leve1 Sens
itive Scan Design（以下、「LSSD」という）という設
計方式により論理LSIを設計する方法もある。LSSD法は
簡単に説明すると、設計時に、第４図を示すように、所
望の論理機能を得るための内部回路６の組合わせに加え
て、スキャン入力ピン７からスキャン出力ピン８にかけ
て論理LSI内部にシフトレジスタ５を直列に接続するこ
とによりスキャンパスを構成する方法である。なお、第
４図において、９は信号入力ピン群、10は信号出力ピン
群である。
itive Scan Design（以下、「LSSD」という）という設
計方式により論理LSIを設計する方法もある。LSSD法は
簡単に説明すると、設計時に、第４図を示すように、所
望の論理機能を得るための内部回路６の組合わせに加え
て、スキャン入力ピン７からスキャン出力ピン８にかけ
て論理LSI内部にシフトレジスタ５を直列に接続するこ
とによりスキャンパスを構成する方法である。なお、第
４図において、９は信号入力ピン群、10は信号出力ピン
群である。
しかしながら、前者の方法では、設計される論理LSI
は多種多用でありこれらの論理LSIに対し故障検出の目
的とした入力信号を作成するため、多大な労力を費やさ
なければならないという問題点があった。また、いかな
る入力信号を印加しても故障検出できない冗長回路を論
理LSI内部に含む場合にはこの方法は全く無力である。
は多種多用でありこれらの論理LSIに対し故障検出の目
的とした入力信号を作成するため、多大な労力を費やさ
なければならないという問題点があった。また、いかな
る入力信号を印加しても故障検出できない冗長回路を論
理LSI内部に含む場合にはこの方法は全く無力である。
一方、後者の方法はほぼ100％の確率で故障検出用の
入力信号を容易に作成することができるが、LSSD法を考
慮して論理LSIを設計するため、論理LSIの設計段階で制
約があり、またLSSD法を用いずに回路設計する場合に比
べ回路規模が約20％程度増大するという問題点があっ
た。以下、上記した設計段階での制約について述べる。
設計段階での制約とは、第４図に示した回路を例にとれ
ば、シフトレジスタ５は２相クロックによって動作する
レベルセンスティブシフトレジスタであり、LSSD法では
このシフトレジスタ５を用いてスキャンパスを形成する
一方で、他の部分では内部回路６の組合せのみで所望の
論理機能を実現する回路を設計しなければならないとい
う制約である。この制約についての詳細はDas Guputa,
S.,Eichelberger,E.B.,and Williams,T.W.等による“LS
I ChipDesign for Testability",ISSCC DIGEST OF TECH
NICAL PAPER＜p.216−217;Feb.,1978に開示されてい
る。
入力信号を容易に作成することができるが、LSSD法を考
慮して論理LSIを設計するため、論理LSIの設計段階で制
約があり、またLSSD法を用いずに回路設計する場合に比
べ回路規模が約20％程度増大するという問題点があっ
た。以下、上記した設計段階での制約について述べる。
設計段階での制約とは、第４図に示した回路を例にとれ
ば、シフトレジスタ５は２相クロックによって動作する
レベルセンスティブシフトレジスタであり、LSSD法では
このシフトレジスタ５を用いてスキャンパスを形成する
一方で、他の部分では内部回路６の組合せのみで所望の
論理機能を実現する回路を設計しなければならないとい
う制約である。この制約についての詳細はDas Guputa,
S.,Eichelberger,E.B.,and Williams,T.W.等による“LS
I ChipDesign for Testability",ISSCC DIGEST OF TECH
NICAL PAPER＜p.216−217;Feb.,1978に開示されてい
る。
この発明は上記のような問題点を解決するためになさ
れたもので、設計上の制約を受けずに設計した論理回路
であっても、全ての故障が論理検証により検出可能な論
理回路に設計することができる論理回路の設計方法を得
ることを目的とする。
れたもので、設計上の制約を受けずに設計した論理回路
であっても、全ての故障が論理検証により検出可能な論
理回路に設計することができる論理回路の設計方法を得
ることを目的とする。
この発明にかかる論理回路の設計方法は、論理シミュ
レータ上において論理回路の所定の信号を０又は１に強
制することにより該所定の信号に故障を設定する第１の
ステップと、前記論理シミュレータによる論理機能検証
により当該故障の検出が可能か否かを判定する第２のス
テップと、前記第２のステップで検出不能と判定される
と当該故障の設定を保持し、検出可能と判定されると当
該故障の設定を解除する第３のステップと、前記第１〜
第３のステップを前記論理回路の全信号において実行す
る第４のステップと、前記第４のステップの実行後、前
記論理回路に保持された故障の設定内容に基づき当該故
障に対応する前記論理回路の冗長箇所を削除する第５の
ステップとを備えて構成されている。
レータ上において論理回路の所定の信号を０又は１に強
制することにより該所定の信号に故障を設定する第１の
ステップと、前記論理シミュレータによる論理機能検証
により当該故障の検出が可能か否かを判定する第２のス
テップと、前記第２のステップで検出不能と判定される
と当該故障の設定を保持し、検出可能と判定されると当
該故障の設定を解除する第３のステップと、前記第１〜
第３のステップを前記論理回路の全信号において実行す
る第４のステップと、前記第４のステップの実行後、前
記論理回路に保持された故障の設定内容に基づき当該故
障に対応する前記論理回路の冗長箇所を削除する第５の
ステップとを備えて構成されている。
この発明においては、論理機能検証により検出が不能
と判定された故障の設定内容の基づき、この故障に対応
する論理回路の冗長箇所を削除するため、論理機能検証
による故障検出不能の原因となる論理回路中の冗長箇所
をもれなく削除することができる。
と判定された故障の設定内容の基づき、この故障に対応
する論理回路の冗長箇所を削除するため、論理機能検証
による故障検出不能の原因となる論理回路中の冗長箇所
をもれなく削除することができる。
第１図はこの発明の一実施例である論理LSIの設計方
法の処理の手順を示すフローチャートである。
法の処理の手順を示すフローチャートである。
同図を参照してまずステップS1で設計者により所望の
論理機能を有する論理LSIを設計する。そして、ステッ
プS2で論理LSIの論理検証を行う。論理検証とは、計算
機上にプログラムされた論理シミュレータ上の論理LSI
に、所望の論理演算機能を満足した入力信号と期待値出
力信号からなるテストパターンを与え、その応答を検出
することにより所望の結果を得ることができるか否かの
検証である。
論理機能を有する論理LSIを設計する。そして、ステッ
プS2で論理LSIの論理検証を行う。論理検証とは、計算
機上にプログラムされた論理シミュレータ上の論理LSI
に、所望の論理演算機能を満足した入力信号と期待値出
力信号からなるテストパターンを与え、その応答を検出
することにより所望の結果を得ることができるか否かの
検証である。
ステップS2の論理検証が不良であると判定されるとス
テップS1に戻り、再び設計者に論理LSIの設計を促す。
一方、論理検証が良好であると判定されると、ステップ
S3の処理に移る。
テップS1に戻り、再び設計者に論理LSIの設計を促す。
一方、論理検証が良好であると判定されると、ステップ
S3の処理に移る。
ステップS3で論理シミュレータ上の論理LSIの１つの
信号に模擬故障を生じさせる。つまり、論理LSI内部の
１つの信号の値を“1"あるいは“0"に固定する。次に、
ステップS4で、ステップS2の論理検証で用いたのと同じ
テストパターンを故障設定した論理シミュレータ上の論
理LSIに与え、その応力を検出することにより故障設定
論理検証（シュミレーション）を実行する。
信号に模擬故障を生じさせる。つまり、論理LSI内部の
１つの信号の値を“1"あるいは“0"に固定する。次に、
ステップS4で、ステップS2の論理検証で用いたのと同じ
テストパターンを故障設定した論理シミュレータ上の論
理LSIに与え、その応力を検出することにより故障設定
論理検証（シュミレーション）を実行する。
そして、ステップS5でステップS2の論理検証による論
理LSIの出力信号とステップS4の故障設定論理検証によ
る論理LSIの出力信号とを比較し、比較結果が一致すれ
ばステップS6でその故障箇所を保持し、比較結果が不一
致であればステップS7でその故障箇所を解除しそれぞれ
ステップS8の処理に移る。なお、上記比較結果の一致は
ステップS3で設定した故障が検出できないことを意味
し、不一致はステップS3で設定した故障が検出できるこ
とを意味する。
理LSIの出力信号とステップS4の故障設定論理検証によ
る論理LSIの出力信号とを比較し、比較結果が一致すれ
ばステップS6でその故障箇所を保持し、比較結果が不一
致であればステップS7でその故障箇所を解除しそれぞれ
ステップS8の処理に移る。なお、上記比較結果の一致は
ステップS3で設定した故障が検出できないことを意味
し、不一致はステップS3で設定した故障が検出できるこ
とを意味する。
ステップS8でまだ故障設定が行われていない信号が存
在するか否かをチェックし、未故障信号が存在すればス
テップS3に戻る。以降、ステップS8ですべての信号の故
障設定を確認するまでステップS3〜ステップS8を繰り返
す。そして、ステップS8ですべての信号の故障設定を確
認するとステップS9の冗長回路削除処理に移る。
在するか否かをチェックし、未故障信号が存在すればス
テップS3に戻る。以降、ステップS8ですべての信号の故
障設定を確認するまでステップS3〜ステップS8を繰り返
す。そして、ステップS8ですべての信号の故障設定を確
認するとステップS9の冗長回路削除処理に移る。
ステップS9の処理に移った段階で論理LSIには検出不
能な信号の故障が全て故障設定されたまま保持されるこ
とになる。なお、故障設定は同一の信号において“1"固
定故障と“0"固定故障の２種類存在し両者は別個の故障
とみなす。また、同一の信号において“1"固定故障と
“0"固定故障との双方で故障検出が不能と判定した場
合、一方の故障設定を優先的に保持する。
能な信号の故障が全て故障設定されたまま保持されるこ
とになる。なお、故障設定は同一の信号において“1"固
定故障と“0"固定故障の２種類存在し両者は別個の故障
とみなす。また、同一の信号において“1"固定故障と
“0"固定故障との双方で故障検出が不能と判定した場
合、一方の故障設定を優先的に保持する。
第2A図〜第2C図及び第3A図〜第3C図はそれぞれステッ
プS9の処理である冗長回路削除例を示した回路図であ
る。まず、第2A図〜第2C図で示した例について説明す
る。第2A図に示すようにインバータ11〜15及び３入力NA
NDゲート21〜24より構成される論理回路のインバータ15
の出力信号に検出不能な“1"固定故障１が設定されてい
る。
プS9の処理である冗長回路削除例を示した回路図であ
る。まず、第2A図〜第2C図で示した例について説明す
る。第2A図に示すようにインバータ11〜15及び３入力NA
NDゲート21〜24より構成される論理回路のインバータ15
の出力信号に検出不能な“1"固定故障１が設定されてい
る。
この状態の論理回路に対し、第2B図に示すように、イ
ンバータ15の出力を入力信号としているNANDゲート21及
び23の入力をそれぞれインバータ15から切断して“1"固
定する。
ンバータ15の出力を入力信号としているNANDゲート21及
び23の入力をそれぞれインバータ15から切断して“1"固
定する。
そして、１つの入力が“1"固定の３入力NANDゲート21
及び23は、その“1"固定入力のない２入力NANDゲートと
みなされるためNANDゲート21及び23を、第2C図に示すよ
うに、２入力NANDに変更するとともに不必要なインバー
タ15を削除する。
及び23は、その“1"固定入力のない２入力NANDゲートと
みなされるためNANDゲート21及び23を、第2C図に示すよ
うに、２入力NANDに変更するとともに不必要なインバー
タ15を削除する。
次に、第3A図〜第3C図で示した例について説明する。
第3A図に示すように、第2A図と同様の構成の論理回路の
インバータ15の出力信号に検出不能な“0"固定故障２が
設定されている。
第3A図に示すように、第2A図と同様の構成の論理回路の
インバータ15の出力信号に検出不能な“0"固定故障２が
設定されている。
この状態の論理回路に対し、第3B図に示すように、イ
ンバータ15の出力を入力信号としているNANDゲート21及
び23の入力をそれぞれインバータ15から切断して“0"固
定する。
ンバータ15の出力を入力信号としているNANDゲート21及
び23の入力をそれぞれインバータ15から切断して“0"固
定する。
そして、１つの入力が“0"固定の３入力NANDゲート21
及び23は、他の入力の“1"/“0"に関係なく“1"固定出
力となるため、第3C図に示すように、NANDゲート21及び
23を“1"固定出力に置換するとともに、その入力信号線
全てと不必要なインバータ15とを削除する。
及び23は、他の入力の“1"/“0"に関係なく“1"固定出
力となるため、第3C図に示すように、NANDゲート21及び
23を“1"固定出力に置換するとともに、その入力信号線
全てと不必要なインバータ15とを削除する。
このような冗長回路削除処理を、ステップS9におい
て、全ての検出不能故障設定箇所について行うことによ
り、論理検証による故障検出不能の原因となる全ての冗
長回路を削除する。
て、全ての検出不能故障設定箇所について行うことによ
り、論理検証による故障検出不能の原因となる全ての冗
長回路を削除する。
上記削除方法は情報処理学会第25回全国大会予稿集、
P1281〜P1282の柿沼守男氏、辻裕生氏による「カスタム
LSI用総合CADシステム（２）階層化設計指向データベー
ス」および情報処理学会設計自動化研究会資料14−４
（1982年10月29日発行）の柿沼守男氏、辻裕生氏による
「階層化設計指向データベースの概要と階層展開処理」
に記載されている。
P1281〜P1282の柿沼守男氏、辻裕生氏による「カスタム
LSI用総合CADシステム（２）階層化設計指向データベー
ス」および情報処理学会設計自動化研究会資料14−４
（1982年10月29日発行）の柿沼守男氏、辻裕生氏による
「階層化設計指向データベースの概要と階層展開処理」
に記載されている。
このように論理検証により検出不能な全ての故障設定
を保持した状態の論理回路から上記冗長回路削除処理を
行うことにより、当初設計した論理回路から、論理機能
には無関係で故障検証を不能にする冗長回路を除いた論
理回路に設計することができる。
を保持した状態の論理回路から上記冗長回路削除処理を
行うことにより、当初設計した論理回路から、論理機能
には無関係で故障検証を不能にする冗長回路を除いた論
理回路に設計することができる。
以上説明したように、この発明によれば、論理機能検
証により検出が不能と判定された故障の設定内容に基づ
き、この故障に対応する論理回路の冗長箇所を削除する
ことにより、論理機能検証による検出不能な論理回路中
の冗長箇所をもれなく削除することができる。
証により検出が不能と判定された故障の設定内容に基づ
き、この故障に対応する論理回路の冗長箇所を削除する
ことにより、論理機能検証による検出不能な論理回路中
の冗長箇所をもれなく削除することができる。
その結果、冗長箇所の削除後は論理検証により故障検
証が可能となるため、故障検出のみを目的とした入力信
号の作成を新たに行うことはない。また、当初の設計段
階では論理回路の故障検出を考慮して設計しなくとも、
上記冗長箇所の削除により論理検証による故障検出が可
能となるため、論理回路の設計段階での制約が全くない
という効果がある。
証が可能となるため、故障検出のみを目的とした入力信
号の作成を新たに行うことはない。また、当初の設計段
階では論理回路の故障検出を考慮して設計しなくとも、
上記冗長箇所の削除により論理検証による故障検出が可
能となるため、論理回路の設計段階での制約が全くない
という効果がある。
第１図はこの発明の一実施例である論理LSIの設計方法
を示すフローチャート、第２図及び第３図は第１図の方
法における冗長回路削除例を示す回路図、第４図はLSSD
法の説明用の回路構成図である。 図において、１は“1"故障、２は“0"故障、11〜15はイ
ンバータ、21〜24はNANDゲートである。 なお、各図中同一符号は同一または相当部分を示す。
を示すフローチャート、第２図及び第３図は第１図の方
法における冗長回路削除例を示す回路図、第４図はLSSD
法の説明用の回路構成図である。 図において、１は“1"故障、２は“0"故障、11〜15はイ
ンバータ、21〜24はNANDゲートである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】論理シミュレータ上において論理回路の所
定の信号を０又は１に強制することにより該所定の信号
に故障を設定する第１のステップと、 前記論理シミュレータによる論理機能検証により当該故
障の検出が可能か否かを判定する第２のステップと、 前記第２のステップで検出不能と判定されると当該故障
の設定を保持し、検出可能と判定されると当該故障の設
定を解除する第３のステップと、 前記第１〜第３のステップを前記論理回路の全信号にお
いて実行する第４のステップと、 前記第４のステップの実行後、前記論理回路に保持され
た故障の設定内容に基づき当該故障に対応する前記論理
回路の冗長箇所を削除する第５のステップとを備えた論
理回路の設計方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2092634A JP2802140B2 (ja) | 1990-04-06 | 1990-04-06 | 論理回路の設計方法 |
| DE4110896A DE4110896C2 (de) | 1990-04-06 | 1991-04-04 | Verfahren zum Ermitteln eines redundanten Schaltkreises und zum Optimieren eines Logikschaltkreises und Vorrichtungen zum Durchführen der Verfahren sowie Vorrichtung zum Erfassen der Daten eines redundaten Schaltkreises |
| FR9104193A FR2660759B1 (fr) | 1990-04-06 | 1991-04-05 | Appareil et procede pour detecter un circuit redondant incorpore dans un circuit logique. |
| US08/214,996 US5515526A (en) | 1990-04-06 | 1994-03-21 | Apparatus for detecting redundant circuit included in logic circuit and method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2092634A JP2802140B2 (ja) | 1990-04-06 | 1990-04-06 | 論理回路の設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03290761A JPH03290761A (ja) | 1991-12-20 |
| JP2802140B2 true JP2802140B2 (ja) | 1998-09-24 |
Family
ID=14059876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2092634A Expired - Lifetime JP2802140B2 (ja) | 1990-04-06 | 1990-04-06 | 論理回路の設計方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5515526A (ja) |
| JP (1) | JP2802140B2 (ja) |
| DE (1) | DE4110896C2 (ja) |
| FR (1) | FR2660759B1 (ja) |
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|---|---|---|---|---|
| CN100412559C (zh) * | 2005-04-20 | 2008-08-20 | 威盛电子股份有限公司 | 芯片测试方法及相关装置 |
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| DE19740543C1 (de) * | 1997-09-15 | 1999-07-15 | Siemens Nixdorf Inf Syst | Verfahren zum Testen eines integrierten Schaltkreises sowie Verfahren und Datenverarbeitungsanlage zum Erzeugen von Testdaten |
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| JP4239008B2 (ja) * | 2004-07-08 | 2009-03-18 | 日本電気株式会社 | 情報処理方法、情報処理装置およびプログラム |
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-
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1994
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| CN100412559C (zh) * | 2005-04-20 | 2008-08-20 | 威盛电子股份有限公司 | 芯片测试方法及相关装置 |
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