JPS5961944A - マスタスライス集積回路の製造方法 - Google Patents

マスタスライス集積回路の製造方法

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JPS5961944A
JPS5961944A JP57172167A JP17216782A JPS5961944A JP S5961944 A JPS5961944 A JP S5961944A JP 57172167 A JP57172167 A JP 57172167A JP 17216782 A JP17216782 A JP 17216782A JP S5961944 A JPS5961944 A JP S5961944A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は、マスタスライス集積回路の製造方法に関し、
特に複数の基本セルを含むマクロセルを用いて作成され
たブロック回路図に基づきマスクスライス［回路、例え
ばゲートアレイＬＳＩのマスクパターン等の回路パター
ンを設計する方法に関する。
（２）技術の背景 ゲートアレイＬＳＩにおいては、例えば各種のゲート回
路のような基本となるセル即ち基本セルによって構成さ
れるセルファミリ−を顧客に提示し、顧客がこれらの基
本セルを使用して作成した論理回路に基づきマスクパタ
ーンを作成する。
この場合、多品種のゲートアレイＬＳＩを作成する場合
等においては、部分的に共通な回路構成が用いられるこ
とがある。この様な場合、複数の基本セルよシなる共通
部をマクロセルとして定義することによυ設計作業の簡
略化を計ることが可能となる。
（３）従来技術と問題点 第１図は、上述のマクロセルを用いて作成した従来形の
方法によるブロック回路図である。同図において、ＩＮ
、１々いしＩＮ４は入力端子、０ＵＴＩおよび０ＵＴ２
け出力端子、ＭＣ（Ａ）およびＭＣ（Ｂ）はそれぞれマ
クロセル、そしてＧ１はアンドゲートである。第１図の
ブロック回路図において、各マクロセルＭＣ（Ａ）およ
びＭＣ（１３）はそれぞれ第２図（ａ）および（ｂ）に
示されるような構成を有する。マクロセルＭＣ（Ａ）は
第２図（ａ）に示すように、例えば３個のアントゲ−）
Ｇ２．Ｇ３．Ｇ４および２個のアンドゲートＧ５および
Ｇ６によってｓｍされる。なお、ｉｌおよび１２はマク
ロセルの入力端子であシ、石１およびｉ２はマクロセル
の出力端子である。また、第１図におけるマクロセルＭ
Ｃ（Ｂ）は第２図（ｂ）に示すように、１個の反転ゲー
トＧ７．１個のナンドゲー）Ｇ８および１個のアンドゲ
ートＧ９によって構成される。なお、第２図（ａ）の場
合と同様に、１３およびｉ４はマクロセルの入力端子で
あｆｉ、０３はマクロセルの入力端子である。第２図（
ａ）および（ｂ）に示すようにマクロセルを定線してお
くことにょシ、顧客は多品種のゲートアレイＬｌｌｌｔ
Ｉを設計する場合等に論理回路を第１図に示すようなブ
ロック回路図によって設計することが可能とカシ、基本
セルのレベルまで展開された回路図を作成する必要がカ
＜力るので設計作業が簡略化されるとともに設計ミス等
を防止することができる。また、このようなマクロセル
は多品種のＬＳＩを設計する場合に限らず、１つのＬＳ
Ｉの回路中に部分的に共通力回路構成を複数個有する場
合にもその共通部分をマクロセル化することによシ設計
作業の簡略什等の同様の効果を得ることができる。
しかし々から、前記従来形の設計方法においては１つの
マクロセルを構成する基本セルの１部を使用することが
不可能であるため回路構成にごくわずかの相違がある場
合にも別個のマクロセルとして定義する必要があった。
例えば、２ビツトカウンタ、３ビツトカウンタ、４ビツ
トカウンタ、・・・のようにビット数の異なるカウンタ
が必要な場合にはすべてのビット数のカウンタについて
マクロセルを定線する必要があった。このため、前記従
来形においてはマクロセルの種類がかなり多くなシ、計
算機にこれら多数のライブラリーを登録する必要がある
ため、計算機のメモリ容量を大きくする必要があるとと
もにデザインオートメーシぢン（ＤＡ）における計算処
理を実行する場合にも処理時間が長くなりかつ作業領域
のメモリ容量が増大するという不都合があった。また、
泪算機にマクロセルのライブラリーを登録する場合にお
ける人為的なミスが増加し、ゲートアレイＬＳＩの信頼
性が低下する等の不都合があった。
（４）発明の目的 本発明の目的は、前述の従来形における問題点に鑑み、
回路パターンを作成するためのマスクスライス集積回路
の製造方法において、１つのマクロセルを部分的に使用
できるようにするという構想に基づき、マクロセルファ
ミリ−におけるマクロセルの数を大幅に減少できるよう
にして計算機のメモリ容量の節約および処理時間の減少
を創るとともに、計算機にマクロセルライブラリーを登
録する作業に要する手間を減らしかつ人為的ミスに起因
する信頼性の低下を防止するととにある。
（５）発明の構成 そしてこの目的は、本発明によれば、複数の基本セルを
含んで回路ブロックを構成する複数種類のマクロセルと
複数の該基本セルとを組合せて基本セルレベルの全体回
路構成を作成し、骸全体回路Ｍζ成に基き回路パターン
を作成するマスクスライス集積回路の製造方法であって
、該マクロセルにおける基本セルの内、出力端子が使用
されていないものけ不使用基本セルとして削除し、この
削除の結芽、出力端子が何れの基本セルにも接続されな
くなった他の不使用基本セルを削除していくことにより
順次不使用基本セルを削除し、実使用基本セルのみを有
効として残存さそることによって全体回路構成を作成す
る工程を含むことを特徴とするマスタスライス集積回路
の製造方法を提供することによって達成される。
（６）発明の実施例 以下図面によシ本発明の実施例を訝明する。
第３図は、本発明の１実施例に便わる方決を実施する場
合に使用されるブロック回路図の１例を示す。同し≧１
において、ＩＮＩ々いしＩＮ４は入力端子、０Ｉ）Ｔ３
および０ＵＴ２け出力韓；子、Ｇ１けアンドゲート、お
してＭＣ（Ｃ）はマクロセルで、オ・乙。
第３し１のブロック回路図においてげ゛、同じマクロセ
ルＰ、′ＶＣ（Ｃ）　Ａ′：２個使用されて回路図が作
成されている。マクロセルＭＣ（Ｃ）け評テ４図に示す
朴゛成を有し、これは第２図（ａ）Ｋ示すものと同じ構
成を有する。従って、第３図のブロック回路図によって
俵わされる論理回路は第１図のブロック回路図によって
表わさノする論理１回路と捷ったく同じものとなるが、
第３Ｍのブロック回路図においてけ１８ＰＩ５ｉのマク
ロセルｒｘｃ（ｃ）によって表わさノ１ている。ただし
、第３図の回路図においては、入力端子Ｉ　Ｎ　３　オ
よびＩ　Ｎ　、４　Ｋ接続されたマクロセルＭＣ（Ｃ）
は出力端子方１のりが使用されており他の出力Δハ千万
２は使用されていない。
本発明においては、このような場合、使用さねてい力い
出力端子０２に接続さｈたゲー）Ｇ６を削除し、ゲー）
Ｇ６の削除によって出力りＡ１子が空状魅になったゲー
トＧ４をも削除する。本発明においては、このようか不
使用基本セルおよび使用されていない配線を削除する工
程をＤＡ処理に組込むことによってマクロセルの部分的
使用を可能にしている。
第５図は、本発明の１実施例に係わる方法を実施する場
合における処理手順を示す。同図に示すように、まず上
述のようにして作成さり、たブロック回路図およびマク
ロセルの構成を示す回路図を読み込み、ディジタイザに
よってこれらの各回路図の内容を符号化して磁気テープ
に記憶する。ここでディジタイザは名回路同情報を例え
ば回路図を構成する基本セルの種類および該基本セルの
各端子の接続関係を示す配線情報等に変換する。このよ
うにして符号化された回路情報は、グループ分は等の前
処理の後、階層展開によシ基本セルレベルの回路情報に
変換される３、即ち、マクロセルとして記憶されている
部分の回路に該マクロセルを構成する基本セルレベルの
回路情報を挿入し、論理回路をすべて基本セルによって
表現する。次に、出力端子側から入力端子側に逆登るこ
とにより、不使用基本セルおよび配線情報を削除する。
即ち、出力端子がいずれにも接続さ牙１ていない基本セ
ルを検ＩＪ、ｌ　して削除し、この削除の結果出力端子
がいずれにも接続されなくなった他の不使用基本セルを
削除し、以下同様の基準によ多出力端子が空き状態にな
っている不使用基本セルを順次削除する。これにより、
実使用基本セルのみを含む回路情報が得られ、この回路
情報に基づき必要に応じて実使用基本セルのみを含むｆ
ｆ細回路図、すなわち全体回路構成をディスプレイ等に
表示するとともに磁気テープ等に記憶する。次に、この
ようにして作成された詳細回路情報に基づきゲートアレ
イＬＳＩチップ上の各基本セルの割当て従って配ばか決
定され、かつ各基本セル間を接続する配線が決定される
。そして、これらの基本セルのべ［１ガおよび配線に関
する情報に基づきマスクパターンを作成するためのマス
クデータが作成され磁笥テープに記憶される。この磁気
テープに記ｊｅｔさｆまたマスクデータを用いてマスク
パターン作成装置によって実際のマスクパターンが作成
される。
（７）発明の効果 このように、本発明によれば、マスクパターンを作成す
るだめのブロック回路図をマクロセルを用いて作成でき
るとともに、マクロセルを部分的に使用することが可能
であるため、マクロセルの種類を大幅に減少することが
可能となる。従って、マクロセルのライブラリーを登録
するためのメモリの容部を節約することができるととも
に、デザインオートメーションにおける言１算処理の実
行時間を少なくすることが可能と力る。また、本発明に
よれば、マクロセルのライブラリーをｉｌ算機に登録す
る人手による作業を大幅に簡略化することが可能となり
、従って人為的ミスに起因する不良ＬＳＩの発生および
信頼性の低下等を防止するととが可能となる。
【図面の簡単な説明】
第１図は、従来形の方法を行なうために使用されるブロ
ック回■へ図の１例を示す回路杷成し１、第２図（ａ）
および（ｂ）は、第１し：１の回路に使用されているマ
クロセルの’Ｐ成を示す内部回路図、円５３し］１ｄ１
本発明の１実施例に件わる方がを実％ｉするｋｄ）のブ
ロック回路図の１例を示ゴ回路構成ひン１１ 狽）、４ン；翰、第３図のブロック回路図に用いられて
いるマクロセルのオド；族を示ず内部回路図、（シで 創１，５図は、本発明の１実施例に４”１′−わる方法
を行〃うカーめの乎ｊｉ’：ｔを示すフローチャートで
ある３、ＩＮＩ、ＴＮ２．ＴＮ３．ＩＮ４　；入力端子
、ｒ）ＵＴＩ　、０ＴＩＴ２　：出力端子、ＭＣ（ａ）
−ＭＣ（ｂ）＋ＭＣ（Ｃ）：　＝’ジクロル、Ｇｌ、Ｇ
２．Ｇ３．Ｇ４．Ｇ５．Ｇ６．Ｇ７．Ｇ８．Ｇ９　；ゲ
ート回路、 １１゜ｉ２．ｉ３．ｉ４：マクロセル入力端子、０１．
０２．０３　：マクロセル出力端子。 第３図 第４図 第５図 手続補正書 昭和５８年１０月に日 特許庁長官　若　杉和　夫　殿 １、事件の表示 昭和５７年　特許願　　第１７２１６７号２、発明の名
称 マスクスライス集積回路のｆＪ′Ｊ造方法３、補正をす
る者 事件との関係　　特許出願人 名称　（Ｆ１２２）富士通株式会社 ４、代理人 （外３　名） ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「発明の詳細な説明」の欄６、補正の内容 （１）明細１゛の「特許請求の範囲」を別紙のとおり補
正する。 （２１（＞明細書第６頁第２行から同頁第１６行に「そ
してこの目的は、・・・・・・・・・達成される。」と
あるのを 「そしてこの目的は、本発明によれば、複数の基本論理
ブロックを含んで構成される複数種類の論理ブロックと
複数の該基本論理ブロックとを組合せて全体回路構成を
作成し、しかる後該論理ブロックを構成する基本論理ブ
ロックの内、出力端子が使用されていないものは不使用
基本論理ブロックとして削除し、この削除の結果出力端
子が何−の基本論理ブロックにも接続されなくなった他
つ不使用基本論理ブロックを削除していくことにニジ、
順次不使用基本論理ブロックを削除（７、実使用基本論
理ブロックを有効として残存させることによって全体回
路構成を再作成し７、再作成さハた全体回路構成に基い
て回路パクーンを作成することを特徴とするマスタスラ
イス集積回路の製造方法を提供することによって達成さ
れる。」と補正する。 Ｏ）明細書第２頁第１行に「複数の基本セルを含むマク
ロセル」とあるのを「複数の基本セル等の基本論理ブロ
ックを含む論理ブロック、例えばマクロセル」と補正す
る。 ７、添付書類の目録 補正特許請求の範囲　　　　　　ｌ　通２、特許請求の
範囲 りとを組合せて全体回路構成を作成し、しかる後肢論理
ブロックを構成する基本論理ブロックの内、出力端子が
使用されていないものは不使用基本論理ブロックとし２
て削除し、この削除の結果出力端酸することを特徴とす
るマスタスライス集積回路の製造方法。

Claims (1)

    【特許請求の範囲】
  1. 複数の基本セルを含んで回路ブロックを構成する複数種
    類のマクロセルと捨数の該基本セルとを組合せて基本セ
    ルレベルの全体回路構成を作成し、該全体回路構成に基
    き回路パターンを作成するマスタスライス集積回路の製
    造方法であって、該マクロセルにおける基本セルの内、
    出力端子が使用されていカいものは不使用基本セルとし
    て削除し、この削除の結果出力端子が何れの基本セルに
    も接続されなくなった他の不使用基本セルを削除してい
    くことによシ、順沙不使用基本セＡ・を削除し、実使用
    基本セルのみを有効として残存させることによって全体
    回路構成を作成する工程を含むことを特徴とするマスタ
    スライス集積回路の製造方法。
JP57172167A 1982-09-30 1982-09-30 マスタスライス集積回路の製造方法 Granted JPS5961944A (ja)

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