JPH0232619A - 不要ゲート削除方式 - Google Patents
不要ゲート削除方式Info
- Publication number
- JPH0232619A JPH0232619A JP63182712A JP18271288A JPH0232619A JP H0232619 A JPH0232619 A JP H0232619A JP 63182712 A JP63182712 A JP 63182712A JP 18271288 A JP18271288 A JP 18271288A JP H0232619 A JPH0232619 A JP H0232619A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- gate
- circuit
- unnecessary
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012217 deletion Methods 0.000 claims abstract description 19
- 230000037430 deletion Effects 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 27
- 230000000694 effects Effects 0.000 claims description 6
- 230000008054 signal transmission Effects 0.000 abstract description 8
- 238000004088 simulation Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000003491 array Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
- General Engineering & Computer Science (AREA)
- Geometry (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、不要ゲート削除方式に関し、例えばＴＴＬ
（）ランジスタ・トランジスタ・ロジック）ＩＣのよ
うな既存の論理ブロックを用いて設計された論理回路を
ゲートアレイのような１チツプの半導体集積回路装置に
置き換えるときの不要ゲート削除方式に利用して有効な
技術に関するものである。
（）ランジスタ・トランジスタ・ロジック）ＩＣのよ
うな既存の論理ブロックを用いて設計された論理回路を
ゲートアレイのような１チツプの半導体集積回路装置に
置き換えるときの不要ゲート削除方式に利用して有効な
技術に関するものである。
ＴＴＬボードイメージで設計された論理回路は、ＴＴＬ
半導体集積回路が汎用性の高いことから冗長な論理が多
い。したがって、上記論理回路をそのままゲートアレイ
に置き換え（焼き直し）たのでは、論理ゲートの使用効
率が悪くなる。このため、ゲートアレイの設計に際して
は、不要ゲートを削除することが必要となる。
半導体集積回路が汎用性の高いことから冗長な論理が多
い。したがって、上記論理回路をそのままゲートアレイ
に置き換え（焼き直し）たのでは、論理ゲートの使用効
率が悪くなる。このため、ゲートアレイの設計に際して
は、不要ゲートを削除することが必要となる。
上記不要ゲートの削除方法としては、（１）出力端子が
未使用な論理ゲートを不要と判定して削除する。（２）
上記＋１１の処理により出力端子が未使用になった論理
ゲートはそれも不要ゲートと判定して削除する。このよ
うな不要ゲートの削除方法は、米国特許第４．６０２，
３３９号公報に開示されている。
未使用な論理ゲートを不要と判定して削除する。（２）
上記＋１１の処理により出力端子が未使用になった論理
ゲートはそれも不要ゲートと判定して削除する。このよ
うな不要ゲートの削除方法は、米国特許第４．６０２，
３３９号公報に開示されている。
上記の不要ゲート削除方式では、例えば第４図に破線で
示したように標準ＴＴＬ （ＬＳ １６１）を用いた同
期式の１６進カウンタを用い、そのうちの３ビツトの出
力を有効として８進のカウンタ等として用いる場合、出
力端子Ｑ、とリップルキャリー出力ＣＯとが未使用にな
るが、上記出力端子Ｑ０に結合されるフリップフロップ
回路の出力信号はアンドゲート回路Ｇ６の入力として用
いられているため、フリップフロップ回路が削除できな
い。したがって、上記の不要ゲート削除方式では、リッ
プルキャリー出力ＣＯに接続されるアンドゲート回路Ｇ
５と、このアンドゲート回路Ｇ５の削除の結果、出力が
未使用になったインバータ回路Ｎ４だけとなる。したが
って、上記の不要ゲート削除方式では、上記帰還ループ
を持つような不要ゲートが存在するとそれを削除できな
いという問題がある。常に固定値信号しか出力していな
い論理回路も本来不要であるが、その出力信号は形式的
には使用されているため削除できない。
示したように標準ＴＴＬ （ＬＳ １６１）を用いた同
期式の１６進カウンタを用い、そのうちの３ビツトの出
力を有効として８進のカウンタ等として用いる場合、出
力端子Ｑ、とリップルキャリー出力ＣＯとが未使用にな
るが、上記出力端子Ｑ０に結合されるフリップフロップ
回路の出力信号はアンドゲート回路Ｇ６の入力として用
いられているため、フリップフロップ回路が削除できな
い。したがって、上記の不要ゲート削除方式では、リッ
プルキャリー出力ＣＯに接続されるアンドゲート回路Ｇ
５と、このアンドゲート回路Ｇ５の削除の結果、出力が
未使用になったインバータ回路Ｎ４だけとなる。したが
って、上記の不要ゲート削除方式では、上記帰還ループ
を持つような不要ゲートが存在するとそれを削除できな
いという問題がある。常に固定値信号しか出力していな
い論理回路も本来不要であるが、その出力信号は形式的
には使用されているため削除できない。
この発明の目的は、削除率を高めた不要ゲート削除方式
を提供することにある。
を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、既存の論理ブロックを用いて設計された論理
回路に対して、各論理ゲートの出力端子側から入力端子
側に向かって配線経路を追跡することにより未追跡な配
線ルートを持つもの及び／又は電源電圧若しくは回路の
接地電位を入力する論理ゲートを検索し、その論理ゲー
トの出力信号が無変化になるものを不要ゲートと判定す
る。
回路に対して、各論理ゲートの出力端子側から入力端子
側に向かって配線経路を追跡することにより未追跡な配
線ルートを持つもの及び／又は電源電圧若しくは回路の
接地電位を入力する論理ゲートを検索し、その論理ゲー
トの出力信号が無変化になるものを不要ゲートと判定す
る。
上記した手段によれば、未使用な出力端子を持つものに
加えて、実質的な出力信号を形成する信号伝達経路から
外れた閉ループを構成する論理ゲートや固定値しか出力
しない論理ゲートも不要ゲートとして判定できるから不
要ゲートの削除率を高めることができる。
加えて、実質的な出力信号を形成する信号伝達経路から
外れた閉ループを構成する論理ゲートや固定値しか出力
しない論理ゲートも不要ゲートとして判定できるから不
要ゲートの削除率を高めることができる。
第１図には、ＴＴＬボードイメージで設計された論理回
路の一例が示されている。
路の一例が示されている。
このＴＴＬボードイメージで設計された論理回路は、所
定の記述方式に従って各論理ゲー）Ｇｌ〜Ｇ４、インバ
ータ回路Ｎｌ、Ｎ２、入力端子ＩＮ１〜ＩＮ３、出力端
子ＯＵＴ及び各配線に符号が付加される。同図では、こ
の発明の理解を容易にするため、論理ゲートやインバー
タ回路及び端子の識別は、アルファベットと数字との組
み合わせで示し、配線は３桁の数字で示しているが、実
際には各論理ゲート、端子及び配線を数値で区分けし、
その数値をメモリ回路のアドレスに割り当てるのが便利
である。メモリ回路には、初期設定として論理“０”を
記憶させる。
定の記述方式に従って各論理ゲー）Ｇｌ〜Ｇ４、インバ
ータ回路Ｎｌ、Ｎ２、入力端子ＩＮ１〜ＩＮ３、出力端
子ＯＵＴ及び各配線に符号が付加される。同図では、こ
の発明の理解を容易にするため、論理ゲートやインバー
タ回路及び端子の識別は、アルファベットと数字との組
み合わせで示し、配線は３桁の数字で示しているが、実
際には各論理ゲート、端子及び配線を数値で区分けし、
その数値をメモリ回路のアドレスに割り当てるのが便利
である。メモリ回路には、初期設定として論理“０”を
記憶させる。
この実施例では、不要ゲートを直接的に見付は出すので
はなく、使用ゲートでないことをもって不要ゲートと判
定する。すなわち、使用端子ＯＵＴから、信号伝達方向
とは逆方向にトレースするという、論理回路のテストパ
ターンの作成等に使用される手法であるファンイントレ
ースを行う。
はなく、使用ゲートでないことをもって不要ゲートと判
定する。すなわち、使用端子ＯＵＴから、信号伝達方向
とは逆方向にトレースするという、論理回路のテストパ
ターンの作成等に使用される手法であるファンイントレ
ースを行う。
このファンイントレースを具体的に説明すると、下記の
通りである。
通りである。
使用される端子ＯＵＴから出発し、配線２１２を通りイ
ンバータ回路Ｎ２の出力に到達する。このように通過し
た端子ＯＵＴ、配線２１２に対応した上記のようなメモ
リ回路のアドレスには、論理“１”を書き込むものとし
、トレースを）テったことを記憶させる。以下の説明に
おいては、逐一説明しないが上記のようにトレースした
配線や論理ゲートに対応したメモリ回路のアドレスには
、上記同様に論理“１”を書き込んでトレースを行った
ことを記憶させるものである。
ンバータ回路Ｎ２の出力に到達する。このように通過し
た端子ＯＵＴ、配線２１２に対応した上記のようなメモ
リ回路のアドレスには、論理“１”を書き込むものとし
、トレースを）テったことを記憶させる。以下の説明に
おいては、逐一説明しないが上記のようにトレースした
配線や論理ゲートに対応したメモリ回路のアドレスには
、上記同様に論理“１”を書き込んでトレースを行った
ことを記憶させるものである。
上記インバータ回路Ｎ２に関しては、その出力から人力
に向かって信号伝達方向とは逆に進んでその入力端子に
到達し、この入力端子に接続される配線２０８を通って
論理ゲー）Ｇ３の出力に到達するというトレースが行わ
れる。
に向かって信号伝達方向とは逆に進んでその入力端子に
到達し、この入力端子に接続される配線２０８を通って
論理ゲー）Ｇ３の出力に到達するというトレースが行わ
れる。
上記配線２０８は、論理ゲー）Ｇ４の入力にも接続され
るが、論理ゲート回路Ｇ４では入力から出力に向かうよ
うに信号伝達方向に沿って進むことになるため、そのよ
うなトレースを行わない。
るが、論理ゲート回路Ｇ４では入力から出力に向かうよ
うに信号伝達方向に沿って進むことになるため、そのよ
うなトレースを行わない。
それ故、論理ゲートＧ４に対応したメモリ回路のアドレ
スには、論理１０″のままにされる。
スには、論理１０″のままにされる。
論理ゲート回路Ｇ３に関するトレースは、論理ゲート回
路Ｇ３が２つの入力を持つので、そのうちの１つの入力
に接続される配線２０６を通って論理ゲートＧ１の出力
に到達するものと、他の１つの入力に接続される配線２
０７を通って論理ゲートＧ２の出力に到達するものとが
ある。
路Ｇ３が２つの入力を持つので、そのうちの１つの入力
に接続される配線２０６を通って論理ゲートＧ１の出力
に到達するものと、他の１つの入力に接続される配線２
０７を通って論理ゲートＧ２の出力に到達するものとが
ある。
上記一方の論理ゲート回路Ｇ１に関するトレースは、論
理ゲート回路Ｇ１が２つの入力を持つから、そのうちの
１つの入力に接続される配線２０５を通ってインバータ
回路Ｎ１の出力に到達し、他の１つの入力に接続される
配線２０１を通って入力端子ＩＮＩに到達するものとが
ある。上記インバータ回路Ｎ１に関しては、その出力か
ら入力に向かって進み、配ｖＡ２０４を通して電源電圧
Ｖｃｃに到達するというトレースが行われる。
理ゲート回路Ｇ１が２つの入力を持つから、そのうちの
１つの入力に接続される配線２０５を通ってインバータ
回路Ｎ１の出力に到達し、他の１つの入力に接続される
配線２０１を通って入力端子ＩＮＩに到達するものとが
ある。上記インバータ回路Ｎ１に関しては、その出力か
ら入力に向かって進み、配ｖＡ２０４を通して電源電圧
Ｖｃｃに到達するというトレースが行われる。
上記他方の論理ゲート回路Ｇ２に関するトレースは、論
理ゲート回路Ｇ２が２つの入力を持つから、そのうちの
１つの入力に接続される配に％２０２を通って入力端子
、ＩＮ２に到達するものと、他の１つの入力に接続され
る配線２０３を通って入力端子ＩＮ３に到達するものと
がある。
理ゲート回路Ｇ２が２つの入力を持つから、そのうちの
１つの入力に接続される配に％２０２を通って入力端子
、ＩＮ２に到達するものと、他の１つの入力に接続され
る配線２０３を通って入力端子ＩＮ３に到達するものと
がある。
以上の全トレースが終了した後、メモリ回路を読み出し
て、論理“０”にされたままのアドレス情報から、未ト
レース（追跡）の論理ゲートＧ４、それに関連するイン
バータ回路Ｎ３が不要ゲートと判定される。この場合に
は、上記論理ゲートＧ４、インバータ回路Ｎ３の対応し
た配線２１１．２１０も不要とされることはいうまでも
ないであろう。
て、論理“０”にされたままのアドレス情報から、未ト
レース（追跡）の論理ゲートＧ４、それに関連するイン
バータ回路Ｎ３が不要ゲートと判定される。この場合に
は、上記論理ゲートＧ４、インバータ回路Ｎ３の対応し
た配線２１１．２１０も不要とされることはいうまでも
ないであろう。
上記のようなファンイントレース手法を用いて論理ゲー
トを削除することによって、第３図に示すような論理回
路から第２図に示すように簡素化された論理回路を得る
ことができる。
トを削除することによって、第３図に示すような論理回
路から第２図に示すように簡素化された論理回路を得る
ことができる。
この実施例では、第２図の論理回路に対して、次のよう
な固定値伝播シミュレーション手法を用いて不要ゲート
の削除が行われる。
な固定値伝播シミュレーション手法を用いて不要ゲート
の削除が行われる。
論理回路の中から、入力端子又は論理ゲートの入力に着
目して、電源電圧（論理“１”）又は回路の接地電位（
論理“０”）の固定値になっているものを探し出す。第
２図の例では、インバータ回路Ｎ１の入力に供給される
電源電圧Ｖｃｃがそれに相当する。上記インバータ回路
Ｎ１の入力に電源電圧Ｖｃｃが固定的に供給されること
から、インバータ回路Ｎ１の出力がロウレベルに固定さ
れることが判るので、インバータ回路Ｎ１を不要ゲート
と判定し、その代わりにインバータ回路Ｎ１の出力端子
が結合された配線２０５は接地電位に接続するものとす
る。
目して、電源電圧（論理“１”）又は回路の接地電位（
論理“０”）の固定値になっているものを探し出す。第
２図の例では、インバータ回路Ｎ１の入力に供給される
電源電圧Ｖｃｃがそれに相当する。上記インバータ回路
Ｎ１の入力に電源電圧Ｖｃｃが固定的に供給されること
から、インバータ回路Ｎ１の出力がロウレベルに固定さ
れることが判るので、インバータ回路Ｎ１を不要ゲート
と判定し、その代わりにインバータ回路Ｎ１の出力端子
が結合された配線２０５は接地電位に接続するものとす
る。
この状態で、再び上記固定値伝播シミュレーションによ
り、論理回路Ｇ１の出力信号の検証が行われる。すなわ
ち、入力信号ＩＮのハイレベル／ロウレベルの変化に対
して出力が変化するか否かを検証する。逆にいう°なら
ば、論理回路Ｇ１は、上記固定値のロウレベルにより出
力が固定値になるか否かを判定する。論理ゲート回路Ｇ
１は、ナンド（ＮＡＮＤ）ゲート回路であるので、入力
のロウレベル（論理“０”）により出力がハイレベル（
論理“１”）の固定になるため、この論理ゲート回路Ｇ
１も不要ゲートと判定される。したがうて、その他方の
入力に接続される配線２０１及び入力端子ＩＮＩも不要
とされる。上記論理ゲート回路Ｇ１の削除に伴い、その
出力に接続されていた配線２０６は、電源電圧Ｖｃｃに
接続するために用いられる。
り、論理回路Ｇ１の出力信号の検証が行われる。すなわ
ち、入力信号ＩＮのハイレベル／ロウレベルの変化に対
して出力が変化するか否かを検証する。逆にいう°なら
ば、論理回路Ｇ１は、上記固定値のロウレベルにより出
力が固定値になるか否かを判定する。論理ゲート回路Ｇ
１は、ナンド（ＮＡＮＤ）ゲート回路であるので、入力
のロウレベル（論理“０”）により出力がハイレベル（
論理“１”）の固定になるため、この論理ゲート回路Ｇ
１も不要ゲートと判定される。したがうて、その他方の
入力に接続される配線２０１及び入力端子ＩＮＩも不要
とされる。上記論理ゲート回路Ｇ１の削除に伴い、その
出力に接続されていた配線２０６は、電源電圧Ｖｃｃに
接続するために用いられる。
この状態で、再び上記固定値伝播シミュレーションによ
り、論理回路Ｇ３の出力信号の検証が行われる。すなわ
ち、上記同様に論理回路Ｇ３は、上記固定値のハイレベ
ルにより出力が固定値になるか否かを判定する。論理ゲ
ート回路Ｇ３は、ナントゲート回路であるので、１つの
入力のハイレベルにされると、他の人力のレベルに対応
して出力カハイレベル／ロウレベルのように変化する。
り、論理回路Ｇ３の出力信号の検証が行われる。すなわ
ち、上記同様に論理回路Ｇ３は、上記固定値のハイレベ
ルにより出力が固定値になるか否かを判定する。論理ゲ
ート回路Ｇ３は、ナントゲート回路であるので、１つの
入力のハイレベルにされると、他の人力のレベルに対応
して出力カハイレベル／ロウレベルのように変化する。
このため、この論理ゲート回路Ｇ３も不要ゲートと判定
されない。
されない。
上記のような固定値伝播シミュレーション手法を用いて
論理ゲートを削除することによって、第２図に示すよう
な論理回路から更に簡素化された第３図に示すような論
理回路を得ることができるものである。
論理ゲートを削除することによって、第２図に示すよう
な論理回路から更に簡素化された第３図に示すような論
理回路を得ることができるものである。
出力端子が未使用であることを持って論理ゲートを削除
する手法では削除できない論理ゲートを含む第１図の論
理回路に対して、上記ファンイントレース手法による形
式的な論理ゲートの削除と、固定値伝播シミュレーショ
ン手法による実質的な不要論理ゲートの削除とにより、
第１図に示した論理回路と実質的に同じ回路機能を持ち
つつ、第３図に示すように大幅に簡素化された論理回路
を得ることができるものである。
する手法では削除できない論理ゲートを含む第１図の論
理回路に対して、上記ファンイントレース手法による形
式的な論理ゲートの削除と、固定値伝播シミュレーショ
ン手法による実質的な不要論理ゲートの削除とにより、
第１図に示した論理回路と実質的に同じ回路機能を持ち
つつ、第３図に示すように大幅に簡素化された論理回路
を得ることができるものである。
このことを第４図に示した実際の標準ＴＴＬ回路につい
てみると、上記のようなファンイントレース手法に従い
使用端子ＱＡないしＱＣを出発点とし、未使用の出力Ｑ
ＤやＣＯに関するフリップフロップ回路やゲート回路に
到達するには論理ゲートの入力から出力に向かう信号伝
播経路しかないから、これらが未トレース部分となり、
その全部が削除できることが容易に理解できよう。
てみると、上記のようなファンイントレース手法に従い
使用端子ＱＡないしＱＣを出発点とし、未使用の出力Ｑ
ＤやＣＯに関するフリップフロップ回路やゲート回路に
到達するには論理ゲートの入力から出力に向かう信号伝
播経路しかないから、これらが未トレース部分となり、
その全部が削除できることが容易に理解できよう。
したがって、この発明に係る不要ゲート削除方式を採用
することによって、標準ＴＴＬのような論理ブロックを
用いて設計された論理回路を、ゲートアレイに焼き直し
とき、論理回路の簡素化が図られることに対応して、チ
ップサイズの小型化が可能になるものとなる。
することによって、標準ＴＴＬのような論理ブロックを
用いて設計された論理回路を、ゲートアレイに焼き直し
とき、論理回路の簡素化が図られることに対応して、チ
ップサイズの小型化が可能になるものとなる。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）標準ＴＴＬＩＣのような既存の論理ブロックを用
いて設計された論理回路に対して、各論理ゲート回路の
出力端子側から入力端子側に向かって配線経路を追跡す
ることにより未追跡な配線ルートを持つもの及び／又は
電源電圧又は回路の接地電位を入力する論理ゲートを検
索し、その論理ゲートの出力信号が無変化になるものを
不要ゲートと判定することにより、未使用な出力端子を
持つもの加えて、実質的な出力信号を形成する信号伝達
経路から外れた閉ループを構成する論理ゲートや固定値
しか出力しない論理ゲートも不要ゲートとして判定でき
るから不要ゲートの削除率を高めることができるという
効果が得られる。
る。すなわち、 （１）標準ＴＴＬＩＣのような既存の論理ブロックを用
いて設計された論理回路に対して、各論理ゲート回路の
出力端子側から入力端子側に向かって配線経路を追跡す
ることにより未追跡な配線ルートを持つもの及び／又は
電源電圧又は回路の接地電位を入力する論理ゲートを検
索し、その論理ゲートの出力信号が無変化になるものを
不要ゲートと判定することにより、未使用な出力端子を
持つもの加えて、実質的な出力信号を形成する信号伝達
経路から外れた閉ループを構成する論理ゲートや固定値
しか出力しない論理ゲートも不要ゲートとして判定でき
るから不要ゲートの削除率を高めることができるという
効果が得られる。
（２）標準ＴＴＬのような論理ブロックを用いて設計さ
れた論理回路を、ゲートアレイに焼き直したとき、上記
（１）によりゲートアレイに構成される論理回路の簡素
化が図られることに対応して、ゲートアレイのチップサ
イズの小型化が可能になるという効果が得られる。
れた論理回路を、ゲートアレイに焼き直したとき、上記
（１）によりゲートアレイに構成される論理回路の簡素
化が図られることに対応して、ゲートアレイのチップサ
イズの小型化が可能になるという効果が得られる。
（３）上記（２）により、実質的な不要ゲートの削除に
より、低消費電力化が可能になるという効果が得られる
。
より、低消費電力化が可能になるという効果が得られる
。
（４）上記のような不要ゲート削除をコンピュータを用
いたソフトウェアにより行えるため、人手により不要ゲ
ートを削除する場合に比べて大幅な工数低減と、ミスの
防止を図ることができるという効果が得られる。
いたソフトウェアにより行えるため、人手により不要ゲ
ートを削除する場合に比べて大幅な工数低減と、ミスの
防止を図ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、前記ファンイ
ントレース手法又は固定値伝播シミュレーション手法の
いずれか１つのみで不要ゲートを削除するものであって
もよい。
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、前記ファンイ
ントレース手法又は固定値伝播シミュレーション手法の
いずれか１つのみで不要ゲートを削除するものであって
もよい。
また、本発明に係る不要ゲート削除方式を実現するため
のコンピュータのソフトウェアは、論理回路の各ゲート
や端子及び配線といった回路要素を、上記のような番号
を付してそれをメモリ回路のアドレスに対応させること
によって、追跡／未追跡の記憶を行わせるもの他、通過
した論理ゲートや配線にフラグをたてながら、トレース
を行うものであれば何であってもよい。
のコンピュータのソフトウェアは、論理回路の各ゲート
や端子及び配線といった回路要素を、上記のような番号
を付してそれをメモリ回路のアドレスに対応させること
によって、追跡／未追跡の記憶を行わせるもの他、通過
した論理ゲートや配線にフラグをたてながら、トレース
を行うものであれば何であってもよい。
上記論理ブロックは、上記のような標準ＴＴＬの他、標
準ＥＣＬやＬＳＩの回路設計に用いられる汎用マクロセ
ル等のようにブラックボックスとして扱われる論理ブロ
ックであれば何であってもよい。
準ＥＣＬやＬＳＩの回路設計に用いられる汎用マクロセ
ル等のようにブラックボックスとして扱われる論理ブロ
ックであれば何であってもよい。
この発明は、前記のようなゲートアレイ用の論理回路の
焼き直しに用いられるもの他、不要ゲート削除方式とし
て広（利用できる。
焼き直しに用いられるもの他、不要ゲート削除方式とし
て広（利用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、標準ＴＴＬＩＣのような既存の論理ブロッ
クを用いて設計された論理回路に対して、各論理ゲート
回路の出力端子側から入力端子側に向かって配線経路を
追跡することにより未追跡な配線ルートを持つもの及び
／又は電源電圧又は回路の接地電位を入力する論理ゲ、
−トを検索し、その論理ゲートの出力信号が無変化にな
るものを不要ゲートと判定することにより、未使用な出
力端子を持つもの加えて、実質的な出力信号を形成する
信号伝達経路から外れた閉ループを構成する論理ゲート
や固定値しか出力しない論理ゲートも不要ゲートとして
判定できるから不要ゲートの削除率を高めることができ
る。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、標準ＴＴＬＩＣのような既存の論理ブロッ
クを用いて設計された論理回路に対して、各論理ゲート
回路の出力端子側から入力端子側に向かって配線経路を
追跡することにより未追跡な配線ルートを持つもの及び
／又は電源電圧又は回路の接地電位を入力する論理ゲ、
−トを検索し、その論理ゲートの出力信号が無変化にな
るものを不要ゲートと判定することにより、未使用な出
力端子を持つもの加えて、実質的な出力信号を形成する
信号伝達経路から外れた閉ループを構成する論理ゲート
や固定値しか出力しない論理ゲートも不要ゲートとして
判定できるから不要ゲートの削除率を高めることができ
る。
第１図は、この発明を説明するための論理回路の一例を
示す回路図、 第２図は、本発明に係る第１図の論理回路に対してファ
ンイントレース手法により不要ゲートを削除した論理回
路図、 第３図は、本発明に係る第２図の論理回路に対して固定
値伝播シミュレーション手法により不要ゲートを削除し
た論理回路図、 第４図は、標準ＴＴＬ回路を用いたカウンタ回路の一例
を示す回路図である。 ＩＮＩ〜ＩＮＳ・・入力端子、Ｎ１〜Ｎ４・・インバー
タ回路、ＯＵＴ、ＱＡ−ＱＤＳｃＯ・・出力端子、Ｇ１
−Ｇ６・・論理ゲート、２０１〜２１２・・配線
示す回路図、 第２図は、本発明に係る第１図の論理回路に対してファ
ンイントレース手法により不要ゲートを削除した論理回
路図、 第３図は、本発明に係る第２図の論理回路に対して固定
値伝播シミュレーション手法により不要ゲートを削除し
た論理回路図、 第４図は、標準ＴＴＬ回路を用いたカウンタ回路の一例
を示す回路図である。 ＩＮＩ〜ＩＮＳ・・入力端子、Ｎ１〜Ｎ４・・インバー
タ回路、ＯＵＴ、ＱＡ−ＱＤＳｃＯ・・出力端子、Ｇ１
−Ｇ６・・論理ゲート、２０１〜２１２・・配線
Claims (1)
- 【特許請求の範囲】 １、既存の論理ブロックを用いて設計された論理回路に
対して、各論理ゲートの出力端子側から入力端子側に向
かって配線経路を追跡して未追跡な配線ルートを持つも
の、及び／又は電源電圧若しくは回路の接地電位を入力
する論理ゲートを検索してその出力信号が無変化になる
ものを不要ゲートと判定することを特徴とする不要ゲー
ト削除方式。 ２、上記論理回路は、各端子、論理ゲート及びその入力
端子及び出力端子にそれぞれに接続される各配線にそれ
ぞれ識別番号が付加されており、上記識別番号をアドレ
スとするメモリ回路を追跡開始前に論理“０”にクリア
しておき、上記追跡により通過した個所に論理“１”を
書き込むものとし、上記メモリ回路の記憶情報の論理“
０”から未追跡の配線ルートを探し出すものであること
を特徴とする特許請求の範囲第１項記載の不要ゲート削
除方式。 ３、上記論理回路は、各端子、論理ゲート及びその入力
及び出力端子に接続される各配線にそれぞれ識別番号が
付加されており、電源電圧又は回路の接地電位に接続さ
れる配線ルートは、その旨の識別記号が付加されるもの
であることを特徴とする特許請求の範囲第１項記載の不
要ゲート削除方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182712A JPH0232619A (ja) | 1988-07-21 | 1988-07-21 | 不要ゲート削除方式 |
| KR1019890009593A KR900002458A (ko) | 1988-07-21 | 1989-07-06 | 사용하지 않는 게이트의 삭제방법 및 그것을 사용한 마스터 슬라이스 반도체 집적회로장치의 제조방법 |
| US07/378,143 US4960724A (en) | 1988-07-21 | 1989-07-11 | Method for deleting unused gates and method for manufacturing master-slice semiconductor integrated circuit device using the deleting method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182712A JPH0232619A (ja) | 1988-07-21 | 1988-07-21 | 不要ゲート削除方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0232619A true JPH0232619A (ja) | 1990-02-02 |
Family
ID=16123118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63182712A Pending JPH0232619A (ja) | 1988-07-21 | 1988-07-21 | 不要ゲート削除方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4960724A (ja) |
| JP (1) | JPH0232619A (ja) |
| KR (1) | KR900002458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2660759A1 (fr) * | 1990-04-06 | 1991-10-11 | Mitsubishi Electric Corp | Appareil et procede pour detecter un circuit redondant incorpore dans un circuit logique. |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459340A (en) * | 1989-10-03 | 1995-10-17 | Trw Inc. | Adaptive configurable gate array |
| US5217916A (en) * | 1989-10-03 | 1993-06-08 | Trw Inc. | Method of making an adaptive configurable gate array |
| US5189629A (en) * | 1990-06-06 | 1993-02-23 | Hughes Aircraft Company | Method of logic gate reduction in a logic gate array |
| US5087953A (en) * | 1990-10-05 | 1992-02-11 | Unisys Corporation | Flexible gate array system for combinatorial logic |
| US5347465A (en) * | 1992-05-12 | 1994-09-13 | International Business Machines Corporation | Method of integrated circuit chips design |
| JP2739013B2 (ja) * | 1992-09-01 | 1998-04-08 | 三菱電機株式会社 | 論理合成装置 |
| US5550839A (en) * | 1993-03-12 | 1996-08-27 | Xilinx, Inc. | Mask-programmed integrated circuits having timing and logic compatibility to user-configured logic arrays |
| US5796129A (en) * | 1993-08-03 | 1998-08-18 | Seiko Epson Corp. | Master slice type integrated circuit system having block areas optimized based on function |
| US5856933A (en) * | 1994-06-03 | 1999-01-05 | University Of South Florida | System and method for digital simulation of an electrical circuit |
| US5649166A (en) * | 1995-04-24 | 1997-07-15 | Cadence Design Systems, Inc. | Dominator selection method for reducing power consumption in a circuit |
| US5696692A (en) * | 1995-04-24 | 1997-12-09 | Cadence Design Systems, Inc. | Conditional selection method for reducing power consumption in a circuit |
| US5682519A (en) * | 1995-04-24 | 1997-10-28 | Cadence Design Systems, Inc. | Method for reducing power consumption of switching nodes in a circuit |
| US5748071A (en) * | 1996-11-12 | 1998-05-05 | Motorola, Inc. | High speed comparator with programmable reference |
| US6237132B1 (en) | 1998-08-18 | 2001-05-22 | International Business Machines Corporation | Toggle based application specific core methodology |
| US20040139307A1 (en) * | 2003-01-09 | 2004-07-15 | Barnett Philip C. | Method and apparatus for initializing a semiconductor circuit from an external interface |
| US7155357B2 (en) * | 2003-01-09 | 2006-12-26 | Silicon Storage Technology, Inc. | Method and apparatus for detecting an unused state in a semiconductor circuit |
| JP4365274B2 (ja) * | 2004-06-18 | 2009-11-18 | 富士通株式会社 | 集積回路設計システム、方法及びプログラム |
| US7913208B2 (en) * | 2007-10-11 | 2011-03-22 | International Business Machines Corporation | Optimal simplification of constraint-based testbenches |
| US20150373071A1 (en) * | 2014-06-19 | 2015-12-24 | International Business Machines Corporation | On-demand helper operator for a streaming application |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961944A (ja) * | 1982-09-30 | 1984-04-09 | Fujitsu Ltd | マスタスライス集積回路の製造方法 |
-
1988
- 1988-07-21 JP JP63182712A patent/JPH0232619A/ja active Pending
-
1989
- 1989-07-06 KR KR1019890009593A patent/KR900002458A/ko not_active Application Discontinuation
- 1989-07-11 US US07/378,143 patent/US4960724A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2660759A1 (fr) * | 1990-04-06 | 1991-10-11 | Mitsubishi Electric Corp | Appareil et procede pour detecter un circuit redondant incorpore dans un circuit logique. |
Also Published As
| Publication number | Publication date |
|---|---|
| US4960724A (en) | 1990-10-02 |
| KR900002458A (ko) | 1990-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0232619A (ja) | 不要ゲート削除方式 | |
| JP2877303B2 (ja) | 集積回路の自動設計装置 | |
| US9935870B2 (en) | Channel selection in multi-channel switching network | |
| EP1192569A1 (en) | Circuit simulation using dynamic partitioning and on-demand evaluation | |
| Lengauer et al. | The HILL system: a design environment for the hierarchical specification, compaction, and simulation of integrated circuit layouts | |
| Chung et al. | ACCORD: Automatic catching and correction of logic design errors in combinational circuits | |
| US20180068052A1 (en) | Incremental parasitic extraction for coupled timing and power optimization | |
| US7689401B2 (en) | Method of circuit simulation for delay characteristic evaluation, circuit simulation program and circuit simulation device | |
| US6654943B2 (en) | Method, system, and computer program product for correcting anticipated problems related to global routing | |
| US20170371997A1 (en) | Sharing global route topologies in detailed routing | |
| US6434728B1 (en) | Activation path simulation equipment and activation path simulation method | |
| US10565340B2 (en) | Field-effect transistor placement optimization for improved leaf cell routability | |
| US10831938B1 (en) | Parallel power down processing of integrated circuit design | |
| US10503864B1 (en) | Using unused wires on very-large-scale integration chips for power supply decoupling | |
| US6588001B1 (en) | Method for inserting repeater cells in a deep sub-micron design | |
| CN105630120A (zh) | 一种加载处理器硬件配置字的方法及装置 | |
| US10599804B1 (en) | Pin cloning and subway creation on automatically generated design physical hierarchy | |
| US6553549B1 (en) | Static timing analysis with simulations on critical path netlists generated by static timing analysis tools | |
| US20200210545A1 (en) | Construction of staging trees on fully hierarchical vlsi circuit designs | |
| GB1504535A (en) | Stored programme data processing apparatus | |
| Shetters | Scheduling task chains on an array of reconfigurable FPGAs | |
| JPH06244387A (ja) | 半導体集積回路の製造方法 | |
| KR100248380B1 (ko) | 스키메틱 편집기의 신호선 연결도 검사방법 | |
| SU298936A1 (ja) | ||
| JP3032874B2 (ja) | 等価回路作成方法および論理シミュレーション方法 |