DE4110896C2 - Verfahren zum Ermitteln eines redundanten Schaltkreises und zum Optimieren eines Logikschaltkreises und Vorrichtungen zum Durchführen der Verfahren sowie Vorrichtung zum Erfassen der Daten eines redundaten Schaltkreises - Google Patents

Description

Die Erfindung betrifft ein Verfahren zum Ermitteln eines redundan­ ten Schaltkreises in einem Logikschaltkreisentwurf, eine Redun­ danzschaltkreis-Ermittlungsvorrichtung zur Durchführung dieses Verfahrens, ein Verfahren zum Optimieren eines Logikschaltkreises, der einen redundanten Schaltkreis enthält und eine Logikschalt­ kreis-Optimierungsvorrichtung zur Durchführung dieses Verfahrens sowie eine Vorrichtung zum Erfassen der Daten eines redundanten Schaltkreises.

Im allgemeinen wird beim Entwurf eines integrierten Halbleiter- Schaltkreises häufig ein computerunterstütztes System (im weiteren als "CAD-System" bezeichnet) benutzt. Entsprechend dem CAD-System entwirft ein Designer unter Benutzung eines Monitors einen Logik­ schaltkreis, der die geforderten Schaltkreisfunktionen erfüllt. Dann wird unter Verwendung von Testdaten im entworfenen Logikschaltkreis eine Logiksimulation ausgeführt. Ist das gewünschte Testergebnis er­ halten worden, so wird festgestellt, daß der entworfene Logikschalt­ kreis die erforderlichen Funktionen ausführt. Die Erfüllung der not­ wendigen Logikfunktionen durch den entworfenen Logikschaltkreis be­ deutet nicht notwendigerweise, daß der Schaltkreis optimiert ist. Mit anderen Worten existiert im entworfenen Schaltkreis häufig ein redundanter Schaltkreis. Das Vorhandensein des redundanten Schalt­ kreises kann folgende Probleme verursachen. Die vom Logikschaltkreis auf einem Halbleitersubstrat belegte Fläche erhöht sich und daher wird eine Integration mit hoher Dichte des integrierten Halbleiter­ schaltkreises verhindert. Es wird angeführt, daß keine voll­ ständige Erkennung von Fehlern im entworfenen Logikschaltkreis aus­ geführt werden kann, da im redundanten Schaltkreis keine potentiel­ len Fehler erfaßt werden können. Im allgemeinen kann der Logik­ schaltkreis nicht normal arbeiten, wenn in ihm ein Fehler existiert. Der Logikschaltkreis arbeitet jedoch normal, selbst wenn in einem redundanten Schaltkreis, der im Logikschaltkreis enthalten ist, ein Fehler existiert.

Es ist ein Verfahren bekannt, entsprechend dem ein Logik­ schaltkreis so entworfen wird, daß er eine höhere Fehlererkennungs­ rate aufweist, indem ein Entwurfsverfahren mit der Bezeichnung Level- Sensitive-Scan-Design (im weiteren kurz als "LSSD" bezeichnet) benutzt wird, siehe J. Paul Roth: "Diagnosis of Automata Faiture: A Calculus and a Method", IBM Journal S. 278-291, Juli 1966.

Dabei weist, wie in Fig. 1 gezeigt ist, ein Logikschaltkreis 3, der entsprechend dem LSSD-Verfahren entworfen wurde, drei interne Schaltkreise 71, 72, 73 und Schieberegister 81 bis 87 auf, die zwischen einem seriellen Ein­ gang 7 und einem seriellen Ausgang 8 in Reihe geschaltet sind. Die Schieberegister 81 bis 87 bilden einen Abtastpfad. Der interne Schaltkreis 71 empfängt über einen parallelen Eingang 9 parallele Eingangsdaten. Anderseits gibt der interne Schaltkreis 73 über einen parallelen Ausgang 10 parallele Ausgangsdaten aus. Ist der Logik­ schaltkreis 3 entsprechend dem LSSD-Verfahren entworfen worden, so existieren die folgenden Beschränkungen. Es sollten pegelempfindli­ che Schieberegister, die auf ein Zweiphasen-Taktsignal reagieren, um zu arbeiten, als Schieberegister 81 bis 87 benutzt werden, die den Abtastpfad bilden. Ferner sollten die gewünschten Logikfunktionen durch eine Kombination der internen Schaltkreise 71, 72 und 73 im­ plementiert werden. Die Beschränkungen sind in einem Artikel von S. DasGupta et al mit dem Titel "LSI Chip Design for Testability" (ISSCC Digest of Technical Paper, Februar 1978, S. 216-217) im De­ tail beschrieben. Zusätzlich zu den oben angeführten Beschränkungen wird ausgeführt, daß die Größe eines Schaltkreises um etwa 20% er­ höht wird, wenn der Logikschaltkreis entsprechend dem LSSD-Verfahren entworfen wird.

Aufgabe der Erfindung ist es, Logikschaltkreise in optimierter Weise zu entwerfen.

Diese Aufgabe wird durch ein Verfahren nach den Ansprüchen 1 oder 2 und eine Vorrichtung nach den Ansprüchen 3, 7 oder 8 gelöst.

Im Betrieb erzeugt die erste Logiksimulations-Ausführungseinrichtung unter Verwendung der Testdaten die ersten Ausgangsdaten durch Aus­ führen einer Logiksimulation im Logikschaltkreis. Die Pseudofehler- Einstelleinrichtung setzt einen Pseudofehler im ausgewählten inter­ nen Knoten. Anschließend erzeugt die zweite Logiksimulations-Ausfüh­ rungseinrichtung unter Verwendung der Testdaten die zweiten Aus­ gangsdaten durch Ausführen einer Logiksimulation im Logikschalt­ kreis, der den Pseudofehler aufweist. Erfaßt die Koinzidenzerfas­ sungseinrichtung eine Koinzidenz zwischen den ersten und zweiten Ausgangsdaten, so wird festgestellt, daß mit dem ausgewählten inter­ nen Knoten ein redundanter Schaltkreis verbunden ist.

Bevorzugte Ausgestaltungen des erfindungsgemäßen Verfahrens und der erfindungsgemäßen Vorrichtung sind jeweils in den zugehörigen Unteransprüchen angegeben.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein schematisches Diagramm eines Logikschaltkreises, der entsprechend dem Level-Sensitive-Scan-Design (LSSD) entworfen worden ist;

Fig. 2 ein Blockschaltbild, das die Hardware für den Entwurf von Logikschaltkreisen in Übereinstimmung mit computer­ gestütztem Entwurf (CAD) darstellt;

Fig. 3A, 3B Flußdiagramme einer Logikschaltkreis- Optimierungsvorrichtung, die eine erste Ausführungsform der vorliegenden Erfindung darstellen;

Fig. 3C ein Blockschaltbild einer Redundanzschaltkreis- Erfassungsvorrichtung, das eine zweite Ausführungsform der vorliegenden Erfindung darstellt;

Fig. 4A bis 4C Schaltbilder, die die Verarbeitung darstellen, wenn ein Pseudofehler "1" eingestellt worden ist; und

Fig. 5A bis 5C Schaltbilder, die die Verarbeitung darstellen, wenn ein Pseudofehler "0" eingestellt worden ist.

Wie in Fig. 2 gezeigt ist, weist ein System zum computergestützten Entwurf (CAD-System), auf das eine Logikschaltkreis-Optimierungsvorrichtung in Übereinstimmung mit der vorliegenden Erfindung angewandt werden kann, eine zentrale Verarbeitungseinheit (CPU) 30, eine Eingabeein­ richtung 31 zum Entwerfen der Operation durch einen Designer unter Verwendung einer Monitoreinheit 32, eine interne Speichereinrichtung 33, die mit der zentralen Verarbeitungseinheit 30 verbunden ist, und eine Platteneinrichtung 34 als externe Speichereinrichtung auf. Die Logikschaltkreis-Optimierungsvorrichtung, die ein Beispiel der vor­ liegenden Erfindung darstellt, ist im CAD-System der Fig. 2 imple­ mentiert.

Unter Bezugnahme auf die Fig. 3A und 3B wird im folgenden der Betrieb der Logikschaltkreis-Optimierungsvorrichtung beschrieben. In Schritt 51 entwirft ein Designer unter Verwendung der Eingabeeinrichtung 31 einen Logikschaltkreis mit gewünschten Logikfunktionen. In Schritt 52 wird eine Logiksimulation mit vorbestimmten Testdaten DT ausge­ führt. Nach der Ausführung der Logiksimulation wird in Schritt 53 ermittelt, ob die erforderlichen Ausgangsdaten DO1 erhalten worden sind oder nicht. Sind die geforderten Ausgangsdaten DO1 nicht erhal­ ten worden, so kehrt das Verfahren zum Schritt 51 zurück und beginnt den Logikentwurf erneut von Anfang an. Werden die erforderlichen Ausgangsdaten DO1 erhalten, so werden diese in Schritt 54 gespei­ chert.

In Schritt 55 wird ein interner Knoten im entworfenen Logikschalt­ kreis ausgewählt. Es wird nun angenommen, daß beispielsweise der in Fig. 4A gezeigte Logikschaltkreis entworfen worden ist. Hier wird der Ausgangsknoten N1 eines Inverters 15 als interner Knoten ausge­ wählt. In Schritt 56 wird ein Pseudofehler am ausgewählten internen Knoten N1 eingestellt. Mit anderen Worten wird eine Spannung, die entweder logisch "1" oder "0" darstellt, als Pseudofehler an den in­ ternen Knoten angelegt. Im Beispiel der Fig. 4A wird logisch "1" als Pseudofehler eingestellt und daher der Knoten N1 mit der Versor­ gungsspannung Vcc verbunden. Das Potential des Knoten N1 wird mit anderen Worten auf die Versorgungsspannung Vcc festgeklemmt. Der in Fig. 4A gezeigte Schaltkreis wird daher durch Fig. 4B in äquivalen­ ter Weise dargestellt.

Wie in Fig. 4B gezeigt ist, ist die Ausgangsleitung des Inverters 15 abge­ schnitten, und ein Eingang der NAND-Gatter 21 und 23 ist direkt mit der Versorgungsspannung Vcc verbunden.

In Schritt 57 wird eine Logiksimulation im Logikschaltkreis, der in den Fig. 4A und 4B dargestellt ist, mit denselben Testdaten ausge­ führt, die in Schritt 52 verwendet worden sind. Damit werden Aus­ gangsdaten DO2 erhalten.

Wie in Fig. 3B gezeigt ist, erfolgt in Schritt 58 ein Vergleich zwischen den in Schritt 54 gespeicherten Ausgangsdaten DO1 und den Ausgangsdaten DO2, die in Schritt 57 erhalten worden sind. Wird eine Koinzidenz zwischen den Ausgangsdaten DO1 und DO2 gefunden, so werden in Schritt 59 der ausgewählte interne Knoten und der eingestellte Pseudofehler gespeichert. Der in Fig. 4A gezeigte Logikschaltkreis weist einen redundanten Schaltkreis als Inverter 15 auf und daher stimmen die Ausgangsdaten DO1 und DO2 überein. Folglich werden in Schritt 59 der ausgewählte interne Knoten N1 und der eingestellte Pseudofehler "1" gespeichert. Wird zwischen den Ausgangsdaten DO1 und DO2 keine Koinzidenz gefunden, so werden die Auswahl des inter­ nen Knotens und die Einstellung des Pseudofehlers storniert, Schritt 60. Mit an­ deren Worten wird festgestellt, daß der Schaltkreis, der dem inter­ nen Knoten ein Ausgangssignal zuführt, keinen redundanten Schalt­ kreis darstellt.

In Schritt 61 wird ermittelt, ob im entworfenen Logikschaltkreis ein interner Knoten noch nicht ausgewählt worden ist. Ist noch ein nicht ausgewählter Knoten vorhanden, so kehrt das Verfahren zum in Fig. 3A dargestellten Schritt 55 zurück, es wird ein anderer interner Knoten ausgewählt und das Verfahren der Schritte 56 bis 60 wiederholt. Nachdem das oben beschriebene Verfahren für jeden internen Knoten im Logik­ schaltkreis ausgeführt worden ist, wird in Schritt 62 der redundante Schaltkreis gelöscht.

Die Löschung des redundanten Schaltkreises erfolgt auf der Basis von gespeicherten Daten, da in Schritt 59 der ausgewählte interne Knoten und der eingestellte Pseudofehler gespeichert worden sind. Es wird mit anderen Worten ermittelt, daß der Teil des Logikschaltkreises, der dem internen Knoten ein Ausgangssignal zuführt, einen redundan­ ten Schaltkreis darstellt. Daher wird der redundante Schaltkreis ge­ löscht. Ferner wird dem Teil des Schaltkreises, der zum Empfangen des Ausgangssignals durch den internen Knoten geschaltet ist, auf der Basis des gespeicherten Pseudofehlers eine Spannung mit festem Logikpegel zugeführt. Im Beispiel der Fig. 4B wird eine Spannung Vcc, die eine logische "1" darstellt, einem Eingang eines jeden NAND-Gatters 21 und 23 zugeführt. Ferner wird ermittelt, daß der In­ verter 15 einen redundanten Schaltkreis darstellt und er wird ge­ löscht, wie in Fig. 4C gezeigt ist. Ein Signal logisch "1", das an die NAND-Gatter 21 und 23 angelegt wird, beeinflußt die Ausgangssi­ gnale überhaupt nicht. Daher wird die Verbindung zwischen den NAND- Gattern 21 und 23 und der Versorgungsspannung Vcc gelöscht, wie in Fig. 4C dargestellt ist. Es ist ersichtlich, daß der in Fig. 4A ge­ zeigte entworfene Logikschaltkreis vereinfacht worden ist, d. h. durch Löschen des redundanten Schaltkreises optimiert worden ist.

In den Fig. 5A bis 5C ist ein Beispiel dargestellt, bei dem in Schritt 56 ein Pseudofehler "0" im ausgewählten internen Knoten ein­ gestellt worden ist. Wie in Fig. 5A gezeigt ist, ist mit dem ausgewählten in­ ternen Knoten N1 der Pseudofehler "0" verbunden. Mit anderen Worten ist der Knoten N1 geerdet. Durch Einstellen des Pseudofehlers "0" wird der in Fig. 5A gezeigte Logikschaltkreis in äquivalenter Weise durch Fig. 5B dargestellt. Der Ausgang des Inverters 15 ist abge­ schnitten und ein Eingang der NAND-Gatter 21 und 23 geerdet. In Schritt 57 wird bezüglich diesem Schaltkreis unter Verwendung der Testdaten DT eine Logiksimulation ausgeführt. Da in Schritt 58 die Ausgangsdaten DO1 und DO2 übereinstimmen, wird in diesem Beispiel in Schritt 62 der Inverter 15 als redundanter Schaltkreis gelöscht, wie in Fig. 5C dargestellt ist. Ferner geben die NAND-Gatter 21 und 23, deren einer Eingang geerdet ist, jeweils eine Spannung mit dem Pegel der Versorgungsspannung Vcc aus. In Fig. 5C sind die NAND-Gatter 21 und 23 daher gelöscht worden und die Ausgangsleitungen der gelösch­ ten NAND-Gatter 21 und 23 sind direkt mit der Versorgungsspannung Vcc verbunden. Damit wird der in Fig. 5A dargestellte entworfene Lo­ gikschaltkreis vereinfacht, d. h. durch Löschen des redundanten Schaltkreises optimiert, wie in Fig. 5C gezeigt ist.

In Schritt 56 in Fig. 3A werden Pseudofehler im ausgewählten inter­ nen Knoten eingestellt. Wenn die Ausgangsdaten DO1 und DO2 in Schritt 58 für beide Pseudofehler "1" und "0" übereinstimmen, so wird der Prozeß nur auf der Basis von einem der beiden Pseudofehler ausgeführt, d. h. es wird der ausgewählte interne Knoten und einer der eingestellten Pseudofehler gespeichert.

Stimmen die Ausgangsdaten DO1 und DO2 in Schritt 58 überein, so wird bei der oben angeführten Beschreibung die Existenz eines redundanten Schaltkreises bestimmt. Wie bereits beschrieben worden ist, stellt die vollständige Erfassung eines redundanten Schaltkreises und das Löschen des erfaßten redundanten Schaltkreises einen großen Vorteil dar, da nur wenig Arbeit und nur geringe Beschränkungen erforderlich sind, um Fehler im redundanten Schaltkreis im Logikschaltkreis zu erfassen. Durch vollständiges Löschen des redundanten Schaltkreises aus dem entworfenen Logikschaltkreis sind keine Testdaten für eine Fehlersimulation erforderlich. Ferner wird angeführt, daß der ent­ worfene Logikschaltkreis frei vom Einfluß eines Fehlers ist, der im redundanten Schaltkreis existiert. Daher kann eine vollständige Er­ fassung der Fehler im entworfenen Logikschaltkreis ausgeführt wer­ den. Darüber hinaus gestattet das Löschen des redundanten Schalt­ kreises die Optimierung des entworfenen Logikschaltkreises, wodurch für einen integrierten Halbleiterschaltkreis eine Integration hoher Dichte erzielt wird.

Details des Löschvorganges des redundanten Schaltkreises in Schritt 62 sind in einem Artikel von Kakinuma et al mit dem Titel "Integrated CAD System for Custom LSI (2), Hierarchy Directional Data Base" beschrieben, der in der 25. (in der zweiten Hälfte von 1982) National Convention of Information Processing Society of Ja­ pan, S. 1281-1282 vorgelegt wurde. Eine detaillierte Beschreibung des Prozesses befindet sich ferner in einem Artikel von Kakinuma et al mit dem Titel "Outline of Data Base Pointed to Hierarchy Design and Process by Hierarchy Development", der in Material 14-4 enthal­ ten ist, das auf dem Meeting of the Study on Design Automation der Information Processing Society of Japan (herausgegeben am 28. Ok­ tober 1982) vorgestellt wurde.

Unter Bezugnahme auf die Fig. 3C erfolgt nun eine Beschreibung einer Redundanzschaltkreis-Erfassungsvorrichtung, die eine weitere Ausfüh­ rungsform darstellt. Die Vorrichtung kann einen redun­ danten Schaltkreis erfassen, der in einem verdrahteten Logikschalt­ kreis 90 existiert. Die Redundanzschaltkreis-Erfassungsvorrichtung weist einen Testdatenerzeuger 91, einen Logiksimulator 92 zum Aus­ führen einer Logiksimulation des Logikschaltkreises 90 in einem ent­ worfenen Logikschaltkreis (mit einem redundanten Schaltkreis) unter Verwendung der Testdaten, einen Ausgangsdaten-Halteschaltkreis 93 zum Halten der Ausgangsdaten DO1 und DO2, die das Simulationsergeb­ nis darstellen, einen Knotenselektor 94 zum Auswählen eines internen Knotens im Logikschaltkreis 90, einen Pseudofehler-Einstellschalt­ kreis 95 zum Einstellen eines Pseudofehlers im ausgewählten internen Knoten, einen Komparator 96 zum Vergleichen der beiden Ausgangsdaten DO1 und DO2, einen Redundanzschaltkreis-Datenspeicher 97 zum Spei­ chern der internen Knotendaten und der Pseudofehlerdaten, wenn die Ausgangsdaten DO1 und DO2 übereinstimmen, und einen Redundanzschalt­ kreisindikator und -Löschprozessor 98 zum Angeben eines redundanten Schaltkreises sowie zum Löschen desselben, wenn die Existenz des re­ dundanten Schaltkreises erkannt worden ist, auf.

Der Betrieb der in Fig. 3C dargestellten Redundanzschaltkreis-Erfas­ sungsvorrichtung stimmt mit dem in den Fig. 3A und 3B gezeigten überein, so daß dessen Beschreibung unterlassen wird.

Claims (10)

1. Verfahren zum Ermitteln eines redundanten Schaltkreises in einem Logikschaltkreisentwurf, gekennzeichnet durch die Schritte:

• (a) Ausführen der Simulation einer logischen Operation im Logik­ schaltkreisentwurf unter Verwendung vorbestimmter Testdaten, um auf der Basis der Testdaten erste Ausgangsdaten zu erzeugen,
• (b) Auswählen eines internen Knotens im Logikschaltkreisentwurf,
• (c) Einstellen eines Pseudofehlers am ausgewählten Knoten im Logikschaltkreisentwurf,
• (d) Ausführen der Simulation einer logischen Operation im Logik­ schaltkreisentwurfsabschnitt, der den Pseudofehler aufweist, unter Verwendung der Testdaten, um auf der Basis der Testdaten zweite Ausgangsdaten zu erzeugen,
• (e) Ausführen eines Vergleiches zwischen den ersten und zweiten Ausgangsdaten, und
• (f) Kennzeichnen des mit dem internen Knoten verbundenen Schalt­ kreisentwurfsabschnittes, als redundanter Schaltkreis in Abhängig­ keit vom Ergebnis des Vergleiches,
• (g) Wiederholen der Schritte (b) bis (f), bis alle internen Knoten im Logikschaltkreisentwurf geprüft sind.

2. Verfahren zum Optimieren eines Logikschaltkreises, der einen redundanten Schaltkreis enthält, gekennzeichnet durch die Schritte:

• (a) Ausführen der Simulation einer logischen Operation im Logik­ schaltkreisentwurf unter Verwendung vorbestimmter Testdaten, um auf der Basis der Testdaten erste Ausgangsdaten zu erzeugen,
• (b) Auswählen eines internen Knotens im Logikschaltkreisentwurf,
• (c) Einstellen eines Pseudofehlers am ausgewählten Knoten im Logikschaltkreisentwurf,
• (d) Ausführen der Simulation einer logischen Operation im Logik­ schaltkreisentwurfsabschnitt, der den Pseudofehler aufweist, unter Verwendung der Testdaten, um auf der Basis der Testdaten zweite Ausgangsdaten zu erzeugen,
• (e) Ausführen eines Vergleiches zwischen den ersten und zweiten Ausgangsdaten,
• (f) Löschen des als redundanter Schaltkreis gekennzeichneten Schaltkreisentwurfsabschnittes,
• (g) Wiederholen der Schritte (b) bis (f), bis alle internen Knoten im Logikschaltkreisentwurf geprüft sind.

3. Redundanzschaltkreis-Ermittlungsvorrichtung zur Durchführung des Verfahrens nach Anspruch 1, mit einer ersten Logiksimulations- Ausführungseinrichtung zum Ausführen der Simulation einer logi­ schen Operation in einem Logikschaltkreisentwurf unter Verwendung vorbestimmter Testdaten, wobei die erste Logiksimulations-Ausfüh­ rungseinrichtung erste Ausgangsdaten auf der Basis der Testdaten erzeugt, einer Auswahleinrichtung zum Auswählen von einem internen Knoten im Logikschaltkreisentwurf,
einer Einstelleinrichtung zum Einstellen eines Pseudofehlers am ausgewählten internen Knoten im Logikschaltkreis,
einer zweiten Logiksimulations-Ausführungseinrichtung zum Ausfüh­ ren der Simulation einer logischen Operation im Logikschaltkrei­ sentwurfsabschnitt, der den Pseudofehler enthält, unter Verwendung der Testdaten, wobei die zweite Logiksimulations-Ausführungsein­ richtung auf der Basis der Testdaten zweite Ausgangsdaten erzeugt, und
einer Vergleichereinrichtung zum Vergleichen der ersten mit den zweiten Ausgangsdaten und zum Feststellen dessen, ob der geprüfte Schaltkreisentwurfsabschnitt ein redundanter Schaltkreis ist mit­ tels des Vergleichsergebnisses.

4. Redundanzschaltkreis-Ermittlungsvorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Einstelleinrichtung für den Pseu­ dofehler eine Anlegeeinrichtung (12) zum Anlegen einer Spannung mit festem Logikpegel an den ausgewählten internen Knoten im Logikschaltkreisentwurf aufweist.

5. Redundanzschaltkreis-Ermittlungsvorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der Logikschaltkreisentwurf einen binären Logikschaltkreis zum Verarbeiten der Logiken "1" und "0" aufweist, und die Spannung des festen Logikpegels eine Spannung aufweist, die mindestens eine der Logiken "1" und "0" darstellt.

6. Redundanzschaltkreis-Ermittlungsvorrichtung nach einem der An­ sprüche 3 bis 5, dadurch gekennzeichnet, daß der Logikschalt­ kreisentwurf einen ersten Logikschaltkreisentwurfsabschnitt (15) zum Zuführen eines Logiksignals an den ausgewählten internen Kno­ ten und einen zweiten Logikschaltkreisentwurfsabschnitt (21, 23), der zum Empfangen des Logiksignals vom ersten Logikschaltkreisent­ wurfsabschnitt über den ausgewählten internen Knoten geschaltet ist, aufweist, wobei
der erste Logikschaltkreisentwurfsabschnitt von der Vergleicher­ einrichtung abhängig ist, um als redundanter Schaltkreis bestimmt zu werden.

7. Logikschaltkreis-Optimierungsvorrichtung zur Durchführung des Verfahrens nach Anspruch 2, mit einer ersten Logiksimulations-Aus­ führungseinrichtung zum Ausführen der Simulation einer logischen Operation in einem Logikschaltkreisentwurf unter Verwendung vor­ bestimmter Testdaten, wobei die erste Logiksimulations-Ausfüh­ rungseinrichtung auf der Basis der Testdaten erste Ausgangsdaten erzeugt, eine Internknoten-Auswahleinrichtung zum Auswählen von einem internen Knoten im Logikschaltkreisentwurf,
einer Einstelleinrichtung zum Einstellen eines Pseudofehlers am ausgewählten internen Knoten im Logikschaltkreis,
einer zweiten Logiksimulations-Ausführungseinrichtung zum Ausfüh­ ren der Simulation einer logischen Operation im Logikschalt­ kreisentwurfsabschnitt, der den Pseudofehler aufweist, unter Ver­ wendung der Testdaten, wobei die zweite Logiksimulations-Ausfüh­ rungseinrichtung auf der Basis der Testdaten zweite Ausgangsdaten erzeugt,
einer Vergleichereinrichtung zum Vergleichen der ersten mit den zweiten Ausgangsdaten und zum Feststellen dessen, ob der geprüfte Schaltkreisentwurfsabschnitt ein redundanter Schaltkreis ist mit­ tels des Vergleichsergebnisses und
einer Löscheinrichtung zum Löschen des als redundanter Schaltkreis erkannten Schaltkreisentwurfsabschnittes.

8. Vorrichtung zum Erfassen der Daten eines redundanten Schalt­ kreises durch Verarbeiten elektronischer Daten, die zum Entwurf eines Logikschaltkreises gehören, der den redundanten Schaltkreis enthält, mit einer Testdaten-Erzeugereinrichtung zum Erzeugen vor­ bestimmter Testdaten,
einer Logiksimulations-Ausführungseinrichtung zum Ausführen der Simulation einer logischen Operation des Logikschaltkreisentwurfes unter Verwendung der Testdaten, um erste Ausgangsdaten auszugeben, die das Ergebnis der Simulation angeben,
einer Auswahleinrichtung zum Auswählen eines internen Knotens im Logikschaltkreisentwurf,
einer Einstelleinrichtung zum Einstellen eines Pseudofehlers im ausgewählten internen Knoten,
wobei die Logiksimulations-Ausführungseinrichtung eine Simulation einer logischen Operation des Logikschaltkreisentwurfsabschnitts, der den Pseudofehler enthält, unter Verwendung der Testdaten aus­ führt, um zweite Ausgangsdaten auszugeben, die das Ergebnis der Simulation angeben, und
einer Vergleichereinrichtung zum Vergleichen der ersten mit den zweiten Ausgangsdaten,
wobei die Daten des Redundanzschaltkreises von der Vergleicherein­ richtung abhängig sind, um als Daten ausgegeben zu werden, die angeben, daß der redundante Schaltkreis mit dem ausgewählten internen Knoten verbunden ist.

9. Erfassungsvorrichtung nach Anspruch 8, gekennzeichnet durch eine Indikationseinrichtung, die von der Vergleichereinrichtung abhängig ist, um den redundanten Schaltkreis anzugeben, der mit dem ausgewählten internen Knoten verbunden ist.

10. Erfassungsvorrichtung nach Anspruch 8, gekennzeichnet durch eine Löscheinrichtung, die von der Vergleichereinrichtung abhängig ist und dazu dient, den redundanten Schaltkreis zu löschen, der mit dem ausgewählten internen Knoten verbunden ist.