DE102005046588B4

DE102005046588B4 - Vorrichtung und Verfahren zum Test und zur Diagnose digitaler Schaltungen

Info

Publication number: DE102005046588B4
Application number: DE102005046588.9A
Authority: DE
Inventors: Dipl.-Ing. Leininger Andreas; Michael Goessel
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-09-28
Filing date: 2005-09-28
Publication date: 2016-09-22
Anticipated expiration: 2025-09-29
Also published as: DE102005046588A1; US8312332B2; US20070168814A1

Abstract

Testvorrichtung für eine zu testende elektrische Schaltung, wobei die Testvorrichtung folgende Merkmale aufweist: – einen Test-Eingangssignal-Generator (51), der ein Test-Eingangssignal der Wortbreite N erzeugt, – Anschlüsse zum Anschluss an Eingänge und Ausgänge einer zu testenden elektrischen Schaltung (52), wobei die zu testende elektrische Schaltung (52) N digitale Testeingänge und M digitale Testausgänge aufweist, und wobei die Anschlüsse für die Testeingänge an das Test-Eingangssignal angeschlossen sind und wobei die zu testende elektrische Schaltung (52) so angesteuert wird, dass sie an ihren Testausgängen als Testantwort Daten mit einem Makrotakt der Periodenlänge L ausgibt, – und einen Kompaktor (53) mit M Eingängen, der an die Anschlüsse für die Testausgänge der zu testenden elektrischen Schaltung (52) angeschlossen ist, dadurch gekennzeichnet, dass der Kompaktor (53) mit einem Mikrotakt t der Periodenlänge l getaktet ist, die Testantwort kompaktiert und die kompaktierte Testantwort als Datenwort der Breite m ausgibt, wobei m kleiner als M und die Periodenlänge L mindestens doppelt so groß wie die Periodenlänge l ist, wobei pro Mikrotakt t entweder kein Datum oder weniger als M Daten der an den M Eingängen des Kompaktors anliegenden Daten ausgeblendet werden.

Description

Die Erfindung betrifft eine Vorrichtung und ein Verfahren zum Test und zur Diagnose digitaler Schaltungen.
Aufgrund des wachsenden Integrationsgrads elektrischer Schaltungen und wegen der bei der Fertigung und im laufenden Betrieb auftretenden Fehler wächst auch der Aufwand für den Test und die Diagnose derartiger Schaltungen. Komplexe Schaltungen werden häufig unter Benutzung von Scanpfaden diagnostiziert und getestet. Dabei bilden die Ausgänge der elektrischen Schaltungen auch die Ausgänge der Scanpfade. Bei Schaltungen, die viele Ausgänge aufweisen, gibt es üblicherweise im Test entsprechend viele Ausgangsdaten, die bearbeitet werden müssen. Dies dauert lange und benötigt viel Speicherplatz.
In der DE 103 38 922 werden Test- oder Diagnosewerte der Wortbreite N in eine zu testende oder zu diagnostizierende Schaltung eingegeben. Die zu testende oder zu diagnostizierende Schaltung gibt eine Testantwort der Wortbreite M aus, die ein Kompaktor zu Testausgangsdaten der Wortbreite m kompaktiert. Dabei ist m kleiner als M. Für Kompaktoren werden spezielle lineare Automaten wie Multi-Input Shiftregister (MISHR) oder Multi-Input Linear Feedback Shift Register (MILFSR) verwendet.
Innerhalb von digitalen Schaltungen gibt es Spannungsknoten, deren Spannungspegel unbekannt sind. Diese Spannungspegel werden als unbekannte Werte oder abgekürzt als X-Werte bezeichnet. Unbekannte Werte entstehen z. B. durch nicht initialisierte Register oder hochohmig getriebene Leitungen. Sie führen in der Regel nicht zu einer Fehlfunktion der elektrischen Schaltung.
Beim Kompaktieren von Ausgangsdaten, die von diesen unbekannten Werten beeinflusst werden, stellt sich allerdings das Problem, dass diese Ausgangsdaten nicht zur Bewertung der Schaltung verwendet werden können. Die oben genannte DE 103 38 922 löst dies, indem ein Multiplexer im Kompaktor so eingestellt wird, dass unbekannte Werte durch bekannte Werte ersetzt werden. Dies erhöht allerdings den Steuerungs- und Berechnungsaufwand für den Kompaktor.
In ”Diagnosis of Scan-Chains by Use of Configurable Signature Registers and Error Correcting Codes”, Proceedings DATE 2004, S. 1302–1307 von A. Leininger, M. Goessel und P. Muhmenthaler wird beschrieben, wie in verschiedenen aufeinander folgenden Durchläufen Steuersignale für einen Kompaktor verwendet werden können, sodass an dem Ausgang des Kompaktors jeweils die Syndromwerte eines fehlerkorrigierenden Kodes ausgegeben werden. Damit können fehlerhafte Scan-Zellen lokalisiert werden.
Die US 6,510,398 , die US 5,930,270 und die US 20040230884 und die WO 01/38889 zeigen weitere Testverfahren mit Kompaktoren.
In ”Selbsttest digitaler Schaltungen” von M. Gerner at al. Oldenbourg, 1990, Seiten 120–124, 131–135, 140–151, ISBN 3-486-21765-8 wird die Testantwortauswertung mittels eines Kompaktors gezeigt. Dabei gibt es eine räumliche und zeitliche Kompaktierung sowie deren Kombination. Die Signaturanalyse kann seriell oder parallel erfolgen.
In ”Signature Analysis for Identifying Failing Vectors” von M. Gössel et al., 15. Workshop der GI/ITG/GMM ”Testmethoden und zuverlässigkeit von Schaltungen und Systemen”, Bremen, 2003, Seiten 51–54 wird gezeigt, wie mit einem MISR ein einzelner fehlerhafter Testoutput mit einer getesteten Schaltung identifiziert werden kann.
In einem ersten Testdurchlauf werden die Testoutput-Vektoren in einem MISR zu einer Signatur akkumuliert. Ist die Signatur korrekt, so wird angenommen, dass kein Fehler vorliegt. Ist die Signatur fehlerhaft, so wird ein zweiter Durchlauf durchgeführt. In diesem zweiten Durchlauf wird jeder Testvektor zweimal hintereinander in die zu testende Schaltung eingegeben und jeder zweite Testoutput-Vektor wird vollständig zu 0 maskiert. Die unmaskierten Testoutput-Vektoren und die 0-Vektoren werden nun in dem gleichen MISR zu einer zweiten Signatur akkumuliert. Liegt genau ein fehlerhafter Testoutput-Vektor vor, dann kann man aus der ersten und der zweiten Signatur des MISR den fehlerhaften Testoutput-Vektor berechnen. In der zitierten Arbeit ist darauf hingewiesen, dass man den zweiten Testdurchlauf auch so realisieren kann, dass man in diesem zweiten Durchlauf das MISR doppelt so schnell laufen lässt wie die Eingabe der Testvektoren und die Ausgabe der Testoutput-Vektoren. In jedem zweiten Takt des nun schneller getakteten MISRs ist der Testoutput-Vektor komplett zu 0 zu maskieren. Nachteilig ist hier, dass keine X-Werte in den Testoutput-Vektoren auftreten dürfen, da diese die Signaturen in unvorhersagbarer Weise verändern würden, ohne dass ein Fehler in der zu testenden Schaltung vorliegt.
Ebenfalls nachteilig ist, dass zum Erkennen einer fehlerhaften zu testenden Schaltung stets der vollständige erste Testdurchlauf erfolgen muss, um die Signatur zu bestimmen, auch wenn der erste Fehler schon in den ersten Takten des Testes auftritt.
Weiterhin ist hier nachteilig, dass zur Diagnose beide Testdurchläufe aufeinanderfolgend erfolgen müssen, was aufwendig ist, und dass nur dann ein Fehler diagnostiziert werden kann, wenn kein weiterer fehlerhafter Testoutput-Vektor und gar keine X-Werte während des Testes auftreten.
Es ist Aufgabe der Erfindung, eine Testvorrichtung mit einem Kompaktor bereitzustellen, der es auch mit wenig Steueraufwand ermöglicht, aus Testantworten einer elektrischen Schaltung Fehler zu lokalisieren. Es ist ferner Aufgabe der Erfindung, ein dazugehöriges Verfahren zum Test und zur Diagnose von elektrischen Schaltungen bereitzustellen.
Die Aufgabe wird durch den Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen ergeben sich aus den jeweiligen Unteransprüchen.
Erfindungsgemäß wird eine Testvorrichtung für eine zu testende elektrische Schaltung bereitgestellt. Sie enthält einen Test-Eingangssignal-Generator, der ein Test-Eingangssignal der Wortbreite N erzeugt. Test-Eingangssignale werden auch als Test-Input bezeichnet. Der Test-Eingangssignal-Generator kann durch einen Tester realisiert werden, kann aber auch aus einem Speicher für die Signaldaten bestehen und auch durch einen Test-Eingangssignal-Generator auf einem zu testenden Chip, der die elektrische Schaltung aufweist, realisiert sein. Unter Test-Eingangssignal-Generator können allerdings auch elektrische Leitungen, die an die Anschlüsse zum Anschluss an die Eingänge der zu testenden elektrischen Schaltung angeschlossen sind, verstanden werden, falls über diese Leitungen Test-Eingangssignale geführt werden.
Ferner enthält die Testvorrichtung Anschlüsse zum Anschluss an Eingänge und Ausgänge einer zu testenden elektrischen Schaltung. Hierbei wird auch eine zu diagnostizierende elektrische Schaltung als zu testende elektrische Schaltung bezeichnet.
Bei einem Test wird festgestellt, ob eine elektrische Schaltung bestimmte Testanforderungen erfüllt. Bei einer Diagnose wird untersucht, worauf Fehler in der elektrischen Schaltung zurückzuführen sind, indem beispielsweise die fehlerhafte Scanzelle lokalisiert wird.
Die zu testende elektrische Schaltung weist N digitale Testeingänge und M digitale Testausgänge auf. Die Anschlüsse für die Testeingänge sind an das Test-Eingangssignal angeschlossen. Die zu testende elektrische Schaltung wird so angesteuert, dass sie an ihren Testausgängen als Testantwort Daten mit einem Makrotakt T ausgibt. Die Länge L des Makrotakts T bezeichnet den zeitlichen Abstand zwischen gleichartigen aufeinanderfolgenden, beispielsweise steigenden, Flanken des Makrotakts T.
Die Testvorrichtung weist weiterhin einen Kompaktor auf. Der Kompaktor hat mindestens M Eingänge, die an die Anschlüsse für die Testausgänge der zu testenden Schaltung angeschlossen sind und ausgewertet werden.
Der Kompaktor kompaktiert die Testantwort mit einem Mikrotakt t, der die Länge l hat. Er gibt Datenwörter der Breite m aus. Die Breite m ist stets kleiner als die Anzahl M der digitalen Testausgänge. Die Länge L des Mikrotakts ist mindestens doppelt so groß wie die Länge l. Anders ausgedrückt wird k zu k ≥ 2 gewählt, wobei k durch kl ≤ L definiert ist. Das Verhältnis von L zu l braucht nicht ganzzahlig zu sein, es sind auch Verhältnisse von bspw. 2,5 vorstellbar.
Dadurch, dass der Kompaktor mit dem schnelleren Mikrotakt t arbeitet, stehen zur Auswertung mehr Ergebniswerte zur Verfügung. Diese zusätzlichen Ergebniswerte können dazu verwendet werden, Fehler zu spezifizieren, die bisher von unbekannten Werten verdeckt wurden. Erneute Testdurchläufe, die einen hohen Steuerungsaufwand benötigen, werden dadurch vermieden. Dies verringert die Gesamtdauer für den Test und erhöht den Durchsatz.
Das erfindungsgemäße Testverfahren bietet gegenüber dem Stand der Technik noch weitere Vorteile.
Im Stand der Technik muss zur Diagnose der Test k-mal wiederholt werden, wobei k = Clog2(N) die Anzahl der Kontrollstellen des fehlerkorrigierenden Kodes und C eine relativ kleine Konstante ist. Die Testzeit ist trotz der logarithmischen Datenreduktion relativ hoch. Die Testdaten müssen k mal vom Tester in die zu testende Schaltung mit Scanpfaden eingegeben und ausgeschoben, kompaktiert und ausgewertet werden. Diese Testzeit wird durch die erfindungsgemäße Vorrichtung verringert, da durch den schnelleren Mikrotakt mehr Daten zur Auswertung zur Verfügung stehen.
Ein Fehler mit einer geraden Anzahl von fehlerhaften Scan-Zellen auf einer Diagonalen wird im Testmode beim Stand der Technik nicht erkannt. Ein fehlerhafter Chip wird nicht als fehlerhaft erkannt, wenn er nur gerade Fehler auf seiner Diagonalen aufweist. Diese Aussagen gelten für jede MISHR Architektur. Die Wahrscheinlichkeit, dass ein fehlerhafter Chip nicht als fehlerhaft erkannt wird, ist, wie experimentell untersucht wurde, sehr klein. Zum Erkennen eines fehlerhaften Chips reicht es aus, dass wenigstens auf einer Diagonalen eine ungerade Anzahl von fehlerhaften Scan-Zellen liegt und die meisten fehlerhaften Chips erzeugen Fehler auf einer Vielzahl von Diagonalen.
Die Wahrscheinlichkeit, dass ein spezieller Fehler nicht erkannt wird und dann in weiteren Durchläufen nicht richtig diagnostiziert wird, ist größer. Wird eine besonders hohe Diagnosequalität gewünscht, dann ist es wünschenswert, auch derartige Fehler zu erkennen. Die erfindungsgemäße Testvorrichtung verringert die Wahrscheinlichkeit, dass Fehler nicht entdeckt werden dadurch, dass pro Makrotakt mehrere Diagnonalen berechnet werden.
An den Ausgang des Kompaktors kann eine Auswertevorrichtung angeschlossen werden, die von dem Kompaktor ausgegebene Signale mit Ergebniswerten für eine fehlerfreie Schaltung vergleicht. Die Ergebniswerte für die fehlerfreie Schaltung können bspw. durch Simulationen gewannen werden.
Die Auswertevorrichtung kann durch einen externen Tester, durch Zusatzlogik in der zu testenden elektrischen Schaltung oder durch eine externe Schaltung bspw. als Halbleiterbauelement realisiert werden.
Durch die Kompaktierung der Testantwort brauchen nur wenige Vergleiche mit erwarteten Ergebniswerten durchgeführt zu werden, was den Rechenaufwand verringert. Falls die Auswertevorrichtung nur eine Teilmenge der vom Kompaktor ausgegebenen Signale auswählt, wird der Rechenaufwand zusätzlich vermindert. Für einen Test, bei dem nur festgestellt wird, ob Testanforderungen erfüllt oder nicht erfüllt sind, reicht es aus, dass nur eine Teilmenge der Signale bewertet wird. Die Auswertevorrichtung kann somit langsamer als der Kompaktor betrieben werden. Dabei können bspw. billigere Tester als Auswertevorrichtung eingesetzt werden.
Vorzugsweise ist der Kompaktor ein linearer Automat. Bei einem solchen lässt sich leicht aus den Ausgangssignalen des Kompaktors auf die fehlerhaften Scan-Zellen rückschließen.
Falls der lineare Automat zeitvariabel ist, kann bei Vorliegen bestimmter Fehler der Automat verändert werden, um den Fehler zu lokalisieren.
In einer Ausführungsform der Erfindung vergleicht die Auswertevorrichtung nur solche Ausgangssignale des Kompaktors mit erwarteten Werten, deren Wert nicht durch unbekannte Werte (X-Werte) in der zu testenden elektrischen Schaltung beeinflusst wurde. Dies erfolgt durch Ignorieren der Ausgangssignale mit unbekannten Werten, indem diese Ausgangssignale nicht abgetastet und bewertet werden.
Die nicht ausgewerteten Ausgangswerte des Kompaktors werden in einer weiteren Ausführungsform der Erfindung zwischengespeichert und im Fall, dass ein Fehler aufgetreten ist, in einer nachgeschalteten Schaltung ausgewertet. In nur einem Testdurchgang werden die notwendigen Daten durch den Kompaktor erzeugt und ausgewertet. Die Auswertevorrichtung wählt dazu einen ersten Teil der in den Mikrotakten der Länge t vorn Kompaktor erzeugten kompaktierten Signale aus. Diese ausgewählten kompaktierten Signale oder die in eine Signatur akkumulierten ausgewählten Signale werden mit entsprechenden Signalen oder mit den in einer Signatur akkumulierten entsprechenden Signalen der fehlerfreien zu testenden oder zu diagnostizierenden Schaltung verglichen. Ein weiterer Teil der vom Kompaktor ausgegebenen Werte wird gespeichert. Bei Nichtübereinstimmung der verglichenen Werte werden Fehlersignale für Test und/oder Diagnose gebildet. Das Vorsehen des Zwischenspeichers erspart im Fehlerfall einen erneuten Testdurchlauf und verringert damit die zur Diagnose notwendige Zeit.
Vorzugsweise werden die letzten K kompaktierten Ausgaben y[t] des Kompaktors gespeichert und dann ausgewertet, wenn beim Vergleich der von dem Kompaktor ausgegebenen Werte mit den entsprechenden korrekten erwarteten kompaktierten Werten mindestens ein Fehler aufgetreten ist, wobei K größer gleich 2 ist. Der Vergleich erfolgt zu den Mikrotakten, die von der Auswertevorrichtung bestimmt wurden.
Der Kompaktor kann ein Multi-Input Shiftregister (MISHR) beinhalten. Ein solcher Kompaktor generiert aus einer Vielzahl von Eingangssignalen eine Folge von Ausgabewerten, die eine logische Funktion der Eingabewerte sind. Die Ausgabewerte haben eine geringere Wortbreite als die Eingangssignale.
Durch Verwendung eines Multi-Input Linear Feedback Shiftregisters (MILFSR) können Eingangssignale in eine einzige, nur wenige Bit breite Signatur kompaktiert werden.
Alternativ handelt es sich bei dem Kompaktor um einen Faltungskompaktor (Convolutional Compactor). Ein solcher ist in ”Fault Diagnosis in designs with convolutional compactors” von G. Mrugalski, A. Pogiel, Rajski, J. Tyszer und C. Wang in Proc. Int. Test Conf., Seiten 498–507, 2004 beschrieben.
Besonders geeignet ist die Testvorrichtung für zu testende elektrische Schaltungen, die Scanpfade aufweisen. Zumindest ein Scanpfad ist dabei zwischen den Testeingängen und den Testausgängen angebracht. Das Einschieben von Testeingangssignalen in die Scanpfade geschieht in der Regel mit einem langsamen Takt, da die elektrische Schaltung nicht auf Geschwindigkeit bezüglich der Scanpfade optimiert ist. Die in die Scanpfade eingeschobenen Werte werden auf den kombinatorischen Schaltungsteil angewandt und die Testantworten werden in den Scanzellen gespeichert. Anschließend werden die in den Scanzellen gespeicherten Werte wieder mit einem langsamen Takt ausgeschoben. Der Kompaktor arbeitet erfindungsgemäß vorteilhafterweise in einem schnelleren Mikrotakt. Er nutzt dabei die Zeit, die durch den langsamen Makrotakt zum Ausschieben der Testantwort aus dem Scanpfad bestimmt ist, in einem schnelleren Mikrotakt zu mehreren Kompaktionsschritten.
Durch ein wenigstens teilweises Vorsehen der Auswertevorrichtung auf einem Chip, der die zu testende elektrische Schaltung enthält, kann die Auswertevorrichtung bei sehr geringem Flächenverbrauch realisiert werden. Zudem wird der Aufwand für die externen Anschlüsse eingespart.
Alternativ wird die Auswertevorrichtung wenigstens teilweise durch einen externen Tester realisiert. Externe Tester können sehr variabel programmiert werden, sodass eine Vielzahl von Funktionen zur Verfügung steht.
Die Auswertevorrichtung kann allerdings auch teilweise durch einen Tester und teilweise auf dem Chip realisiert werden.
Die Erfindung betrifft auch ein Verfahren zum Testen und zur Diagnose einer elektrischen Schaltung. In einem Schritt a) wird ein Testeingangssignal, das eine Wortbreite N hat, erzeugt. Mit diesem Testeingangssignal wird in einem Schritt b) eine zu testende elektrische Schaltung beaufschlagt. Die Schritte a) und b) können auch gleichzeitig durchgeführt werden. Die zu testende elektrische Schaltung wird in einem Testmodus betrieben, in dem die elektrische Schaltung an ihren Testausgängen als Testantwort Datenwörter, die eine Wortbreite M haben, ausgibt. Die Ausgabe erfolgt in einem Makrotakt T der Länge L. Die Länge L gibt eine Zeitdauer an. Dies bedeutet, dass nach einer Zeit L ein neues Datenwort ausgegeben wird. Die Testantwort wird in einem Schritt c) zu m Signalen kompaktiert, wobei m kleiner als M ist. Das Kompaktieren erfolgt mit einer Mikrotaktrate t. Die Länge l der Mikrotaktrate t ist höchstens halb so groß wie die Länge L.
Das erfindungsgemäße Verfahren erlaubt eine Auswertung von Testantworten, die bei einer Kompaktierung mit dem Makrotakt T nicht ausgewertet werden könnten, weil unbekannte Werte die Auswertung verhindern. Außerdem kann die Auswertung der kompaktierten Daten schneller erfolgen, was die Gesamtzeit für das Testen verringert.
In einem auf Schritt c) folgenden Schritt d) werden in einer Ausführungsform des Verfahrens die kompaktierten Ausgangssignale mit erwarteten Werten verglichen. Anhand dieses Vergleichs wird festgestellt, ob Fehler in der zu testenden Schaltung vorliegen.
Das vorgeschlagene Verfahren verbessert den Test und die Diagnose vor allem von Schaltungen mit einer sehr großen Zahl von digitalen Signalausgängen, insbesondere mit sehr vielen Testdatenausgängen, die oftmals Ausgänge von Scan-Ketten sind. Praktisch handelt es sich dabei um ca. 1000 Scan-Ketten.
Der Vergleich in der Auswertevorrichtung kann mit einem Takt, dessen Länge größer als die Länge l des Mikrotakts ist, erfolgen. Dies wird durchgeführt, wenn die kompaktierten Signale für einen spezifischen Test redundante Informationen beinhalten. Bspw. ist das der Fall, wenn nur getestet wird, ob Ausfälle vorliegen und die genaue Lokalisation der Fehler für den Test nicht interessiert. Der Vergleich mit lediglich ausgewählten kompaktierten Signalen verringert den erforderlichen Schaltungs- und Steuerungsaufwand.
Die Auswertevorrichtung kann so ausgebildet sein, dass sie nur diejenigen Ausgangssignale des Kompaktors bewertet, die nicht durch unbekannte Werte (X-Werte) in der zu testenden elektrischen Schaltung beeinflusst wurden. Es wird der Aufwand für die Auswertung verringert, indem die Ausgangssignale, deren Werte keine Auskünfte über eventuelle Fehler geben, ignoriert werden.
In einer bevorzugten Ausführungsform des Verfahrens werden Ausgangssignale des Kompaktors, die nicht mit erwarteten Werten verglichen werden, gespeichert. Anschließend wird überprüft, ob ein Fehler bei dem Vergleich aufgetreten ist. Falls Fehler aufgetreten sind, werden in einem weiteren Schritt die gespeicherten Werte zur Berechnung der Fehlerursache verwendet. Dieses Verfahren erlaubt das Auffinden der Fehlerursache mit nur einem geringen Zusatzaufwand an Testzeit.
Die Erfindung betrifft auch ein in einer Testvorrichtung ablaufendes Computerprogramm zum Ausführen eines Verfahrens zum Testen einer elektrischen Schaltung, das so ausgebildet ist, dass die vorhergehenden Verfahrensschritte ausführbar sind. Das Computerprogramm enthält beispielsweise Anweisungen zum Ansteuern des Test-Eingangssignalgenerators, der Steuer- oder Takteingänge des Kompaktors oder der Auswertevorrichtung. Das Computerprogramm kann auf einem Speichermedium, insbesondere in einem Computerspeicher oder in einem Direktzugriffsspeicher, enthalten sein oder auf einem elektrischen Trägersignal übertragen werden. Dadurch wird auch ein solcher Datenträger mit einem erfindungsgemäßen Computerprogramm zu einer Erfindung.
Selbstverständlich umfasst die Erfindung auch ein Verfahren, bei dem ein erfindungsgemäßes Computerprogramm aus einem elektronischen Datennetz wie bspw. aus dem Internet auf einen an das Datennetz angeschlossenen Computer heruntergeladen wird.
Die Erfindung betrifft auch ein Verfahren zum Entwurf einer Schaltung für eine Testvorrichtung. Dabei wird zunächst ein Kompaktor generiert. Ein Makrotakt und ein Mikrotakt werden synchronisiert erzeugt. Dabei kann der Makrotakt aus dem Mikrotakt oder der Mikrotakt aus dem Makrotakt oder beide aus einem dritten Takt cl abgeleitet werden. Der Kompaktor empfängt an seinen Eingängen Testantworten im Makrotakt T der Länge L und verarbeitet sie im Mikrotakt t der Länge l, wobei L mindestens doppelt so groß wie l ist.
Die Erfindung ist in den Zeichnungen anhand von Ausführungsbeispielen näher veranschaulicht.
1 zeigt eine erfindungsgemäße Testvorrichtung;
2 zeigt Einzelheiten der erfindungsgemäßen Testvorrichtung nach 1;
3A veranschaulicht die Funktionsweise der Testvorrichtung nach 2;
3B zeigt eine Testvorrichtung, bei der der Kompaktor langsamer getaktet wird, als in der erfindungsgemäßen Testvorrichtung nach 3A;
4 zeigt eine andere Ausführungsform der erfindungsgemäßen Testvorrichtung mit einem zeitvarianten Automaten als Kompaktor;
5 zeigt eine weitere Ausführungsform der erfindungsgemäßen Testvorrichtung;
6 zeigt Ausschnitte aus einer erfindungsgemäßen Testvorrichtung mit einer Auswertevorrichtung;
7 zeigt Details der Auswertevorrichtung aus 6;
8 zeigt eine Testvorrichtung mit einer weiteren Ausführungsform der Auswertevorrichtung.
1 zeigt den prinzipiellen Aufbau einer erfindungsgemäßen Testvorrichtung zum Test und zur Diagnose einer zu testenden oder zu diagnostizierenden Schaltung. Die Testvorrichtung 1 weist einen Test-Eingangssignal-Generator 51, eine zu testende oder zu diagnostizierende Schaltung 52, einen Kompaktor 53 und eine Auswertevorrichtung 54 auf.
Dabei kann der TIG 51 durch einen externen Tester oder durch eine Schaltung auf dem Chip realisiert sein. Vom Test-Eingangssignal-Generator 51 werden die Test-Eingangsignale der Wortbreite N zur Verfügung gestellt und in die zu testende oder zu diagnostizierende Schaltung 52, auch CUT 52 genannt, eingegeben.
Die CUT 52 gibt die Test- und Diagnoseantworten der Wortbreite M im Test- und Diagnosetakt T aus. Der Test- und Diagnosetakt T wird auch als Makrotakt bezeichnet.
Die vom CUT 52 in den Makrotakten T ausgegebenen Test- und Diagnosedaten werden vom Kompaktor 53 in einem schnelleren Mikrotakt t zu einem Signal der Wortbreite m kompaktiert, wobei ein Makrotakt T mindestens 2 Mikrotakte t beinhaltet. m ist dabei kleiner als M.
Die Auswertevorrichtung 54 dient zur Signalauswahl und zum Vergleich. Sie wählt eine Teilmenge von den in den Mikrotakten t vom Kompaktor erzeugten Signalen aus. Die ausgewählten Signale werden gemäß einer ersten Möglichkeit direkt mit den entsprechenden Signalen einer fehlerfreien Schaltung verglichen. In einer zweiten Option werden die ausgewählten Signale in eine Signatur akkumuliert und in der als Signatur akkumulierten Form mit einer entsprechenden Signatur einer fehlerfreien Schaltung verglichen.
Ergeben die Vergleiche Differenzen zwischen den ausgewählten Werten und Werten einer fehlerfreien Schaltung, zeigen diese Differenzen Fehler an und können zur Diagnose fehlerhafter Scan-Zellen ausgewertet werden.
Die Auswertevorrichtung 54 kann in einem externen Tester oder in einem Schaltungsteil auf dem Chip implementiert werden. Möglich ist auch, dass sie teilweise auf dem Chip und teilweise durch einen externen Tester realisiert wird.
Als Kompaktoren 53 werden vorzugsweise verschiedene lineare Automaten wie Lineare Multi-Input Schieberegister mit und ohne Rückkopplung (MISHRs und MILFSRs), definite lineare Automaten ohne Rückkopplung, teilweise in Anlehnung an Faltungskodes als Faltungs-Kompaktoren (engl. Convolutional Compactor) bezeichnet, u. a. verwendet.
2 zeigt eine spezielle Ausgestaltung der Testvorrichtung von 1. Dabei bezeichnet ein Bezugszeichen 6x, wobei x eine Zahl ist, die gleiche Komponente wie ein Bezugszeichen 5x in 1. In den folgenden 3, 4 usw. wird diese Komponente dann mit 7x, 8x usw. bezeichnet.
Die Schaltung von 2 besteht aus einem Test-Eingangssignal-Generator 61, einer zu testenden oder zu diagnostizierenden Schaltung 62, die N Scanpfade S₁ 621, ..., S_N 62N aufweist, einem Kompaktor 63 und einer Auswertevorrichtung 65, die durch einen externen Tester realisiert wird.
Der Einfachheit halber ist hier angenommen, dass alle Scanpfade aus jeweils Lae Scan-Zellen bestehen. Lae ist dabei eine natürliche Zahl. Der Test-Eingangssignal-Generator TIG 61 erzeugt die erforderlichen Test- und Diagnose-Eingangssignale der Wortbreite N, die in Lae Takten T in die N Scanpfade S₁ 621, S₂ 622, ..., S_N 62N eingeschoben werden.
Der Kompakter 63 enthält N Flip-Flops 631, ..., 63N und N – 1 XOR-Gatter 642, ..., 64N. Der Ausgang des Scanpfades S₁ 621 ist in den Eingang des Flip-Flops 631 geführt. In diesem Ausführungsbeispiel gilt, dass die Wortbreite N gleich der Breite der Testantwort M ist und dass der Kompaktor 63 ein Ausgangssignal der Breite m gleich 1 ausgibt.
Für alle i = 2, ..., N ist der Ausgang des Scanpfades S_i mit dem ersten Eingang des XOR-Elementes 64i verbunden, dessen Ausgang wiederum mit dem Eingang des Flip-Flops 63i verbunden ist. Für alle j = 2, ..., N – 1 ist der Ausgang des Flip-Flops 63j mit dem zweiten Eingang des XOR-Elementes 64j + 1 verbunden.
Der Ausgang des Flip-Flops 63N, der das kompaktierte 1-bit breite Signal y[t] führt, ist der Ausgang des Kompaktors 63. Dieser Ausgang wird in die Auswertevorrichtung 65 geführt. In dieser Auswertevorrichtung 65 wird das kompaktierte Signal y[t] in ausgewählten Mikrotakten t mit den korrekten erwarteten, etwa durch Simulation bestimmten Werten y[t, ko] verglichen.
Der Test-Eingangssignal-Generator TIG 61 erzeugt die Test-Eingangssignale der Wortbreite N für die zu testende oder zu diagnostizierende Schaltung CUT 62, die eine Schaltung mit N Scanpfaden S₁ 621, ..., S_N 62N ist. Der TIG 61 erzeugt die Testdaten im Makrotakt der Länge L, die Test-Eingangssignale werden in Makrotakten der Länge L in die Scanpfade ein- und ausgeschoben. Das ist in 2 dadurch veranschaulicht, dass auf den Makrotakt T an den Eingängen und an den Ausgängen der Scanpfade hingewiesen wird. Die in die Scanpfade eingeschobenen Test-Eingangssignale werden auf den kombinatorischen Schaltungsteil der zu testenden oder zu diagnostizierenden Schaltung CUT oftmals im Systemtakt angewendet, und die in den Scan-Zellen gespeicherten Testantworten werden in Makrotakten ausgeschoben, während die nachfolgenden Test-Eingangssignale ebenfalls in Makrotakten T eingeschoben werden. Für die Arbeitsweise der Scan-Zellen in den Scanpfaden kann somit oftmals kein einheitlicher Takt angegeben werden.
Die von dem kombinatorischen Schaltungsteil ausgegebenen Testantworten, auch Testresponses genannt, werden in den Speicherzellen der Scanpfade S₁ 621, ..., S_N 62N gespeichert. Die Speicherzellen der Scan-Ketten enthalten zum Beispiel Flip-Flops.
Aus den Scanpfaden werden nun die gespeicherten Testanworten in Lae Takten T ausgeschoben, während gleichzeitig die neuen Testeingangssignale vom Test-Eingangssignal-Generator TIG 21 erzeugt und in die Scanpfade S₁ 621, ..., S_N 62N eingeschoben werden. Der kombinatorische Schaltungsteil des CUT 62 ist in 2 nicht eingezeichnet.
Die ausgeschobenen Testantworten werden in einem linearen Kompaktor zu einer Signatur kompaktiert, die hier aus den vom MISHR ausgegebenen Werten y[1], y[2] usw. besteht. Eine fehlerhafte Signatur zeigt einen Fehler in der Schaltung an.
Der Kompaktor 63 ist ein MISHR (Multi Input Shift Register) aus N Speicherelementen. Dieser MISHR arbeitet im Mikrotakt t und gibt an seinem Ausgang 64 in jedem Mikrotakt t ein kompaktiertes Signal y[t] aus. Die Auswertevorrichtung 65 wählt zu bestimmten Zeitpunkten kompaktierte Signalwerte y[t] aus und vergleicht diese ausgewählten Signalwerte mit den entsprechenden korrekten Signalwerten y[t, ko] einer korrekten zu testenden und zu diagnostizierenden Schaltung.
Die Auswertevorrichtung 65 ist hier durch einen externen Tester realisiert. Der Tester 65 stellt für ausgewählte Mikrotakte t korrekte Vergleichssignale y[t, ko] bereit und vergleicht sie in den ausgewählten Mikrotakten mit dem entsprechenden, vom Tester ausgegebenen kompaktierten Signal.
Zur Veranschaulichung der Arbeitsweise und der Vorteile der erfindungsgemäßen Schaltung von 2 ist in 3A ein Ausschnitt aus einer zu testenden oder zu diagnostizierenden Schaltung mit 6 Scanpfaden S₁ 721, ..., S₆ 726 mit dem nachgeschalteten Kompaktor 73 dargestellt. Die Scanpfade von 3A geben wie in 2 in jedem Makrotakt T jeweils einen Wert aus.
Der Kompaktor 73 ist folgendermaßen aufgebaut. Der Ausgang des Scanpfades S₁ 721 ist in den Eingang des Flip-Flops 731 geführt. Für i = 2, ..., 6 ist der Ausgang des Scanpfades S_i 72i mit dem ersten Eingang des XOR-Elementes 74i verbunden, dessen Ausgang mit dem Eingang des Flip-Flops 73i verbunden ist. Für j = 2, ..., 5 ist der Ausgang des Flip-Flops 73j mit dem zweiten Eingang des XOR-Elementes 74j + 1 verbunden. Der Ausgang des Flip-Flops 736, der das kompaktierte Signal y[t] führt, ist der Ausgang des Kompaktors. Dieser Ausgang wird in eine Auswertevorrichtung geführt, die y[t] in ausgewählten Mikrotakten t mit den korrekten erwarteten, etwa durch Simulation bestimmten, Werten vergleicht.
Der Inhalt des Flip-Flops 73i im Mikrotakt t wird mit z_i(t) und der von Scanpfad 72i in Mikrotakt t ausgegebene Wert wird mit S_i(t) bezeichnet; dann gilt z₁(t + 1) = S₁(t) z_i(t + 1) = z_i-1(t) ⊕ S_i(t) für i = 2, ..., 6 y[t] = z₆(t)
Man erkennt, dass der Kompaktor 73 ein linearer Automat der allgemeinen Form z[t + 1] = Az[t] ⊕ BS[t] y[t] = Cz[t] ⊕ DS[t] mit
B = (1, 1, 1, 1, 1, 1),
C = (0, 0, 0, 0, 0, 1),
D = 0
z(t) = [z₁(t), ..., z₆(t)] und
S(t) = [S₁(t), ..., S₆(t)], wobei z(t) und S(t) Spaltenvektoren sind.
Der Kompaktor 73 arbeitet in einem Mikrotakt t der Länge l, wobei jeweils 4 Mikrotakte t einem Makrotakt T entsprechen. So besteht der Makrotakt 1 aus den Mikrotakten 1, 2, 3, 4, der Makrotakt 2 aus den Mikrotakten 5, 6, 7, 8, der Makrotakt 3 aus den Mikrotakten 9, 10, 11, 12, usw.
In den aufeinander folgenden Mikrotakten t = 1, 2, 3, ... ist das kompaktierte Ausgabesignal y[t] des Kompaktors 73 jeweils gleich der XOR-Summe der auf den ”Diagonalen” D_i liegenden, in den Scanpfaden abgelegten Daten. Die Diagonalen D_i sind in 3 in der Spalte D_i eingezeichnet.
Es gilt kl = L mit k = 4, so dass jeweils vier Mikrotakte einem Makrotakt entsprechen. In den Makrotakten T = 1, 2, 3, 4, 5 gibt für i = 1, ..., 6 der Scan-Pad S_i 72i die Werte a_i, b_i, c_i, d_i, e_i aus. Da ein Makrotakt vier Mikrotakte beinhaltet, gibt der Scanpfad S_i in sechzehn Mikrotakten 1, 2, ..., 16, die den vier Makrotakten 1, 2, 3, 4 entsprechen, die Werte a_i, a_i, a_i, a_i, b_i, b_i, b_i, b_i, c_i, c_i, c_i, c_i, d_i, d_i, d_i, d_i, e_i aus.
In 3A ist jeder gespeicherte Wert 4 Mal pro Makrotakt in jeden Scanpfad eingetragen, um zu verdeutlichen, dass jeder aus einem Scanpfad ausgeschobene Wert jeweils für vier Mikrotakte zur Verfügung steht.
Für die Ausgabesignale y[t] des Kompaktors 73 gilt nun in den aufeinander folgenden Mikrotakten
D₁: y[1] = a₆
D₂: y[2] = a₅ ⊕ a₆
D₃: y[3] = a₄ ⊕ a₅ ⊕ a₆
D₄: y[4] = a₃ ⊕ a₄ ⊕ a₅ ⊕ a₆
D₅: y[5] = a₂ ⊕ a₃ ⊕ a₄ ⊕ a₅ ⊕ b₆
D₆: y[6] = a₁ ⊕ a₂ ⊕ a₃ ⊕ a₄ ⊕ b₅ ⊕ b₆
D₇: y[7] = a₁ ⊕ a₂ ⊕ a₃ ⊕ a₄ ⊕ b₅ ⊕ b₆
D₈: y[8] = a₁ ⊕ a₂ ⊕ b₃ ⊕ b₄ ⊕ b₅ ⊕ b₆
D₉: y[9] = a₁ ⊕ b₂ ⊕ b₃ ⊕ b₄ ⊕ b₅ ⊕ c₆
D₁₀: y[10] = b₁ ⊕ b₂ ⊕ b₃ ⊕ b₄ ⊕ c₅ ⊕ c₆
D₁₁: y[11] = b₁ ⊕ b₂ ⊕ b₃ ⊕ c₄ ⊕ c₅ ⊕ c₆
D₁₂: y[12] = b₁ ⊕ b₂ ⊕ c₃ ⊕ c₄ ⊕ c₅ ⊕ c₆
D₁₃: y[13] = b₁ ⊕ c₂ ⊕ c₃ ⊕ c₄ ⊕ c₅ ⊕ d₆
D₁₄: y[14] = c₁ ⊕ c₂ ⊕ c₃ ⊕ c₄ ⊕ d₅ ⊕ d₆
D₁₅: y[15] = c₁ ⊕ c₂ ⊕ c₃ ⊕ c₄ ⊕ d₅ ⊕ d₆
D₁₆: y[16] = c₁ ⊕ c₂ ⊕ c₃ ⊕ d₄ ⊕ d₅ ⊕ d₆.
Überraschenderweise ergibt sich nun durch die schnellere Arbeitsweise des Kompaktors 73 im Mikrotakt t und durch die Möglichkeit der Auswahl derjenigen Mikrotakte durch den Tester, in denen der vom Kompaktor ausgegebene kompaktierte Wert y[t] mit einem von Tester bereitgestellten korrekten Vergleichswert y[t, ko] verglichen wird, eine erhebliche Verbesserung bei der Behandlung von X-Werten im Vergleich zu dem Fall, dass der Tester und die Ausgabe der Testantwort im gleichen Makrotakt T durchgeführt werden.
In elektrischen Schaltungen treten häufig im Test oder bei der Diagnose unbestimmte Werte auf, die auch als X-Werte bezeichnet werden. Unbestimmte Werte treten beispielsweise infolge von nicht initialisierten Flip-Flops, bei bestimmten Konstellationen in Tri-State Buffern u. a. auf. Tritt ein X-Wert auf, ist die Schaltung nicht fehlerhaft und sie soll auch nicht als fehlerhaft erkannt und ausgesondert werden. Es ist bekannt, zu welchem Zeitpunkt in welchem Scanpfad bei dem angewandten Test ein unbestimmter Wert, ein X-Wert, auftritt.
Es wird angenommen, dass der Wert b₂ im Scanpfad S₂ unbestimmt ist, d. h. dass b₂ = X gilt.
Dann können y[9], y[10], y[11] und y[12] nicht zur Fehlererkennung verwendet werden, da die entsprechenden XOR-Summen der Speicherinhalte der Diagonalen D₃, D₁₀, D₁₁ und D₁₂ den unbestimmten Wert b₂ = X enthalten.
So gilt z. B. y[9] = a₁ ⊕ X ⊕ b₃ ⊕ b₄ ⊕ b₅ ⊕ c₆ und ein eventueller Fehler in den Werten a₁, b₃, b₄, b₅, c₆ kann anhand von y[9] nicht erkannt werden.
Ein eventueller Fehler in den Werten a₁, b₃, b₄ und b₅ und zusätzlich in a₂ und b₆ kann aber anhand von y[8] = a₁ ⊕ a₂ ⊕ b₃ ⊕ b₄ ⊕ b₅ ⊕ b₆ erkannt werden, so dass der Tester y[8] zum Vergleich mit y[8, ko] auswählt.
Entsprechend kann wegen y[12] = b₁ ⊕ b₂ ⊕ c₃ ⊕ c₄ ⊕ d₅ ⊕ c₆ ein einzelner Fehler in den Werten b₁, c₃, c₄, c₅, c₆ nicht anhand von y[12] erkannt werden. Aber durch Vergleich von y[13] mit y[13, ko] kann anhand von y[13] = b₁ ⊕ c₂ ⊕ c₃ ⊕ c₄ ⊕ d₅ ⊕ d₆ ein einzelner Fehler in b₁, c₃, c₄ oder c₅ erkannt werden, so dass der Tester y[13] zum Vergleich mit y[13, ko] auswählen wird.
Einzig der Fehler, der c₆ zu c ₆ stört, kann nicht erkannt werden, wenn b₂ = X gilt. Die Möglichkeiten der Fehlererkennung für fehlerhafte Speicherwerte sind durch die schnellere Taktung und die Auswahl der entsprechenden zu vergleichenden Ausgaben des Kompaktors durch den Tester in unerwarteter Weise verbessert.
Der Vergleich mit einer Bewertung zu Zeitpunkten, die voneinander den zeitlichen Abstand L, der Länge des Makrotakts T, haben, verdeutlicht dies.
3B zeigt einen Kompaktor, bei dem sowohl die Scanpfade als auch der Kompaktor in einem Makrotakt T betrieben werden. Dazu sind in den Scanpfaden 721, 722, ... 726 des CUT 72 die Inhalte der Scanpfade zu den Makrotakten T 1 bis 8 eingezeichnet. Der Kompaktor 73 wird ebenfalls im Maktrotakt T betrieben, was nachteilig ist. Die kompaktierten Daten y [Tg] zeigen zu den Zeitpunkten T 1 bis 8 die Werte der Diagonalen D_Ti an.
D_T1: y[1] = a₆
D_T2: y[2] = a₅ ⊕ b₆
D_T3: y[3] = a₄ ⊕ b₅ ⊕ c₆
D_T4: y[4] = a₃ ⊕ b₄ ⊕ c₅ ⊕ d₆
D_T5: y[5] = a₂ ⊕ b₃ ⊕ c₄ ⊕ d₅ ⊕ e₆
D_T6: y[6] = a₁ ⊕ b₂ ⊕ c₃ ⊕ d₄ ⊕ e₅ ⊕ f₆
D_T7: y[7] = b₁ ⊕ c₂ ⊕ d₃ ⊕ e₄ ⊕ f₅ ⊕ g₆
D_T8: y[8] = c₁ ⊕ d₂ ⊕ e₃ ⊕ f₄ ⊕ g₅ ⊕ h₆
⋮
Ist nun z. B. der Wert c₃ so gestört, dass er das invertierte Signal c ₃ enthält, wird dieser Fehler daran erkannt, dass y[6] = a₁ ⊕ b₂ ⊕ c ₃ ⊕ d₄ ⊕ e₅ ⊕ f₆ ≠ y[6, ko] = a₁ ⊕ b₂ ⊕ c₃ ⊕ d₄ ⊕ e₅ ⊕ f₆ ist.
Beispielsweise sei nun der Wert b₂ ein unbestimmter Wert X. Dann gilt y[6] = a₁ ⊕ (b₂ = X) ⊕ c₃ ⊕ d₄ ⊕ e₅ ⊕ f₆ und da der Wert b₂ = X unbestimmt entweder 0 oder 1 ist, ist auch y[6] unbestimmt. Alle 5 auf der Diagonalen D_T6 liegenden Speicherzellen der Scanpfade S₁ 721, S₃ 723, S₄ 724, S₅ 725, S₆ 726, die die Werte a₁, c₃, d₄, e₅, f₆ führen, können dann nicht mehr als fehlerhaft erkannt werden, was nachteilig ist. Dies gilt selbst dann, wenn nur Einzelfehler erkannt werden sollen.
4 zeigt zu der weiteren Veranschaulichung der Erfindung eine Testvorrichtung mit acht Scanpfaden 821, ..., 828 und einem Kompaktor 83. Der Kompaktor 83 ist aus 7 Flip-Flops 831, ..., 837, 8 gesteuerten UND-Gattern 851, ..., 858 und 7 XOR-Gattern 842, ..., 848 aufgebaut.
Der Ausgang des Scanpfades S₁ 821 ist in den ersten Eingang des UND-Gatters 851 geführt, an dessen zweitem Eingang das Steuersignal v₁ anliegt und dessen Ausgang in den Dateneingang des Flip-Flops 831 geführt ist.
Für i = 2, ..., 7 ist der Ausgang des Scanpfades 82i in den ersten Eingang des UND-Gatters 85i geführt, an dessen zweitem Eingang das Steuersignal v_i anliegt. Der Ausgang des UND-Gatters 85i ist mit dem ersten Eingang des XOR-Gatters 85i verbunden. Dessen zweiter Eingang ist mit dem Ausgang des Flip-Flops 83(i – 1) verbunden. Der Ausgang des XOR-Gatters 84i ist in den Dateneingang des Flip-Flops 84i geführt.
Die ausgeschobenen Test-Antworten werden in den Kompaktor 83 eingegeben und verarbeitet. Der Kompaktor 83 besteht aus einem MILFSR, dessen Eingänge über gesteuerte UND-Gatter 851, ..., 85N mit den jeweiligen Steuersignalen v₁, ..., V_N geführt sind.
Der Ausgang des Scanpfades S₈ 828 ist in den ersten Eingang des UND-Gatters 858 geführt, an dessen zweitem Eingang das Steuersignal v₈ anliegt. Der Ausgang des UND-Gatters 858 ist in den ersten Eingang des XOR-Gatters 848 geführt, an dessen zweitem Eingang der Ausgang des Flip-Flops 837 anliegt. Der Ausgang des XOR-Gatters 848 ist mit dem Ausgang des Kompaktors verbunden, der das kompaktierte Ausgangssignal y[t] trägt.
Werden für i = 1, ..., 8 der Inhalt des Flip-Flops 83i zum Zeitpunkt t mit z_i(t) und der vom Scanpfad 82i ausgegebene Wert mit S_i(t) bezeichnet, dann gilt z₁(t + 1) = c₁(t)S₁(t) z_i(t + 1) = c_i(t + 1) ⊕ z_i-1 für i = 2, ..., 7 y[t] = z₁(t) ⊕ c₈(t).
Man erkennt, dass der Kompaktor 83 ein linearer zeitvariabler Automat der allgemeinen Form z[t + 1] = Az[t] ⊕ B(t)S[t] y[t] = Cz[t] ⊕ D(t)S[t] mit
B(t) = (c₁(t), c₂(t), c₃(t), c₄(t), c₅(t), c₆(t), c₇(t)),
C = (0, 0, 0, 0, 0, 0, 1),
D(t) = (0, 0, 0, 0, 0, 0, 0, c₇(t)),
z(t) = [z₁(t), ..., z₇(t)] und
S(t) = [s₁(t), ..., S₇(t)] ist, wobei z(t) und S(t) Spaltenvektoren sind.
Die Matrizen B(t) und D(t) sind zeitabhänge Matrizen. Deshalb ist auch der lineare Automat zeitabhängig.
Es gilt kl = L mit k = 3, so dass jeweils drei Mikrotakte einem Makrotakt entsprechen. In den Makrotakten T = 1, 2, 3, 4 gibt für i = 1, ..., 8 der Scan-Pad S_i die Werte a_i, b_i, c_i, d_i aus. Der Scanpfad S_i gibt in zwölf Mikrotakten 1, 2, ..., 12, die den 4 Makrotakten 1, 2, 3, 4 entsprechen, die Werte a_i, a_i, a_i, b_i, b_i, b_i, c_i, c_i, c_i, d_i, d_i, d_i aus. Das ist in 4 so veranschaulicht, dass jeder gespeicherte Wert 3 Mal in jeden Scanpfad eingetragen ist, um zu verdeutlichen, dass jeder aus einem Scanpfad ausgeschobene Wert jeweils drei Mikrotakte am Ausgang des Scanpfades zur Verfügung steht.
In der Spalte j', j' = 1, ..., 8, von 4 ist der Wert des Steuersignals v_j(t) für den entsprechenden Mikrotakt t angegeben.
Man erkennt, dass für den Output y[t] des Kompaktors 83 unter Berücksichtigung der Werte der Steuersignale von 4 gilt
⋮
D₆: y[6] = a₃ ⊕ a₅ ⊕ b₇ ⊕ b₈
D₇: y[7] = a₂ ⊕ a₃ ⊕ a₄ ⊕ b₇
D₈: y[8] = a₁ ⊕ a₂ ⊕ a₃ ⊕ b₆ ⊕ c₈
D₉: y[9] = a₁ ⊕ a₂ ⊕ b₃ ⊕ b₅ ⊕ c₇ ⊕ c₈
D₁₀: y[10] = a₁ ⊕ b₂ ⊕ b₃ ⊕ b₄ ⊕ c₆ ⊕ c₇
D₁₁: y[11] = b₁ ⊕ b₂ ⊕ b₃ ⊕ c₆ ⊕ d₈
D₁₂: y[12] = b₁ ⊕ b₂ ⊕ c₃ ⊕ c₅ ⊕ d₇ ⊕ d₈
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Die Werte für die Ausgangssignale y[t] des Kompaktors ergeben sich als XOR-Summe der mit den jeweiligen Steuersignalen multiplizierten Inhalte der Speicherzellen, die jeweils auf einer entsprechenden ”Diagonalen” D_i liegen. Die Diagonalen D₆ bis D₁₂ sind ebenfalls eingetragen.
Wird nun jeder in einem Mikrotakt t ausgegebene Output y[t] des Kompaktors mit einem korrekten, vom Tester bereitgestellten Wert y[t, ko] verglichen, so kann jeder einzelne Fehler eindeutig lokalisiert werden. Jeder einzelne Fehler in der Belegung einer Speicherzelle in einem Scanpfad führt zu einem unterschiedlichen Fehlermuster für t = 1, 2, 3, ... beim Vergleich von y[t] und y[t, ko].
So führt der Fehler, der a₁ zu a ₁ stört, zu y[8] ≠ y[8, ko], y[9] ≠ y[9, ko], y[10] ≠ y[10, ko] und zu y[t] = y[t, ko] für t ≠ 8, 9, 10 oder anders ausgedrückt zu y[8] ⊕ y[8, ko] = 1, y[9] ⊕ y[9, ko] = 1, y[10] ⊕ y[10, ko] = 1, und y[t] ⊕ y[t, ko] = 0 für t ≠ 8, 9, 10. Dies liegt daran, dass der Wert von a₁ genau in die Bildung der Werte für y[8], y[9] und y[10] in den Diagonalen D₈, D₉ und D₁₀ eingeht.
Der Fehler, der a₂ zu a ₂ stört, führt zu y[7] ⊕ y[7, c] = 1, y[8] ⊕ y[8, c] = 1, y[9] ⊕ y[, c] = 1 und zu y[t] ⊕ y[t, c] = 0 für t ≠ 7, 8, 9, da der Wert a₂ genau in die Bildung der Werte y[7], y[8] und y[9] eingeht.
Der Fehler, der b₅ zu b ₅ stört, führt zu y[9] ⊕ y[9, c] = 1 und y[t] ⊕ y[t, c] = 0 für t ≠ 9, da b₅ nur in die Bildung des Wertes für y[9] eingeht.
Man bemerkt am einfachsten durch direktes Nachprüfen, dass jeder einzelne Fehler tatsächlich zu einem eigenen Fehlermuster beim Vergleich der Werte y[t] und y[t, ko] führt und somit eindeutig anhand dieses Fehlermusters lokalisiert oder diagnostiziert werden kann. Man erkennt, dass die Steuersignale v_i für i = 1, ..., 8 entweder konstant sind (v₁, v₂, v₃) oder periodisch mit der Periode k = 3 sind (v₄, v₅, v₆, v₇), was eine vorteilhaft einfache Implementierung der Erzeugung der Steuersignale etwa durch einen Modulo-k-Zähler und ein ROM erlaubt.
Für jeden Einzelfehler eines Wertes in einem Makrotakt oder in drei Mikrotakten einer Scan-Zelle wird ein eigenes Fehlersyndrom an den Ausgängen des Kompaktors erzeugt.
Da jedem Einzelfehler ein eigenes unterschiedliches Fehlersyndrom zugeordnet ist, ist jedem 2-Bit Fehler als XOR-Summe zweier verschiedener Syndrome ein Syndrom ungleich 0 zugeordnet. In dem Beispiel können sich einige wenige 3-Bit Fehler in ihrem Syndrom auslöschen. Durch eine andere Wahl des Kodes kann das vermieden werden.
Die Steuersignale v₁, ..., v_N, an den UND-Gattern 851, ..., 85N können in dem schnelleren Mikrotakt t betrieben werden.
Der Kompaktor wird mit dem schnellen Mikrotakt t so betrieben und die Steuersignale v₁, ..., v_N, werden so ausgewählt, dass eine erforderliche hohe Testauflösung erreicht wird. Insbesondere beim Betrieb mit aufgetrennter Rückkopplung werden bei einem im Test angezeigten Fehler die Steuersignale so ausgewählt, dass die Diagnose des Fehlers sofort erfolgen kann, ohne dass die Augangswortbreite des Kompaktors vergrößert werden muss und ohne dass die Test-Eingangssignale erneut vom Test-Input-Generator oder Tester in die zu testende Schaltung einzugeben sind.
Die Koeffizienten der Steuerlogik können dabei entsprechend den Koeffizienten der Syndromgleichungen eines linearen fehlerkorrigierenden Kodes gewählt werden. Ist der Mikrotakt t z. B. k Mal schneller als der Makrotakt T, T = k·t, so stehen die von den Scanpfaden ausgegebenen Testdaten in k Mikrotakten zur Verfügung und können durch die Wahl von k unterschiedlichen n-Tupeln für die n Steuersignale v₁, ..., v_N als k unterschiedliche Linearkombinationen am Ausgang des linearen Kompaktors in k Mikrotakten oder einem Makrotakt sequentiell ausgegeben werden.
Aus den k unterschiedlichen Linearkombinationen der von den Scan-Pfanden in einem Maktrotakt ausgegebenen Testantwort-Werten lassen sich dann entsprechend den verwendeten fehlerkorrigierenden Kodes (und der Registerstruktur) des Kompaktors die fehlerhaften Scan-Zellen in den entsprechenden Scan-Ketten diagnosizieren.
In 5 ist eine Testvorrichtung mit einer CUT 92, die 6 Scanpfade S₁ 921, ..., S₆ 926 aufweist, und einem Kompaktor 93 gezeigt. Der Kompaktor 93 besteht aus den steuerbaren Elementen 98i, den XOR-Elementen 94i und dem UND-Gatter 96.
Ein steuerbares Element 98i besteht aus einem Flip-Flop und einem vorgeschalteten Multiplexer mit zwei Dateneingängen und einem Ausgang und dem Steuersignal v_i. Das nachgeschaltete Flip-Flop ist beispielsweise als Scan-Flip-Flop realisiert.
Für j = 1, ..., 5 ist der Ausgang des steuerbaren Elementes 98i mit dem zweiten Eingang des XOR-Elementes 94(i + 1) und gleichzeitig mit dem ersten Dateneingang des Elementes 98(i + 1) verbunden. Der Ausgang des Scanpfades S_i 921 ist für j = 1, ..., 6 in den ersten Eingang des XOR-Elementes 94j geführt, dessen Ausgang mit dem zweiten Dateneingang des steuerbaren Elementes 98i verbunden ist.
Der Ausgang des steuerbaren Elements 986 ist gleichzeitig mit dem Ausgang 97 des Kompaktors 93 und mit dem ersten Eingang des UND-Gatters 96 verbunden. An dem zweitem Eingang des UND-Gatters 95 liegt das Steuersignal v zur Unterbrechung der Rückkopplung des Kompaktors 93 an.
Der Ausgang des UND-Gatters 96 ist gleichzeitig mit dem ersten Eingang des steuerbaren Elementes 981 und mit dem zweiten Eingang des XOR-Elementes 941 zur Realisierung der Rückkopplung geführt.
In der Schaltung nach 5 bestimmt das Steuersignal v_i des steuerbaren Elements 98i, ob der in dem XOR-Gatter 94i modulo-2 addierte Ausgabewert des Scanpfades S_i 92i über den Multiplexer 98i oder der unmodifizierte Wert in dem nachgeschalteten Speicherelement 941 gespeichert wird.
Für i = 1, ..., 6 ist die Belegung des i-ten Scanpfades a_i, b_i, c_i, d_i, e_i angegeben. k = 4 Mikrotakte entsprechen einem Makrotakt T. Die Daten werden aus den Scanpfaden S₁ 921, ..., S₆ 926 in Makrotakten T ausgeschoben.
Da ein Makrotakt T vier Mikrotakte t beinhaltet, gibt der Scanpfad S_i in sechzehn Mikrotakten 1, 2, ..., 16, die den 4 Makrotakten 1, 2, 3, 4 entsprechen, die Werte a_i, a_i, a_i, a_i, b_i, b_i, b_i, b_i, c_i, c_i, c_i, c_i, d_i, d_i, d_i, d_i aus. Diese sind neben die Scanpfade in den Spalten 1, ..., 6 eingezeichnet. Jeder gespeicherte Wert ist 4 Mal in jeden Scanpfad eingetragen, um zu verdeutlichen, dass jeder aus einem Scanpfad ausgeschobene Wert jeweils für vier Mikrotakte t zur Verfügung steht.
In den Spalten 7 und 8 sind die Nummer des Mikrotaktes und die Nummer des Makrotaktes angegeben. Der Makrotakt zeigt an, wann das sich in der gleichen Zeile befindliche Datum aus dem entsprechenden Scanpfad ausgeschoben wird.
In den Spalten i' = 1, ..., 6 sind die Werte der Steuersignale v_i angegeben, die die Multiplexer 93i des Kompaktors 93 steuern. Man bemerkt, dass die Werte der Steuersignale v_i periodisch mit der Periode k = 4 sind und sich leicht durch einen modulo-k Zähler mit k = 4 und beispielsweise einem ROM implementieren lassen.
Am Ausgang 97 des Kompaktors 93 wird in jedem Mikrotakt t der kompaktierte Wert y[t] ausgegeben und zu ausgewählten Zeitpunkten des Mikrotaktes mit dem korrekten Wert y[t, ko] verglichen.
Es wird zunächst der Fall beschrieben, dass eine Auswertevorrichtung in jedem vierten Mikrotakt 1, 5, 9, 12, ... den Ausgang y[t] des Kompaktors mit dem korrekten, vom Tester bereitgestellten Wert y[t, ko] vergleicht. Die Steuersignale v_i der steuerbaren Elemente 98i, die für die unterschiedlichen Mikrotakte in den Spalten i von 5 dargestellt sind, sind für die ”Diagonalen” D₆, D₁₀, D₁₄, D₁₈ alle gleich 1.
Vom Kompaktor 93 wird an seinem Ausgang 97 deshalb in den Mikrotakten 6, 10, 14, 18
D₆: y[6] = a₁ ⊕ a₂ ⊕ a₃ ⊕ a₄ ⊕ b₅ ⊕ b₆
D₁₀: y[10] = b₁ ⊕ b₂ ⊕ b₃ ⊕ b₄ ⊕ c₅ ⊕ c₆
D₁₄: y[14] = c₁ ⊕ c₂ ⊕ c₃ ⊕ c₄ ⊕ d₅ ⊕ d₆
D₁₈: y[18] = d₁, ⊕ d₂ ⊕ d₃ ⊕ d₄ ⊕ e₅ ⊕ e₆
⋮
ausgegeben, falls das Steuersignal v des UND-Gatters 96 gleich 0 ist und somit die Rückkopplung unterbrochen ist. Über alle Werte in den Speicherzellen wird die Parität gebildet.
Ist nun durch den Tester beim Vergleich etwa der Werte y[6] und y[6, ko] durch den Tester eine Abweichung, d. h. ein Fehler bemerkt worden, so kann anschließend der Ort des Fehlers auf folgende Weise bestimmt werden. In den Mikrotakten 6, 7, 8 und 9 des Makrotaktes t werden am Ausgang 97 des Kompaktors 93 die Werte
D₆: y[6] = a₁ ⊕ a₂ ⊕ a₃ ⊕ a₄ ⊕ b₅ ⊕ b₆
D₇: y[7] = a₂ ⊕ a₃ ⊕ b₄ ⊕ b₅
D₈: y[8] = a₁ ⊕ a₂ ⊕ b₃ ⊕ b₄ ⊕ b₆
D₉: y[9] = a₁ ⊕ b₂ ⊕ b₃ ⊕ b₄ ⊕ b₅
ausgegeben.
Jeder der Fehler in einer der Speicherzellen, a₁, a₂, a₃, a₄, b₄, b₅, b₆, deren Werte in die Berechnung von y[t] einbezogen sind, führt zu einem anderen Fehlermuster.
Ist etwa a₁ zu a ₁ gestört, so ergibt sich eine Differenz beim Vergleich der Werte y[6] und y[6, ko], y[8] und y[8, ko], y[9] und y[9, ko] und keine Differenz beim Vergleich der Werte y[7] und y[7, ko], was wir durch ein Fehlersyndrom 1, 0, 1, 1 ausdrücken. Dabei gibt eine 1 in einem Syndrom eine Differenz der verglichenen Werte und eine 0 eine Übereinstimmung der verglichenen Werte an.
Ist etwa a₂ zu a ₂ gestört, so ergibt sich eine Differenz beim Vergleich der Werte y[6] und y[6, ko], y[7] und y[7, ko], y[8] und y[8, ko] und keine Differenz beim Vergleich der Werte y[9] und y[9, ko], was wir durch einen Fehlersyndrom 1, 1, 1, 0 ausdrücken.
Ist etwa b₄ zu b ₄ gestört, so ergibt sich eine Differenz beim Vergleich der Werte y[7] und y[7, ko], y[8] und y[8, ko], y[9] und y[9, ko] und keine Differenz beim Vergleich der Werte y[6] und y[o, ko], was durch einen Fehlersyndrom 0, 1, 1, 1 ausgedrückt wird.
Entsprechend fuhrt jeder einzelne Fehler im Inhalt einer Speicherzelle zu einem unterschiedlichen Fehlersyndrom. Zunächst wird ein Fehler beim Vergleich eines oder mehrerer der Werte y[6], y[10], y[14], y[18] mit den korrekten vom Tester bereitgestellten Werten y[6, ko], y[10, ko], y[14, ko], y[18, ko] entdeckt. Ist ein Fehler, z. B. beim Vergleich von y[6] mit y[6, ko], aufgetreten, so kann man durch Auswerten der folgenden, in den Mikrotakten 7, 8, 9 vom Tester ausgegebenen Werte y[7], y[8], y[9] den Fehler lokalisieren oder diagnostizieren.
So werden beispielsweise diese in den aufeinander folgenden Mikrotakten vom Kompaktor ausgegebenen Werte in einem Schieberegister oder einem Buffer zwischengespeichert und nur dann auslesen, wenn beim Vergleich des Wertes y[6] mit y[6, ko] ein Fehler bemerkt wurde. Diese zwischengespeicherten Werte lassen sich beispielsweise auch auf dem Chip in einem RAM speichern, an ein externes Speichermedium auslesen und nach Abschluss des Testes auswerten. Im Vergleich zu den Verfahren gemäß dem oben erwähnten Artikel ”Diagnosis of Scan-Chains by Use of Configurable Signature Registers and Error Correcting Codes”, kann der Diagnoseprozess erheblich beschleunigt werden, weil ein mehrmaliger Testdurchlauf mit den gleichen Test-Eingangssignalen nicht erforderlich ist.
In den Mikrotakten, in denen das Steuersignal v des AND-Gatters 96 gleich 1 ist, wird in dem Kompaktor 93 eine Signatur akkumuliert. Diese Signatur wird dann am Ende des betrachteten Testes mit einer korrekten Signatur verglichen.
In 6 ist eine spezielle Ausgestaltung der CUT 102, des Kompaktors 103 und der Auswertevorrichtung 1011 dargestellt. Die CUT 102 enthält 6 Scanpfade s₁, ..., s₆, deren Ausgänge in einem Kompaktor 103 kompaktiert werden. Diesem Kompaktor 103 ist ein Sample-and-Hold Element 106, ein Buffer 107 und ein Vergleicher 108 nachgeschaltet.
Der Kompaktor 103 besteht aus 6 Flip-Flops 103i mit i = 1, ..., 6 und 5 XOR-Elementen 104j mit j = 2, ..., 6. Der Ausgang des Scanpfades S₁ 1021 ist in den Eingang des Flip-Flops 1031 geführt. Für i = 2, ..., 6 ist der Ausgang des Scanpfades S_i mit dem zweiten Eingang des XOR-Elementes 104i verbunden, dessen Ausgang in den Eingang des Flip-Flops 103i geführt ist. Der Ausgang des Flip-Flops 103(i – 1) ist mit dem ersten Eingang des XOR-Elementes 104i verbunden.
Der Ausgang des Flip-Flops 1036, der den Wert y[t] trägt, ist der Ausgang des Kompaktors 103. Dieser Ausgang ist gleichzeitig mit dem Eingang des Sample-and-Hold Elements 106, auch S + H Element genannt, und mit dem Eingang eines Buffers 107 verbunden. Der Ausgang des Buffers 107 ist der Ausgang 1010.
Der Ausgang des S + H Elementes 106 ist über die Leitung ỹ[t] in den ersten Eingang des Vergleichers 108 geführt. Am zweiten Eingang des Vergleichers 108 liegt der korrekte Wert ỹ[t, ko] an.
Die Test-Response Daten, die in den Scan-Zellen der Scanpfade 1021, ..., 1026 gespeichert sind, werden im Makrotakt T ausgeschoben. Der Kompaktor 103 kompaktiert diese Daten im Mikrotakt t. Es wird k·1 = L angenommen mit k = 4.
Der Kompaktor 103 gibt in jedem Mikrotakt an seinem Ausgang ein kompaktiertes Signal y[t] aus. Dieses Signal y[t] wird gleichzeitig in das S + H Element 106 und in den Buffer 107 eingegeben. Das Steuersignal e des S + H Elementes 106 werde beispielsweise periodisch mit der Periode k = 4 für einen Takt gleich 1 und für drei Takte gleich 0 gewählt, so dass das Signal e in den Mikrotakten 1, 5, 9, 13, ... gleich 1 und in den Mikrotakten 2, 3, 4, 6, 7, 8, 9, 10, 11, 12, 14, ... gleich 0 ist.
Das Ausgangssignal ỹ[t] ist in diesem Fall jeweils in 4 aufeinander folgenden Mikrotakten, die einem Makrotakt entsprechen, gleich.
So gilt
ỹ[1] = ỹ[2] = ỹ[3] = ỹ[4] = y[1],
ỹ[5] = ỹ[6] = ỹ[7] = ỹ[8] = y[5],
ỹ[9] = ỹ[10] = ỹ[11] = ỹ[12] = y[9], ....
Die jeweils k aufeinander folgenden Ausgabewerte y[t] des Kompaktors 103 werden auch in den Buffer 107 eingegeben und gespeichert. In den Vergleicher 108 wird der korrekte Wert ỹ[t, ko] eingegeben. Der Wert für ỹ[t] ist jeweils für k = 4 aufeinander folgende Mikrotakte oder einen Makrotakt gleich.
ỹ[t, ko] und ỹ[t] werden in dem Vergleicher 108 verglichen. zeigt der Vergleicher 108 eine Differenz, d. h. einen Fehler an seinem Ausgang 109 an, wird der Inhalt des Buffers 107 an seinem Ausgang 1010 ausgelesen. Der Ausgang 1010 kann dabei sowohl seriell als auch parallel, z. B. mit der Parallelität k sein.
Ebenso wird eine parallele Ausgabe der unterschiedlichen Linearkombinationen der kompaktierten Testresponse-Daten durch einen Kompaktor mit der Augangswortbreite k verwendet. Nur dann, wenn an den l Ausgaben, l meist gleich 1, in einem Makrotakt ausgegebenen Werten ein Fehler festgestellt wurde, werden die zur Diagnose erforderlichen Daten ausgewertet.
Einzelne X-Werte können durch die vorgeschlagene Schaltung dadurch toleriert werden, dass für die betroffenen Makrotakte mehrere oder alle Ausgaben überprüft werden, u. U. durch Verlangsammung der Makroktaktfrequenz.
Durch das Vorsehen eines Speichers ist eine Wiederholung der Eingabe der Test-Eingangssignale für die Diagnose nicht erforderlich. Ebenso ist die Anforderung an den Tester während des Tests nicht groß, da er nur l, meist l = 1, Daten pro Makrotakt auswerten muß. Diese Daten können zusätzlich z. B. mit einer Sample und Hold Schaltung während des Tests am Ausgang stabil gehalten werden, um niedrige Signalfrequenzen zu erzeugen.
Die Ansteuerung des S + H Elementes 106 und die Bereitstellung der Vergleichswerte ỹ[t] kann dabei direkt über ein Chip-Pad oder durch eine auf dem Chip integrierte Kontrollschaltung erfolgen.
Eine konkrete Ausgestaltung des S + H Elementes 106 zeigt 7. Das S + H Element 106 besteht aus einem Multiplexer 111 und einem Flip-Flop 112. Der Eingang des S + H Elementes 106 ist in den 1-Eingang des Multiplexers 111 geführt. Der Ausgang des Multiplexers 111 ist mit dem Eingang des Flip-Flops 112 verbunden. Der Ausgang des Flip-Flops 112 ist gleichzeitig mit dem 0-Eingang des Multiplexers 111 und mit dem Ausgang des S + H Elementes 106 verbunden. Der Multiplexer 111 wird durch eine binäre Steuervariable e gesteuert.
Verbindet der Multiplexer 111 seinen 1-Eingang mit seinem Ausgang, so wird ein am Eingang des S + H Elements 106 anliegender Wert über das Flip-Flop 112, also mit einem Takt Verzögerung an den Ausgang des S + H Elementes 113 geleitet. Verbindet der Multiplexer 111 seinen 0-Eingang mit seinem Ausgang, so ändert sich der im Flip-Flop 112 gespeicherte Wert nicht, da der Ausgang des Flip-Flops 112 über den Multiplexer 111 auf seinen Eingang rückgekoppelt ist. Der im Flip-Flop 112 gespeicherte Wert wird am Ausgang des S + H Elementes 106 gehalten.
Der Wert der binären Steuervariablen e bestimmt damit, ob der im Flip-Flop 112 gespeicherte Wert am Ausgang des S + H Elementes 106 gehalten wird oder ob der am Eingang des S + H Elementes 106 anliegende Wert mit einem Takt Verzögerung am Ausgang des S + H Elementes 106 ausgegeben wird.
In 8 ist eine weitere spezielle Ausgestaltung der CUT 122, die 5 Scanpfade s₁, ..., s₅, 1221, ...‚ 1225 aufweist, gezeigt. Die 8 zeigt weiterhin Details des Kompaktors 123 und der Auswertevorrichtung 1211.
Der Kompaktor 123 besteht aus 5 Flip-Flops 123i, 5 UND-Gattern 125i, einem weiteren UND-Gatter 128 mit zwei Eingängen und einem Ausgang, 5 XOR-Elementen 1241, 1242, 1243, 1244, 1245, und einem Sample-and-Hold Element 126. Die Variable i läuft dabei von 1 bis 5.
Die XOR-Gatter 1241, 1242, 1244, 1245 weisen zwei Eingänge und einen Ausgang auf. Das XOR-Gatter 1243 hat drei Eingänge und einen Ausgang. Es kann beispielsweise durch zwei XOR-Gatter mit zwei Eingängen und jeweils einem Ausgang realisiert sein.
Die Auswertevorrichtung 1211 generiert Steuersignale und wählt über die von ihr generierten Steuersignale die Werte aus, die in dem Kompaktor 123 akkumuliert und mit den korrekten, fehlerfreien Signalen der Fehlererkennungsschaltung verglichen werden. Dabei wird eine akkumulierte Signatur des Kompaktors mit ausgewählten Ausgangswerten des Kompaktors verglichen. In einem Buffer 1230 werden Signale zwischengespeichert und zur Diagnose ausgewertet.
Die Auswertevorrichtung 1211 generiert die Steuersignale v₁, ..., v₅ für die UND-Gatter 1251, ..., 1255, das Steuersignal f für das UND-Gatter 128 und das Steuersignal e für das S + H Element 126. Die Auswertevorrichtung 1211 vergleicht die vom Kompaktor 125 generierte Signatur mit der erwarteten korrekten Signatur.
Dabei wird das vom S + H Element 126 ausgegebene Signal ỹ[t] mit dem erwarteten korrekten Signal ỹ[t, ko] und die vom Buffer verzögert ausgegebenen Werte y[t – T] mit den erwarteten korrekten Werten y[t – T, ko] verglichen.
Für i = 2, ..., 5 ist der Ausgang des Scanpfades S_i 122i mit dem ersten Eingang des UND-Gatters 125i verbunden. In den zweiten Eingang des UND-Gatters 125i ist das Steuersignal v_i geführt, das von der Auswertevorrichtung 1211 generiert wird. Der Ausgang des UND-Gatters 125i ist mit dem zweiten Eingang des XOR-Elementes 124i verbunden, dessen Ausgang in den Eingang des Flip-Flops 123i geführt ist.
Für j = 2, ..., 5 ist der Ausgang des Flip-Flops 123(j – 1) mit dem ersten Eingang des XOR-Gatters 124j verbunden. Der Ausgang des Flip-Flop Elementes 1235 ist mit dem Eingang des S + H Elementes 126 verbunden. Der Ausgang 127 des S + H Elementes 126 ist gleichzeitig an einen Eingang der Auswertevorrichtung 1243 und den ersten Eingang des UND-Gatters 128 geführt, an dessen ersten Eingang das Signal f anliegt. Der Ausgang des UND-Gatters 128 ist an den ersten Eingang des XOR-Elements 1241 und an den dritten Eingang des XOR-Elementes 1243 angeschlossen. Der Steuereingang des S + H Elementes 126 trägt die Steuervariable e, die von der Auswertevorrichtung generiert wird.
Der Ausgang des Scanpfades S₁ 1221 ist mit dem ersten Eingang des UND-Gatters 1251 verbunden, in dessen zweiten Eingang das Steuersignal v₁ geführt ist. Das Steuersignal v₁ wird von der Auswertevorrichtung 1211 generiert. Der Ausgang des UND-Gatters 1251 ist mit dem zweiten Eingang des XOR-Elementes 1241 verbunden, dessen Ausgang mit dem Eingang des Flip Flops 1231 verbunden ist.
Der Test-Eingangssignal-Generator, der in 8 nicht eingezeichnet ist, generiert die Test-Eingangssignale, die in die Scanpfade S₁, ... S₅ 1221, ..., 1225 eingeschoben werden. Die eingeschobenen Test-Eingangssignale werden auf den kombinatorischen Schaltungsteil der Schaltung, der ebenfalls nicht eingezeichnet ist, angewendet.
Die Testantworten werden in den Scan-Zellen der Scanpfade S₁, ... S₅ 1221, ..., 1225 gespeichert, in Makrotakten der Länge L aus diesen Scanpfaden ausgeschoben und in dem Kompaktor 125 in Mikrotakten der Länge l kompaktiert. Es wird angenommen, dass k·1 = L und k = 4 gilt. Für i = 1, ..., 5 gibt die Auswertevorrichtung 1211 in den Mikrotakten t das Steuersignal v_i(t) = 1 aus, in denen vom Scanpfad S_i kein unbestimmter Wert in dem entsprechenden Makrotakt ausgeschoben wird. Sie gibt v_i(t) = 0 aus, wenn in dem Mikrotakt t vom Scanpfad S_i im entsprechenden Makrotakt ein unbestimmter Wert ausgeschoben wird. Die Auswertevorrichtung 1211 gibt die Steuersignale e(t) = 1 und f(t) = 1 aus.
vom Ausgang des Flip-Flops 1245 wird der kompaktierte Wert y[t] in das S + H Element 126 und in den Buffer 1230 eingegeben. Da das Steuersignal des S + H Elementes 125 gleich 1 ist, gibt es seinen Eingangswert um einen Takt verzögert, aber ansonsten unverändert an seinem Ausgang aus, so dass y[t] = y[t – 1] gilt. Da das Steuersignal f des UND-Gatters 128 gleich 1 ist, wird der Ausgang des S + H Elementes 126 über das UND-Gatter 128 auf die XOR Elemente 1241 und 1243 rückgekoppelt. Der Kompaktor 125 arbeitet im Mikrotakt der Länge l als ein linear rückgekoppeltes Schieberegister und akkumuliert in den Flip-Flops 1231, 1232, 1233, 1234, 1235 einen Zustand, der als Signatur bezeichnet wird.
Am Ende des Testes wird dieser Zustand, d. h. die Signatur, über die Leitung 1231 in die Auswertevorrichtung 1211 eingegeben und mit einer erwarteten korrekten Signatur verglichen.
Stimmt die tatsächlich erhaltene Signatur nicht mit der erwarteten Signatur überein, dann wird ein zweiter Durchlauf zur Diagnose begonnen. Das Steuersignal f des UND-Gatters 128 wird nun gleich 0 gesetzt, sodass nun die Rückkopplung des Kompaktors 103 unterbrochen ist.
Die Steuersignale v₁, v₂, v₃, v₄ und v₅ werden nun periodisch mit der Periode k = 4 von der Auswertevorrichtung 1211 generiert. Die konkrete Festlegung der Werte der periodischen Steuersignale wurde schon bei der Beschreibung der in 4 dargestellten Schaltung dargelegt und soll hier nicht noch einmal wiederholt werden. Das Steuersignal e des S + H Elementes 126 wird periodisch zu 1000, 1000, .... von der Auswertevorrichtung 1211 bestimmt. Am Ausgang des Flip-Flop-Elementes 1255 wird das Signal y[t] ausgegeben, das gleichzeitig in das Buffer 1230 und in das S + H Element 126 eingegeben wird.
Am Ausgang des S + H Elementes 126 wird das Signal ỹ[t] ausgegeben, das in jeweils k = 4 aufeinander folgenden Mikrotakten den gleichen Wert annimmt. Dieses Signal wird über die Leitung 127 in die Auswertevorrichtung 1211 eingegeben und mit dem erwarteten korrekten Wert y[t, ko] verglichen. Wird eine Abweichung festgestellt, dann werden die im Buffer 1230 gespeicherten Werte in der Auswertevorrichtung 1211 ausgewertet. Am Ausgang des Buffers 1230 werden die um T verzögerten, aber ansonsten unveränderten im Buffer gespeicherten Werte ausgegeben und in der Auswertevorrichtung 1211 zur Diagnose ausgewertet.
Zusammenfassend ist festzustellen, dass der lineare Kompaktor mit einem im Vergleich zum Takt T des Scan-Shifts schnelleren Mikrotakt t betrieben wird und die Eingangssteuersignale in dem schnelleren Mikrotakt t so ausgewählt werden, dass eine erforderliche hohe Testauflösung erreicht wird.
Insbesondere werden bei einem im Test angezeigten Fehler die Eingangssteuersignale so ausgewählt, dass die Diagnose des Fehlers sofort erfolgen kann, ohne dass die Ausgangswortbreite des Kompaktors vergrößert werden muss und ohne dass die Testinput-Daten erneut vom Test-Input-Generator oder Tester in die zu testende Schaltung einzugeben sind.
Bezugszeichenliste

1: Testvorrichtung
51: Test-Eingangssignal-Generator
52: CUT
53: Kompaktor
54: Auswertevorrichtung
61: Test-Eingangssignal-Generator
62: CUT
621, 622, ..., 62N: Scanpfad
631, 632, ... 63N: Flip-Flop
642, ..., 64N: XOR-Gatter
63: Kompaktor
65: Auswertevorrichtung
72: CUT
73: Kompaktor
731, 732, 733, 734, 735: Flip-Flop
742, 743, 744, 745, 746: XOR-Gatter
821, 822, 823, 824, 825, 826, 827, 828: Scanpfad
851, 852, 853, 854, 855, 856, 857, 858: UND-Gatter
731, 732, 733, 734, 735, 736, 737: Flip-Flop
741, 742, 743, 744, 745, 746, 747: XOR-Gatter
921, 922, 923, 924, 925, 926: Scanpfad
92: CUT
93: Kompaktor
941, 942, 943, 944, 945, 946: XOR-Gatter
981, 982, 983, 984, 985, 986: steuerbares Element
96: UND-Gatter
1021, 1022, 1023, 1024, 1025, 1026: Scanpfad
103: Kompaktor
1031, 1032, 1033, 1034, 1035, 1036: Flip-Flop
1042, 1043, 1044, 1045, 1046: XOR-Gatter
106: Sample-and-Hold Element (S + H Element)
107: Buffer
108: Vergleicher
109: Ausgang
1010: Ausgang
1011: Auswertevorrichtung
111: Multiplexer
112: Flip-Flop
1221, 1222, 1223, 1224, 1225: Scanpfad
123: Kompaktor
1231, 1232, 1233, 1234, 1235: Flip-Flop
1241, 1242, 1243, 1244, 1245: XOR-Gatter
1251, 1252, 1253, 1254, 1255: UND-Gatter
126: Sample-and-Hold Element
128: UND-Gatter
1211: Auswertevorrichtung
1230: Buffer

Claims

Testvorrichtung für eine zu testende elektrische Schaltung, wobei die Testvorrichtung folgende Merkmale aufweist: – einen Test-Eingangssignal-Generator (51), der ein Test-Eingangssignal der Wortbreite N erzeugt, – Anschlüsse zum Anschluss an Eingänge und Ausgänge einer zu testenden elektrischen Schaltung (52), wobei die zu testende elektrische Schaltung (52) N digitale Testeingänge und M digitale Testausgänge aufweist, und wobei die Anschlüsse für die Testeingänge an das Test-Eingangssignal angeschlossen sind und wobei die zu testende elektrische Schaltung (52) so angesteuert wird, dass sie an ihren Testausgängen als Testantwort Daten mit einem Makrotakt der Periodenlänge L ausgibt, – und einen Kompaktor (53) mit M Eingängen, der an die Anschlüsse für die Testausgänge der zu testenden elektrischen Schaltung (52) angeschlossen ist, dadurch gekennzeichnet, dass der Kompaktor (53) mit einem Mikrotakt t der Periodenlänge l getaktet ist, die Testantwort kompaktiert und die kompaktierte Testantwort als Datenwort der Breite m ausgibt, wobei m kleiner als M und die Periodenlänge L mindestens doppelt so groß wie die Periodenlänge l ist, wobei pro Mikrotakt t entweder kein Datum oder weniger als M Daten der an den M Eingängen des Kompaktors anliegenden Daten ausgeblendet werden.
Testvorrichtung nach Anspruch 1, gekennzeichnet durch eine Auswertevorrichtung (54), die Signale, die von dem Kompaktor ausgegeben werden, auswählt und mit Ergebniswerten für eine fehlerfreie Schaltung vergleicht.
Testvorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass die Auswertevorrichtung eine Teilmenge der von dem Kompaktor ausgegebenen Signale mit Ergebniswerten vergleicht.
Testvorrichtung nach einem der Ansprüche 2 bis 3, dadurch gekennzeichnet, dass die Auswertevorrichtung (54) nur solche Ausgangssignale des Kompaktors (53) mit erwarteten Werten vergleicht, deren Werte nicht durch unbekannte Werte (X-Werte) in der zu testenden elektrischen Schaltung (52) beeinflusst wurden.
Testvorrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass die Auswertevorrichtung (54) einen ersten Teil der von dem Kompaktor (53) ausgegebenen Signale mit Ergebniswerten für eine fehlerfreie Schaltung vergleicht und einen weiteren Teil der vom Kompaktor (53) ausgegebenen Signale abspeichert, und falls der Vergleich ergibt, dass Fehler vorliegen, den weiteren Teil der von dem Kompaktor (53) ausgegebenen Signale zur Diagnose der Fehler verwendet.
Testvorrichtung nach Anspruch 5, wobei die letzten K kompaktierten Ausgaben y[t] des Kompaktors gespeichert werden und dann ausgewertet werden, wenn beim Vergleich der vom Kompaktor ausgegebenen Werte mit den entsprechenden korrekten erwarteten kompaktierten Werten mindestens ein Fehler aufgetreten ist, wobei der Vergleich zu von der Auswertevorrichtung (54) bestimmten Mikrotakten erfolgt und K größer gleich 2 ist.
Testvorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Kompaktor ein linearer Automat ist.
Testvorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass der lineare Automat zeitvariabel ist.
Testvorrichtung nach einem der Ansprüche 7 und 8, dadurch gekennzeichnet, dass der Kompaktor (53) Multi-Input Shiftregister (MISHR) aufweist.
Testvorrichtung nach einem der Ansprüche 7 bis 8, dadurch gekennzeichnet, dass der Kompaktor (53) Multi-Input Linear Feedback Register (MILFSR) aufweist.
Testvorrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass zwischen die Testeingänge und die Testausgänge der zu testenden Schaltung (52) zumindest ein Scanpfad geschaltet ist.
Testvorrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass die Auswertvorrichtung (54) zusammen mit der zu testenden elektrischen Schaltung (52) wenigstens teilweise in einem Halbleiterbauteil integriert ist.
Testvorrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass sich die Auswertevorrichtung (54) wenigstens teilweise in einem Tester befindet.
Verfahren zum Testen und zur Diagnose einer elektrischen Schaltung mit folgenden Schritten: a) Erzeugen eines Testeingangssignals der Wortbreite N; b) Beaufschlagen einer zu testenden elektrischen Schaltung mit dem Testeingangssignal und Betreiben der elektrischen Schaltung in einem Testmode, sodass die elektrische Schaltung an ihren Testausgängen als Testantwort Datenworte mit einer Wortbreite M in einem Makrotakt T der Periodenlänge L ausgibt; gekennzeichnet durch den auf Schritt b) folgenden Schritt: c) Kompaktieren der in Schritt b) ausgegebenen Testantwort zu einem Datenwort der Wortbreite m in dem Mikrotakt t mit der Periodenlänge l, wobei m kleiner als M und die Periodenlänge L mindestens doppelt so groß wie die Periodenlänge l ist, wobei pro Mikrotakt t entweder kein Datum oder weniger als M Daten der an den M Eingängen des Kompaktors anliegenden Daten ausgeblendet werden.
Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass auf Schritt c) ein Schritt d) folgt mit: d) Vergleichen der kompaktierten Ausgangssignale mit erwarteten Werten.
Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass in Schritt d) die kompaktierten Ausgangssignale mit einem Takt, dessen Periodenlänge länger als die Periodenlänge l des Mikrotakts ist, abgetastet und mit erwarteten Werten verglichen werden.
Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass der Testmodus in Schritt b) ein Scan-Testmodus ist.
verfahren nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, dass die Auswertevorrichtung (54) nur eine Teilmenge von Ausgangssignalen des Kompaktors (53) bewertet, die nicht durch unbekannte Werte (X-Werte) in der zu testenden elektrischen Schaltung (52) beeinflusst worden sind.
Verfahren nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet, dass – in dem Schritt d) Signale, die nicht mit erwarteten Werten verglichen werden, gespeichert werden, – und es einen weiteren Schritt e) aufweist, in dem, falls in Schritt d) ein Fehler entdeckt wurde, gespeicherte Werte zur Berechnung der Fehlerursache verwendet werden.
Auf einer Testeinrichtung ablaufendes Computerprogramm zum Ausführen eines Verfahrens zum Testen einer zu testenden Schaltung, dadurch gekennzeichnet, dass das Computerprogramm einen Computer dazu veranlasst, die Verfahrensschritte gemäß einem der Ansprüche 14 bis 19 auszuführen.
Computerprogramm nach Anspruch 20, das auf einem Speichermedium, insbesondere in einem Computerspeicher oder in einem Direktzugriffsspeicher enthalten ist.
Computerprogramm nach Anspruch 21, das auf einem elektrischen Trägersignal übertragen wird.
Datenträger mit einem Computerprogramm nach Anspruch 21.