DE19952262A1

DE19952262A1 - Schaltungssystem und Verfahren zum Prüfen von Mikroprozessoren

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Publication number: DE19952262A1
Application number: DE19952262A
Authority: DE
Inventors: Rochit Rajsuman; Hiroaki Yamoto
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-10-29
Filing date: 1999-10-29
Publication date: 2000-05-04
Also published as: JP2000163279A; KR20000029365A; TW539857B; US6249892B1

Abstract

Die Erfindung betrifft ein neues Prüfsystem zum Prüfen von Mikroprozessoren, ohne daß hierbei eine Leistungseinbuße auftritt oder im nennenswerten Umfang zusätzliche Hardware benötigt wird. Das Prüfsystem enthält ein Prüfkontrollregister zum Zuführen von Prüfbefehlen zu einem Befehlsdecodierer des Mikroprozessors, einen ersten Multiplexer zum Wählen entweder der Prüfbefehle vom Prüfkontrollregister oder der Befehle von der Befehlsabrufeinheit, ein lineares rückgekoppeltes Schieberegister zum Zuführen eines Prüfoperanden zur Befehlsausfüreinheit des Mikroprozessors, einen zweiten Multiplexer zum Wählen des Prüfoperanden vom linearen rückgekoppelten Schieberegister oder des Operanden vom Hauptspeicher, ein rückgekoppeltes Mehrfach-Schieberegister, welches Ergebnisse von der Befehlsausführeinheit empfängt, sowie eine Kontrolleinheit zum Zuführen der Prüfbefehle zum Prüfkontrollregister und dem linearen rückgekoppelten Schieberegister und zum Bewerten einer Ausgangssignatur des rückgekoppelten Mehrfach-Schieberegisters.

Description

Die Erfindung betrifft ein Schaltungssystem sowie ein Verfahren zum Prüfen von Mikroprozessoren und Mikrocon trollern, und insbesondere ein Schaltungssystem sowie ein Verfahren zum Prüfen von Mikroprozessoren und Mi krocontrollern in einem integrierten Schaltungs-Chip oder einer Leiterplatte, ohne daß dabei im nennenswer ten Umfang zusätzliche Hardware benötigt wird.

Das Prüfen von Mikroprozessoren und Mikrocontrollern (im folgenden als "Mikroprozessoren" bezeichnet) gilt als eines der komplexesten Probleme bei der Prüfung in tegrierter Schaltungen. Üblicherweise wird eine automa tische Prüfeinrichtung (ATE), beispielsweise eine Prüf vorrichtung für integrierte Schaltungen, zum Prüfen von Mikroprozessoren eingesetzt. Eine Prüfvorrichtung für integrierte Schaltungen liefert ein Prüfmuster an den Mikroprozessor-Prüfling und das resultierende Antwort signal des Mikroprozessors wird mit Hilfe von SOLL- Wert-Daten bewertet. Aufgrund der dramatisch erhöhten Leistung moderüer Mikroprozessoren, etwa im Hinblick auf ihre Betriebsgeschwindigkeit, Dichte, Funktionali tät und Pinzahl, muß es sich bei einer Prüfvorrichtung für integrierte Schaltungen, die zur Prüfung derartiger Mikroprozessoren eingesetzt wird, um eine sehr umfang reiche Hochgeschwindigkeitsvorrichtung handeln, die entsprechend kostenintensiv ist. So weist eine solche Prüfvorrichtung beispielsweise mehrere hundert Prüfpins (Prüfkanäle) oder mehr auf, von denen jeder einen Mu stergenerator, einen Taktgenerator und einen Rahmenpro zessor enthält, wodurch ein sehr umfangreiches und teu res System entsteht.

Bei einem anderem Ansatz werden verschiedene herkömmli che Prüfdesigns (DFT) und eingebaute Selbsttestverfah ren (BIST), wie etwa Abtastverfahren, Teilabtastverfah ren, eingebaute Logik-Selbsttestverfahren oder auf Ab tastdaten basierende eingebaute Selbsttestverfahren verwendet, um verschiedene in einem Mikroprozessor an geordnete Logik-Blöcke zu prüfen. Das Hauptproblem be steht bei diesen Ansätzen darin, daß für die Prüflogik große zusätzliche Hardwarebereiche (zusätzliche Logik schaltungen) benötigt werden. So wird üblicherweise ein zusätzlicher Bereich von etwa 10% benötigt, um die Ab tastung überhaupt zu ermöglichen, während bei auf Ab tastdaten basierenden eingebauten Selbsttestverfahren zusätzlich hierzu noch ein weiterer Bereich von etwa 10 bis 15% benötigt wird. Diese großen zusätzlich benö tigten Bereiche führen zum Einsatz größerer Matrizen, wodurch wiederum pro Scheibe nur eine geringere Anzahl an Matrizen vorgesehen werden kann, was eine geringere Produktivität und höhere Kosten verursacht.

Zudem kommt es bei diesen Prüfverfahren zu einer fünf- bis zehnprozentigen Leistungseinbuße, wobei es sich üb licherweise um durch die im Mikroprozessor verwendete zusätzliche Hardware verursachte Sig nalausbreitungsverzögerungen im Mikroprozessor han delt. So wird beispielsweise bei der Abtastanordnung jeder Flip-Flop-Schaltung im Mikroprozessor eine Wähl schaltung (Multiplexer) vorgeschaltet, die eine wahl weise Zuführung von Abtastsignalen bzw. Normalsignalen zur Flip-Flop-Schaltung ermöglicht. Eine derartige zu sätzliche Wählschaltung verursacht eine zeitliche Ver zögerung und beeinflußt so die Gesamtleistung der Flip- Flop-Schaltung. Somit wirken sich die herkömmlichen Prüfdesigns und die eingebauten Selbsttestverfahren ne gativ auf die Leistung des Mikroprozessors aus, indem sie beispielsweise die Betriebsgeschwindigkeit aufgrund von Signalausbreitungsverzögerungen beeinträchtigen.

Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Verfahren und ein System zum Prüfen von Mikropro zessoren vorzusehen, die die beim Stand der Technik auftretenden Nachteile vermeiden.

Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren und ein System zum Prüfen von Mi kroprozessoren vorzusehen, wobei praktisch keine zu sätzliche Hardware im integrierten Schaltungs-Chip benötigt wird.

Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren und ein System zum Prüfen von Mi kroprozessoren zu beschreiben, wobei keine Einbußen in der Leistung der zu prüfenden Mikroprozessoren auftre ten.

Außerdem ist es eine Aufgabe der vorliegenden Erfin dung, ein Verfahren und ein System zum Prüfen von Mi kroprozessoren zu beschreiben, die bei geringem Kostenaufwand eine hohe Prüfleistung bieten.

Gemäß der vorliegenden Erfindung werden der Peripherie des Mikroprozessors drei gesonderte Register hinzuge fügt. Dem Mikroprozessor werden sodann Zufallsprüfmu ster zugeführt und die Antwort des Mikroprozessors wird komprimiert, ehe sie mit der vorberechneten Signatur verglichen wird.

Gemäß der vorliegenden Erfindung enthält ein System zum Prüfen eines Mikroprozessors, der eine Befehlsabrufein heit, einen Befehlsdecodierer, einen Systemspeicher so wie eine Befehlsausführeinheit umfaßt, die folgenden Bestandteile:

- ein Prüfkontrollregister zum Zuführen von Prüf befehlen zum Befehlsdecodierer des Mikroprozessors während des Prüfens;
- einen ersten Multiplexer zum Wählen entweder der Prüfbefehle vom Prüfkontrollregister oder der Be fehle von der Befehlsabrufeinheit;
- ein lineares rückgekoppeltes Schieberegister zum Zu führen eines Prüfoperanden zur Befehlsausführeinheit des Mikroprozessors;
- einen zweiten Multiplexer zum Wählen des Prüfoperan den vom linearen rückgekoppelten Schieberegister oder des Operanden vom Systemspeicher;
- ein rückgekoppeltes Mehrfach-Schieberegister, wel ches Ergebnisse von der Befehlsausführeinheit emp fängt, sowie
- eine Kontrolleinheit zum Zuführen der Prüfbefehle zum Prüfkontrollregister und dem linearen rückgekop pelten Schieberegister und zum Bewerten einer Aus gangssignatur des rückgekoppelten Mehrfach-Schiebe registers.

Ein weiterer Aspekt der vorliegenden Erfindung betrifft ein Verfahren zum Prüfen eines Mikroprozessors, das die folgenden Verfahrensschritte umfaßt:

a) Aktivieren eines Prüfmodus;
b) Initialisieren eines Prüfkontrollregisters, eines linearen rückgekoppelten Schieberegisters und eines rückgekoppelten Mehrfach-Schieberegisters;
c) Laden des Operationscodes eines Prüfbefehls im Prüf kontrollregister;
d) Zuführen von Speicherinhalten des Prüfkontrollre gisters zur Befehlsabrufeinheit;
e) Taktsteuerung des linearen rückgekoppelten Schiebe registers und des rückgekoppelten Mehrfach-Schiebe registers entweder für eine festgelegte Anzahl von Zyklen oder für 2^N-1 Zyklen, wobei N für eine Anzahl von Abschnitten des linearen rückgekoppelten Schie beregisters und des rückgekoppelten Mehrfach- Schieberegisters steht;
f) Abrufen des Speicherinhalts (Signatur) des rück gekoppelten Mehrfach-Schieberegisters;
g) Vergleichen der Signatur des rückgekoppelten Mehr fach-Schieberegisters mit einer vorberechneten Simu lationssignatur zur Bestimmung, ob ein Fehler vor liegt; und
h) Wiederholen der genannten Schritte a) bis g) mit verschiedenen Befehlen, solange bis alle Befehle angewandt wurden.

Beim erfindungsgemäßen Prüfverfahren und -prüfsystem werden keine großen zusätzlichen Bereiche, sondern nur drei zusätzliche Register benötigt, wobei es zu keiner Leistungseinbuße kommt. Außerdem läßt sich dieses Ver fahren sowohl für Standard-Mikroprozessoren als auch für eingebettete Mikroprozessoren, eingebettete Bau steine, 2D/3D-Graphik-Testbeschleuniger, digitale Si gnalprozessoren sowie Audio/Video- und Multi-Media- Chips einsetzen.

Weitere Ausgestaltungen der Erfindung werden anhand der nachfolgenden Beschreibung und der Zeichnung näher er läutert. In der Zeichnung zeigen

Fig. 1 ein Blockschaltbild des wesentlichen Aufbaus eines Mikroprozessors,

Fig. 2 ein Blockschaltbild eines Beispiels für ein System zur Durchführung des Prüfverfahrens gemäß der vorliegenden Erfindung, das dem Mikroprozessor hin zugefügt wird,

Fig. 3A und 3B Beispiele für Pseudo-Codes für eine Simulations-Prüfbank, die erfindungs gemäß eingesetzt wird, um für jeden Befehl fehlerfreie Werte von einem rückgekoppelten Mehrfach-Schieberegi ster (MISR) zu sammeln,

Fig. 4A bis 4C Schemadiagramme von Beispielen für die Schieberegister TCR (Prüfkontrollregister), LFSR (lineares rückgekoppeltes Schieberegister) und MISR (rückgekoppeltes Mehrfach-Schie beregister), die beim Prüfverfahren und beim System gemäß der vorliegenden Erfindung zum Einsatz kommen,

Fig. 5A und 5B Blockschaltbilder von weiteren Bei spielen für den Aufbau des linearen rückgekoppelten Schieberegisters LFSR und des rückgekoppelten Mehrfach- Schieberegisters MISR gemäß den Fig. 4B bzw. 4C,

Fig. 6 ein Blockschaltbild eines Beispiels für ein erfindungsgemäßes System unter Verwendung einer: Grenzabtast-TAP-Kon trolleinheit (Grenzabtast-Prüfein gangs-Kontrolleinheit), und

Fig. 7 ein Blockschaltbild eines Beispiels eines umfassenden erfindungsgemäßen Systems zur Prüfung eines Mikroprozes sors mit einer komplexen Ausführein heit.

Im folgenden wird die Erfindung unter Bezugnahme auf ein bevorzugtes Ausführungsbeispiel näher erläutert. Der wesentliche Aufbau eines Mikroprozessors bzw. eines Mikrocontrollers (im folgenden kollektiv als "Mikroprozessor" bezeichnet) ist in Fig. 1 dargestellt. Ein typischer Mikroprozessor 10 umfaßt eine Programm zähl- und Befehlsabrufeinheit 12, eine Befehlsdecodier logik 14, eine Befehlsausführeinheit 16 und einen (nicht dargestellten) Systemspeicher. Die Befehlsab rufeinheit 12 erhält den Operationscode des nächsten Befehls entsprechend der Adresse im Programmzähler. Dieser Operationscode wird durch die Befehlsdecodierlo gik 14 decodiert, welche Funktionsauswahl- und Kon trollsignale für die Befehlsausführeinheit 16 erzeugt. Die Befehlsausführeinheit 16 empfängt außerdem den Ope randen (Dateneingabe bzw. Ausgabe von Ergebnissen der Operation) in der in Fig. 1 dargestellten Weise. Auf der Grundlage dieser Kontrollsignale berechnet einer der Logikblöcke innerhalb der Befehlsausführeinheit 16 de ren Funktion, wobei der Operand bzw. die Daten für diese Berechnung vom Systemspeicher kommen.

Bei der vorliegenden Erfindung wurde nun diese Grund struktur durch drei Register und zwei Multiplexer er weitert. Dabei besteht die wesentliche Idee darin, zu sätzliche Register dazu zu verwenden, einen Befehl ein zulesen, diesen Befehl mehrmals mit Pseudo-Zufallsdaten auszuführen und die resultierende Signatur als Aus gangssignal auszugeben. Bei einem der zusätzlichen Re gister handelt es sich um ein Prüfkontrollregister (TCR), das im Prüfmodus den Operationscode der Mikro prozessor-Befehle liefert. Zwei weitere Register, ein lineares rückgekoppeltes Schieberegister (LFSR) und ein weiteres rückgekoppeltes Mehrfach-Schieberegister (MISR) werden dazu verwendet, Zufallsdaten zu erzeugen bzw. die Prüfantwort zu komprimieren. Die Daten vom li nearen rückgekoppelten Schieberegister dienen als Ope randen für die vom Prüfkontrollregister gelieferten Be fehle. Das errechnete Ergebnis wird im rückgekoppelten Mehrfach-Schieberegister gespeichert. Die Verwendung von Zufallsdaten und deren Komprimierung dient dazu, die Prüfzeit wesentlich zu verringern und eine gute Fehlererfassung zu erzielen.

Das genannte Prinzip ist in Fig. 2 veranschaulicht. In Fig. 2 ist die Übermittlung von Befehlen und Daten in einem Prüfmodus und in einem Normalmodus dargestellt. Die zusätzlichen Register TCR 22, LFSR 24 und MISR 26 sowie zusätzliche Multiplexer 32 und 34 sind ebenfalls dargestellt. Die zusätzlichen Register TCR 22, LFSR 24 und MISR 26 werden im Prüfmodus eingesetzt. Die Multi plexer 32 und 34 dienen zum Umschalten der Leitwege für diese zusätzlichen Register zwischen dem Prüfmodus und dem Normalmodus. Das Prüfkontrollregister TCR 22 lie fert im Prüfmodus den Operationscode für die Mikropro zessorbefehle. Das lineare rückgekoppelte Schieberegi ster LFSR 24 und das rückgekoppelte Mehrfach-Schiebere gister MISR 26 dienen zur Erzeugung von Zufalls-Prüfda ten bzw. zum Komprimieren der Prüfantwort.

Das lineare rückgekoppelte Schieberegister LFSR 24 er zeugt den Prüfoperanden für den vom Prüfkontrollregi ster 22 gelieferten Befehl. Das von der Ausführeinheit 16 errechnete Ergebnis wird im rückgekoppelten Mehr fach-Schieberegister 26 gespeichert. Wie sich Fig. 2 entnehmen läßt, ist dem Prüfkontrollregister 22 bzw. dem linearen rückgekoppelten Schieberegister 24 zur Um schaltung zwischen Prüfmodus und Normalmodus ein Multi plexer 32 bzw. 34 zugeordnet. In Fig. 2 ist auch eine Kontrolleinheit 28 dargestellt, bei der es sich um eine Prüfvorrichtung für integrierte Schaltungen, eine Grenzabtast-TAP-Kontrolleinheit (Grenzabtast-Prüfein gangs-Kontrolleinheit) oder eine "On-Chip" -Prüfkon trolleinheit handeln kann. Die Kontrolleinheit 28 dient zur Kontrolle des gesamten Prüfverfahrens durch Über mittlung eines Modusauswahlsignals an die Multiplexer 32 und 34 und von Prüfbefehlen über das Prüfkon trollregister 22 und das lineare rückgekoppelte Schie beregister 24 an den zu prüfenden Mikroprozessor 10. Außerdem vergleicht sie die sich ergebenden Antwortsig nale des Mikroprozessors 10 mit den vorberechneten SOLL-Werten.

Im Prüfmodus werden das Prüfkontrollregister 22 und das lineare rückgekoppelte Schieberegister 24 durch ein an die Multiplexer 32 und 34 geleitetes Modusauswahlsig nals elektrisch mit dem Mikroprozessor 10 verbunden. Wie erwähnt, werden dem Prüfkontrollregister 22 durch die Kontrolleinheit 28 (Prüfvorrichtung für integrierte Schaltungen o. ä.) Prüfbefehle zugeführt. Der Prüfbefehl gelangt dann durch den Multiplexer 32 zur Befehlsdeco dierlogik 14 und weiter zur Befehlsausführeinheit 16. Auf der Grundlage des Prüfbefehls erzeugt das lineare rückgekoppelte Schieberegister 24 Prüfmuster, die der Ausführeinheit 16 über den Multiplexer 34 zugeführt werden. Bei diesem Beispiel handelt es sich beim vom linearen rückgekoppelten Schieberegister 24 erzeugten Prüfmuster wie erwähnt um ein Zufallsmuster. Das resul tierende Ausgangssignal der Ausführeinheit 16 wird durch das rückgekoppelte Mehrfachschieberegister 26 komprimiert, um eine Signatur zu erzeugen, die durch die Prüfvorrichtung für integrierte Schaltungen oder andere Kontrollmittel bewertet wird.

Die Abfolge der Prüfschritte bei dieser Anordnung läßt sich wie folgt zusammenfassen:

1. Aktivierung des Prüfmodus. In diesem Modus dienen anstatt der Speicherinhalte der Befehlsabrufeinheit 12 die Speicherinhalte des Prüfkontrollregisters 22 als Befehle.
2. Initialisierung des Prüfkontrollregisters 22, des linearen rückgekoppelten Schieberegisters 24 und des rückgekoppelten Mehrfach-Schieberegisters 26 entwe der durch direkte Kontrolle oder über Prüfkontroll signale der Kontrolleinheit 28, bei der es sich je nach gewählter Anordnung um eine Prüfvorrichtung für integrierte Schaltungen, eine Grenzabtast-Kon trolleinheit oder eine "On-Chip"-Prüfkontrolleinheit handelt.
3. Laden des Operationscodes eines Befehls im Prüfkon trollregister 22. Je nach Anordnung kann es sich da bei entweder um ein paralleles oder um ein serielles Laden (etwa durch Abtasten) handeln.
4. Taktsteuerung des linearen rückgekoppelten Schiebe registers 24 und des rückgekoppelten Mehrfach-Schie beregisters 26 entweder für eine bestimmte Anzahl von Zyklen oder für 2^N-1 Zyklen (volle Länge) für ein lineares rückgekoppeltes N-Bit-Schieberegister. Bei diesem Schritt wird der Befehl im Prüfkontroll register 22 wiederholt mit Daten vom linearen rück gekoppelten Schieberegister ausgeführt. Wenn bei spielsweise 1.000 Takte vorgesehen sind, so wird der Befehl im Prüfkontrollregister 22 1.000 mal mit 1.000 verschiedenen Operanden (vom linearen rückge koppelten Schieberegister 24 bereitgestellten Zu fallsdaten) ausgeführt.
5. Abrufen des Speicherinhalts (Signatur) des rückge koppelten Mehrfach-Schieberegisters 26 zur Fehlerbe stimmung.
6. Vergleich des Speicherinhalts des rückgekoppelten Mehrfach-Schieberegisters 26 mit einer vorberechne ten Simulationssignatur zur Bestimmung, ob ein Feh ler aufgetreten ist. Dieser Vergleich kann von einer Prüfvorrichtung für integrierte Schaltungen oder ei ner anderen automatischen Prüfeinheit (ATE) durchge führt werden.
7. Wiederholen der Schritte 2) bis 6) mit verschiedenen Befehlen, bis alle Befehle ausgeführt wurden.

Die genannte Abfolge an Prüfschritten setzt voraus, daß nach der Vervollständigung des Layouts des zu prüfenden Mikroprozessors eine Simulations-Prüfbank entwickelt wird, die alle Befehle mit Daten vom linearen rückge koppelten Schieberegister und Signaturen vom rückgekop pelten Mehrfach-Schieberegister ausführt, sobald jeder Programmdurchlauf gespeichert ist. Aufgrund der Simula tion ist somit bekannt, wie der fehlerfreie Speicherin halt des rückgekoppelten Mehrfach-Schieberegisters nach jedem Befehlsdurchlauf lautet. Ein Beispiel für den Pseudocode zur Entwicklung einer derartigen Simulati ons-Prüfbank für jeden Befehl ist in den Fig. 3A und 3B dargestellt.

Durch das genannte Vorgehen wird festgestellt, ob jeder Befehl korrekt durchgeführt wird, wodurch Funktionsfeh ler abgedeckt sind. Falls auch ein Feststellen von Haftfehlern (Fehler in einer Schaltung, der dazu führt, daß eine Leitung dauerhaft entweder die Logik 1 oder die Logik 0 beibehält) gewünscht wird, kann die Fehler simulation mit verschiedenen Werten für m (Anzahl der durch das lineare rückgekoppelte Schieberegister er zeugten Muster) durchgeführt werden. So bieten bei spielsweise Fehlersimulationen, bei denen m den Wert 1.000 oder 10.000 aufweist oder der Gesamtlänge ent spricht, die Möglichkeit, Haftfehler auf verschiedenen Ebenen festzustellen. Somit läßt sich der Wert für m je nach Anwendung wählen. Zur Fehlersimulation kann jedes kommerziell erhältliche EDA-Verfahren, etwa VeriFault von Cadence, verwendet werden.

Fig. 4 zeigt Beispiele für die Anordnung von Prüfregi ster TCR, linearem rückgekoppelten Schieberegister LFSR und rückgekoppeltem Mehrfach-Schieberegister MISR. Ab hängig von der Art der Gesamtkontrolle gibt es dabei für die Anordnung viele verschiedene Möglichkeiten, wo bei die Kontrolle durch eine Prüfvorrichtung für inte grierte Schaltungen erfolgen oder von einer Grenzab tast-TAP-Kontrolleinheit oder einer unabhängigen "On- Chip"-Prüfkontrolleinheit durchgeführt werden kann. Auch die Ausbildung des Prüfregisters, des linearen rückgekoppelten Schieberegisters und des rückgekoppel ten Mehrfach-Schieberegisters ändert sich geringfügig in Abhängigkeit vom Gesamtkontrollmechanismus. Die Fig. 4A bis 4C beziehen sich daher nur auf eine mögliche Ausführung des Prüfregisters, des linearen rückgekop pelten Schieberegisters und des rückgekoppelten Mehrfachschieberegisters auf der Funktionsebene (im Hinblick auf die Art der Dateneingabe bzw. Datenaus gabe), während dabei auf Gatter- bzw. Transistorebene viele verschiedene Ausführungen möglich sind. Gemäß der vorliegenden Erfindungen müssen die Register die fol genden Grundvoraussetzungen erfüllen:

- Prüfkontrollregister (TRC): Hierbei sollte es sich um ein Parallelausgaberegister handeln. Die Eingabe kann entweder seriell oder parallel erfolgen; aller dings wird beim Paralleleingabetyp auf der Chipebene eine große Anzahl von Drähten für die Primäreingabe benötigt, während bei einer seriellen Eingabe ein Draht für die Primäreingabe ausreicht. Falls das Re gister mit serieller Eingabe arbeitet, wird auch ein Modusauswahlsignal benötigt, um ein Umschalten von serieller Eingabe zu paralleler Ausgabe und umge kehrt zu ermöglichen, wie sich dies Fig. 4A entnehmen läßt.
- Linear rückgekoppeltes Schieberegister (LFSR): Hier für werden Initialisierungs- und Start-/Endsignale benötigt, wie in Fig. 4B dargestellt. Beim Start-/End signal kann es sich um das Prüfkontrollsignal handeln; es kann aber auch ein Signal verwendet wer den, das aus dem Prüfkontrollsignal abgeleitet wurde, wie sich dies Fig. 2 entnehmen läßt. Im li nearen rückgekoppelten Schieberegister 24 kann jedes beliebige Polynom eingesetzt werden, allerdings wer den zur Erzeugung von 2^N-1-Mustern vorteilhaft Prim zahl-Polynome verwendet. Das vom linearen rückgekop pelten Schieberegister 24 generierte Pseudo-Zufalls muster wird der Ausführeinheit 16 zugeführt.
- Rückgekoppeltes Mehrfach-Schieberegister (MISR):
Auch bei diesem Register werden Initialisierungs- und Start-/Endsignale benötigt, wie sich dies Fig. 4C entnehmen läßt. Zusätzlich werden allerdings auch noch ein serielles Ausgabesignal und ein Modusaus wahlsignal benötigt, das ein Umschalten vom Daten komprimierungs- zu einem Schieberegistermodus und umgekehrt ermöglicht. Statt eines seriellen kann auch ein paralleles Ausgangssignal verwendet werden, dabei wird jedoch für die Primärausgabe auf der Chip ebene eine große Anzahl von Drähten benötigt. Das Startsignal des rückgekoppelten Mehrfach-Schiebere gisters 26 kann aus dem Startsignal des linearen rückgekoppelten Schieberegisters 24 abgeleitet wer den. Um zu verhindern, daß in einer Leitung der Aus führeinheit 16 unbekannte Daten vorliegen, sollte das Startsignal für das rückgekoppelte Mehrfach- Schieberegister 26 um eine Zeiteinheit verzögert werden, die der Latenzzeit der Leitung entspricht oder größer ist.

In den Fig. 5A und 5B sind Beispiele für die Flip-Flop- Ebene des linearen rückgekoppelten Schieberegisters LFSR und des rückgekoppelten Mehrfach-Schieberegisters MISR dargestellt. Fig. 5A zeigt ein. Beispiel für ein li neares rückgekoppeltes Schieberegister, welches aus in Reihe geschalteten D-Flip-Flops D0 bis D2 und Exklusiv- ODER-Gattern E0 bis E2 besteht, wobei die Exklusiv- ODER-Gatter die Rückkopplungsverbindungen für die Flip- Flops bilden. Diese Anordnung erzeugt in bekannter Weise ein Pseudo-Zufallssignal. Das Beispiel eines rückgekoppelten Mehrfach-Schieberegisters entspricht im wesentlichen dem des linearen rückgekoppelten Schie beregisters, abgesehen davon, daß hier an jedem Exklu siv-ODER-Gatter E0 bis E2 ein zusätzlicher Eingabean schluß vorgesehen ist.

Die Kontrolle dieser Anordnung kann in verschiedener Weise erfolgen, wie dies in bezug auf die Beispiele für die Kontrolleinheit 28 in Fig. 2 bereits angedeutet wurde. Die Prüfung direkt durch die Logikprüfvorrich tung (ATE) erfolgt dabei unmittelbar. In einem solchen Fall liefert die Logikprüfvorrichtung die Takt- und Prüfkontrollsignale und bewertet auch die Prüfantwort (Signatur des rückgekoppelten Mehrfach-Schieberegi sters), um zu bestimmen, ob die Prüfung bestanden wurde.

Wenn die zu prüfende integrierte Schaltung entweder eine On-Chip-Prüfkontrolleinheit aufweist oder die Mög lichkeit besitzt, eine Grenzabtastung vorzunehmen, wer den die Prüfkontrollsignale und die Prüfantwort durch die On-Chip-Prüfkontrolleinheit bzw. die Grenzabta stungs-TAP-Kontrolleinheit weitergeleitet (bzw. ggf. sogar von dieser kontrolliert). So kann beispielsweise ein RUNBIST-Befehl in der Grenzabtast-TAP-Kontrollein heit dazu verwendet werden, die Prüfkontrollsignale zu generieren; der Operationscode kann durch die TAP-Kon trolleinheit in das Prüfkontrollregister eingelesen und die Antwort durch die TAP-Kontrolleinheit ausgelesen werden.

Fig. 6 zeigt eine derartige Ausgestaltung unter Verwen dung einer Grenzabtast-TAP-Kontrolleinheit, die auf ei ner durch den IEEE/ANSI-Standard 1149.1 definierten Standard-Grenzabtast-Struktur basiert. Ein Grenzabtast register (Abtastkette) 40 wird an Eingabe/Ausgabe-Pins des zu prüfenden Mikroprozessors eingeführt. Dabei ist ein Prüfdateneingabepin (TDI-Pin) an ein Befehlsregi ster 48 sowie das Prüfkontrollregister 22, ein Bauteil- ID-Register 44 und ein Bypass-Register 46 angeschlos sen. Die TAP-Kontrolleinheit 28 umfaßt E/A-Pins für einen Prüftakt (TCK), ein Prüfmodusauswahlsignal (TSM) und ein Prüfrücksetzsignal (TRST). Zur Übertragung der Signatur vom rückgekoppelten Mehrfach-Schieberegister 26 zu einem Prüfdatenausgangspin (TDO-Pin) sind Multiplexer 36 und 38 vorgesehen. Bei dieser Anordnung wird die Prüfung durchgeführt, indem die Prüfvektoren und Befehle durch das TDI-Pin, das Prüfkontrollregister 22 und das lineare rückgekoppelte Schieberegister 24 in den Mikroprozessor 10 eingeschrieben und die Antwort des Mikroprozessors 10 durch das rückgekoppelte Mehr fachschieberegister 26 und den TDO-Pin ausgelesen wer den.

In den Fig. 2 und 6 ist die Ausführeinheit nicht näher spezifiziert. Je nach integrierter Schaltung kann es sich dabei um eine einfache arithmetische und logische Einheit ALU oder um eine Gruppe komplexer Blöcke han deln, die Ganzzahl- und Gleitkommaartihmetikoperationen sowie entsprechende Logikoperationen durchführen kön nen. Ein Beispiel hierfür ist in Fig. 7 gezeigt.

Beim Beispiel gemäß Fig. 7 umfaßt eine Ausführeinheit 16 mehrere Blöcke aus Ganzzahl- und Gleitkommaartihme tikeinheiten 51 bis 56. Wie sich Fig. 7 entnehmen läßt, weist der Aufbau für dieses neue Prüfverfahren keine Veränderungen gegenüber den Fig. 2 und 6 auf, sondern ist hierzu identisch. Der einzige Unterschied besteht darin, daß der Funktionswahlmultiplexer 34 der Aus führeinheit 16 so modifiziert wurde, daß er auch als Operanden-Wahlmultiplexer dient. In den Fig. 2 und 6 ist kein Funktionswahlmultiplexer vorgesehen und daher wird hier ein weiterer Multiplexer hinzugefügt, um die Daten vom linearen rückgekoppelten Schieberegister während der Prüfung als Operanden entsprechend den jeweiligen Arithmetikfunktionen der Blöcke 51 bis 56 auszuwählen. Wenn andererseits bereits ein Funktionswahlmultiplexer innerhalb der Ausführeinheit 16 vorgesehen ist, ent spricht die Anordnung für dieses Prüfverfahren den Dar stellungen gemäß den Fig. 2 und 6.

Die Hauptvorteile der vorliegenden Erfindung liegen darin, daß bei dieser Anordnung die zusätzlich benö tigte Hardware kaum ins Gewicht fällt, während die An ordnung eine hundertprozentige Fehlererfassung sowie außerdem die Möglichkeit bietet, Haftfehler zu erken nen. Die bei der vorliegenden Erfindung benötigte zu sätzliche Hardware ist kaum der Rede Wert und führt zu keiner Leistungseinbuße im normalen Betrieb der inte grierten Schaltung. Die vorliegende Erfindung läßt sich bei einer großen Anzahl verschiedener integrierter Schaltungen einsetzen, beispielsweise bei Standard-Mi kroprozessoren bzw. -Mikrocontrollern, eingebetteten Mikroprozessoren, eingebetteten Bausteinen, 2D/3D-Gra phik-Testbeschleunigern, DSPs, Audio/Video- und Multi- Media-Chips.

Diese Anordnung ermöglicht dabei die beiden folgenden Arten der Fehlererfassung:

1. Erfassung von Funktionsfehlern: Durch die mehrfache Ausführung jedes Befehls mit verschiedenen Daten wird sichergestellt, daß bei den einzelnen Befehlen keine Funktionsfehler auftreten.
2. Erfassung von Haftfehlern: Da in Abhängigkeit von Befehlen im Prüfkontroll- und im linearen rückgekop pelten Schieberegister verschiedene Leitungen sensi bilisiert werden, wird durch den Vergleich der Sig natur des Mehrfach-Schieberegisters mit einer Simu lationssignatur sichergestellt, daß in verschiedenen Leitungen keine Haftfehler auftreten. Durch die Fehlersimulation des Gatterniveaumodells der Aus führeinheit mit einem linearen rückgekoppelten Schieberegister, einem Mehrfach-Schieberegister und einem Prüfkontrollregister kann während der Herstel lungsprüfung die exakte Erfassung von Haftfehlern quantifiziert werden.

Was den Bedarf an zusätzlichen Bereichen betrifft, so werden bei diesem System nur drei zusätzliche Register und höchstens zwei Multiplexer benötigt. Bei den drei Registern handelt es sich um ein Prüfkontrollregister, dessen Länge der Wortgröße (Befehlsbreite) des Mikro prozessors entspricht, ein lineares rückgekoppeltes Schieberegister und ein Mehrfach-Schieberegister. Sowohl das lineare rückgekoppelte Schieberegister als auch das Mehrfach-Schieberegister können jede beliebige Länge aufweisen. Lineare rückgekoppelte Schieberegister und Mehrfach-Schieberegister mit einer Breite von 16 bzw. 32 Bits sind für alle praktischen Zwecke ausrei chend. Wenn sich die Breite des Datenbusses von der Breite des linearen rückgekoppelten Schieberegisters unterscheidet, so können Ausgangssignale des linearen rückgekoppelten Schieberegisters mehrfach aufgefächert werden, um die Datenbreite anzupassen.

Claims

1. Schaltungssystem zum Prüfen eines Mikroprozessors, der eine Befehlsabrufeinheit, einen Befehlsde codierer, einen Hauptspeicher sowie eine Befehlsaus führeinheit umfaßt, wobei das Schaltungssystem die folgenden Bestandteile enthält:

1. ein Prüfkontrollregister zum Zuführen von Prüf befehlen zum Befehlsdecodierer des Mikroprozes sors;
2. einen ersten Multiplexer zum Wählen entweder der Prüfbefehle vom Prüfkontrollregister oder der Befehle von der Befehlsabrufeinheit;
3. ein lineares rückgekoppeltes Schieberegister zum Zuführen eines Prüfoperanden zur Befehlsaus führeinheit des Mikroprozessors;
4. einen zweiten Multiplexer zum Wählen des Prüf operanden vom linearen rückgekoppelten Schiebere gister oder des Operanden vom Hauptspeicher;
5. ein rückgekoppeltes Mehrfach-Schieberegister, welches Ergebnisse von der Befehlsausführeinheit des Mikroprozessors empfängt, sowie
6. eine Kontrolleinheit zum Zuführen der Prüfbe fehle zum Prüfkontrollregister und dem linearen rückgekoppelten Schieberegister und zum Bewerten einer Ausgangssignatur des rückgekoppelten Mehr fach-Schieberegisters.

2. Schaltungssystem nach Anspruch 1, wobei das lineare rückgekoppelte Schieberegister den Prüfoperanden in Form eines Zufallsprüfmusters erzeugt und wobei ein durch das Zufallsprüfmuster hervorgerufenes Aus gangssignal der Befehlsausführeinheit vom rückgekop pelten Mehrfach-Schieberegister komprimiert wird.

3. Schaltungssystem nach Anspruch 1, wobei die Kon trolleinheit den Prüfbefehl dem Prüfkontrollregister und dem linearen rückgekoppelten Schieberegister zu führt, wobei der Prüfbefehl durch eine Simulations- Prüfbank in der Entwicklungsphase des Mikroprozes sors simuliert wird und korrekte Signaturdaten in der Kontrolleinheit zum Vergleich von korrekten Da ten mit den Ausgangsdaten vom rückgekoppelten Mehr fach-Schieberegister vom Prüfsystem vor dem Beginn der Prüfung bereit gestellt werden.

4. Schaltungssystem nach Anspruch 1, wobei es sich bei der Kontrolleinheit entweder um eine Prüfvorrichtung für integrierte Schaltungen, eine Prüf-Zugriffsan schluß-Kontrolleinheit einer Grenzabtastungsanord nung oder eine On-Chip-Kontrolleinheit eines IC- Chips handelt.

5. Schaltungssystem nach Anspruch 1, wobei das Prüfkontrollregister den Prüfbefehl von der Kon trolleinheit in serieller Form empfängt und den Prüfbefehl in paralleler Form zur Befehlsdecodierlo gik sendet.

6. Schaltungssystem nach Anspruch 1, wobei das lineare rückgekoppelte Schieberegister eine Vielzahl von se riell miteinander verbundenen Flip-Flops sowie we nigstens ein Exklusiv-ODER-Gatter umfaßt, das ein Ausgangssignal eines zu einem späteren Abschnitt ge hörenden Flip-Flops zum Eingang eines zu einem frü heren Abschnitt gehörenden Flip-Flops zurückleitet, wobei das lineare rückgekoppelte Schieberegister Initialisierungs-Eingangsinformationen zum Initiali sieren der seriell miteinander verbundenen Flip- Flops sowie Start/End-Eingangsinformationen zur Kon trolle der Start- bzw. Endoperationen des linearen rückgekoppelten Schieberegisters empfängt.

7. Schaltungssystem nach Anspruch 1, wobei das rückge koppelte Mehrfach-Schieberegister eine Vielzahl von in Reihe geschalteter Flip-Flops sowie zwei oder mehr Exklusiv-ODER-Gatter umfaßt, von denen wenig stens eines ein Ausgangssignal eines Flip-Flops ei nes späteren Abschnitts an einen Eingang eines Flip- Flops eines früheren Abschnitts zurückleitet, wobei das rückgekoppelte Mehrfach-Schieberegister zwei oder mehr mit dem jeweils zugehörigen Exklusiv-ODER- Gatter verbundene Eingänge umfaßt, die In itialisierungs-Eingangsinformationen zur Initiali sierung der in Reihe geschalteten Flip-Flops bzw. Start-/End-Eingangsinformationen zur Kontrolle der Start- bzw. Endoperationen des rückgekoppelten Mehrfach-Schieberegister empfangen.

8. Schaltungssystem nach Anspruch 1, wobei der zweite Multiplexer zusätzlich in der Lage ist, eine Funkti onswahl zu treffen, in den Prüfoperanden wahlweise entsprechenden Rechenwerken zuzuführen, wenn die Befehlsausführeinheit eine Vielzahl von Rechenwerken enthält.

9. Verfahren zum Bewerten eines Mikroprozessors, der eine Befehlsabrufeinheit, einen Befehlsdecodierer, einen Hauptspeicher und eine Befehlsausführeinheit umfaßt, wobei das Verfahren die folgenden Schritte enthält:

1. Aktivieren eines Prüfmodus;
2. Initialisieren eines Prüfkontrollregisters, ei nes linearen rückgekoppelten Schieberegisters und eines rückgekoppelten Mehrfach-Schieberegi sters;
3. Laden eines Operationscodes eines Prüfbefehls im Prüfkontrollregister;
4. Zuführen von Speicherinhalten des Prüfkontrollregisters zum Befehlsdecodierer;
5. Taktsteuerung des linearen rückgekoppelten Schieberegisters und des rückgekoppelten Mehr fach-Schieberegisters entweder für eine festge legte Anzahl von Zyklen oder für 2^N-1 Zyklen, wobei N für eine Anzahl von Abschnitten des li nearen rückgekoppelten Schieberegisters und des rückgekoppelten Mehrfach-Schieberegisters steht;
6. Abrufen des Speicherinhalts (Signatur) des rück gekoppelten Mehrfach-Schieberegisters;
7. Vergleichen der Signatur des rückgekoppelten Mehrfach-Schieberegisters mit einer vor berechneten Simulationssignatur zur Bestimmung, ob ein Fehler vorliegt; und
8. Wiederholen der genannten Schritte mit verschie denen Befehlen, solange bis alle Befehle ange wandt wurden.

10. Verfahren nach Anspruch 9, wobei das lineare rückgekoppelte Schieberegister den Prüfoperanden in Form eines Zufallsprüfmusters erzeugt und wobei ein durch das Zufallsprüfmuster hervorgerufenes Aus gangssignal der Befehlsausführeinheit vom rückgekop pelten Mehrfach-Schieberegister komprimiert wird.

11. Verfahren nach Anspruch 9, wobei die Kontrolleinheit den Prüfbefehl dem Prüfkontrollregister und dem li nearen rückgekoppelten Schieberegister zuführt, wo bei der Prüfbefehl durch eine Simulations-Prüfbank in der Entwicklungsphase des Mikroprozessors simu liert wird und korrekte Signaturdaten in der Kon trolleinheit zum Vergleich von korrekten Daten mit den Ausgangsdaten vom rückgekoppelten Mehrfach- Schieberegister vom Prüfsystem vor dem Beginn der Prüfung bereitgestellt werden.

12. Verfahren nach Anspruch 9, wobei es sich bei der Kontrolleinheit entweder um ein Prüfvorrichtung für integrierte Schaltungen, eine Prüf-Zugriffsanschluß- Kontrolleinheit einer Grenzabtastungsanordnung oder eine On-Chip-Kontrolleinheit eines IC-Chips handelt.

13. Verfahren nach Anspruch 9, wobei das Prüfkontrollregister den Prüfbefehl von der Kon trolleinheit in serieller Form empfängt und den Prüfbefehl in paralleler Form zur Befehlsdecodierlo gik sendet.

14. Verfahren nach Anspruch 9, wobei das lineare rückgekoppelte Schieberegister eine Vielzahl von se riell miteinander verbundenen Flip-Flops sowie we nigstens ein Exklusiv-ODER-Gatter umfaßt, das ein Ausgangssignal eines zu einem späteren Abschnitt ge hörenden Flip-Flops zum Eingang eines zu einem frü heren Abschnitt gehörenden Flip-Flops zurückleitet, wobei das lineare rückgekoppelte Schieberegister Initialisierungs-Eingangsinformationen zum Initiali sieren der seriell miteinander verbundenen Flip- Flops sowie Start/End-Eingangsinformationen zur Kon trolle der Start- bzw. Endoperationen des linearen rückgekoppelten Schieberegisters empfängt.

15. Verfahren nach Anspruch 9, wobei das rückgekoppelte Mehrfach-Schieberegister eine Vielzahl von in Reihe geschalteter Flip-Flops sowie zwei oder mehr Exklu siv-ODER-Gatter umfaßt, von denen wenigstens eines ein Ausgangssignal eines Flip-Flops eines späteren Abschnitts an einen Eingang eines Flip-Flops eines früheren Abschnitts zurückleitet, wobei das rückge koppelte Mehrfach-Schieberegister zwei oder mehr mit dem jeweils zugehörigen Exklusiv-ODER-Gatter verbun dene Eingänge umfaßt, die Initialisierungs-Ein gangsinformationen zur Initialisierung der in Reihe geschalteten Flip-Flops bzw. Start-/End-Eingangsin formationen zur Kontrolle der Start- bzw. Endopera tionen des rückgekoppelten Mehrfach-Schieberegister empfangen.

16. Verfahren nach Anspruch 9, wobei der zweite Multi plexer zusätzlich in der Lage ist, eine Funktions wahl zu treffen, um den Prüfoperanden wahlweise entsprechenden Rechenwerken zuzuführen, wenn die Befehlsausführeinheit eine Vielzahl von Rechenwerken enthält.