TW539857B - Circuit structure for testing microprocessors and test method thereof - Google Patents

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539857 A7 B7 五、發明說明（1 ) 發明領域 本發明是有關於一種測試微處理器與微控制器之電路 構造與方法，且尤其是，有關於一種測試I C晶片或由電 路板中微處理器與微控制器之電路構造及方法，該方法實 質上不增加硬體之額外成本。 發明背景 微處 認爲是I 諸如I C 理器。I 預期値數 理器已急 接腳數， ，高速且 更多測試 器，時序 理器與微控制器（ C測試中最複雜問 測試器之自動測試 C測試器對待測微 據加以估算微處理 劇改善具效能，如 故測試這種微處理 因此非常昂貴。例 接腳（測試頻道） 產生器以及一機架 此後稱 ''微處理器 題之一 ° 一般而言 設備（A 處理器提 器之回應 操作速度 器之I C 如，這種 ，各測試 處理器， T E )加以 供一種測試 結果。因最 、密度、功 測試器需要 I C測試器 接腳包含一 而形成一非 )測試被 通常使用 測試微處 組態並以 近之微處 能性，及 非常大型 具數百或 組態產生 常大且高 請 先 閱 讀 背 δ 之 注 意 事 項 再 |«έ 頁i 訂 線 經濟部智慧財產局員工消費合作社印製 成本之系統。 在其它方法中，使用諸如掃瞄，部份掃瞄，邏輯 B I S T，掃瞄式B I S T之各種測試用設計（D F T ) 及內建自我測試（B I S T )設計加以測試一微處理器內 之各種邏輯方塊。在這些方法中之主要問題爲需要大量之 額外硬體區域（額外邏輯電路）加以實施測試邏輯。例如 ，實施掃瞄一般需要大槪1 0 %之區域額外成本而掃瞄式 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -4 - 539857 A7 B7 五、發明說明（2 ) B I S T則需要大槪1 〇 - 1 5 %之區域額外成本在掃瞄 實施之上。這大區域額外成本造成較大之鑄模，這造成每 片晶圓中較少量之鑄模，較低之良率及較高之成本。 而且，這些測試設計也造成5 - 1 0 %之效能損失。 由於微處理器中額外之硬體成本，這種效能損失一向爲微 處理器中信號之傳播延遲。例如，在掃瞄實施中，微處理 器中之各正反器電路前有一選擇器（多工器）加以選擇性 地提供正反器一掃入信號或一正常信號。這種額外之選擇 器造成正反器電路整體效能之延遲時間。因此，測試用設 計與內建自我測試設計相反地影響微處理器之效能，如由 於信號傳播延遲造成之操作速度。 發明摘要 因此，本發明之一項目的在提供一種測試微處理器之 方法與構造，而不具傳統技術中所含之壞處。 本發明之另一項目的在提供一種測試微處理器之方法 與構造，其中，該方法實質上在I C晶片中不需有硬體之 額外成本。 本發明之還一目的在提供一種測試微處理器之方法與 構造，該方法在待測之微處理器中不含效能損失。 本發明之還一目的在提供一種測試微處理器之方法與 構造，該方法可以低成本及高效率加以測試微處理器。 在本發明中，加入三個額外暫存器到微處理器周邊並 提供隨機測試組態給微處理器並在與預先計算之簽名比較 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -5 - (請先閱讀背面之注意事項再填寫本頁) - -丨線· 經濟部智慧財產局員工消費合作社印製 539857 A7 ______B7 五、發明說明（3 ) 前壓縮微處理器之回應。 爲了測試具一指令找取單元，一指令解碼器，一系統 記億體，以及一指令執行單元之微處理器，本發明包含： 一消ίΐ試控制暫存器供測試期間提供指令給微處理器之 指令解碼器； 一第一多工器供從測試控制暫存器選擇測試指令或從 指令找取單元選擇指令； 一線性回授位移暫存器供提供測試運算元給微處理器 之指令執行單元； 一第二多工器供從線性回授位移暫存器選擇測試運算 元或從系統記憶體選擇運算元； 一多重輸入回授位移暫存器供從指令執行單元接收結 果，以及 一控制器，供提供測試指令給測試控制暫存器與線性 回授位移暫存器並估算多重輸入回授位移暫存器之輸出簽 名。 本發明另一方面爲一種測試微處理器之方法，該方法 包含下列步驟： 經濟部智慧財產局員工消費合作社印製 (a )啓動一測試模式； .(b )將一測試控制暫存器，一線性回授位移暫存器 ，以及一多重輸入回授位移暫存器啓始化； (c )將測試控制暫存器載入一測試指令之〇p c〇de ( 運算碼）； (d )提供測試控制暫存器內容給指令找取； 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公爱）-6- 539857 A7 __B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（4 ) (e )以一固定循環數或2 N - 1個循環計算線性回授 位移暫存器及多重輸入回授位移暫存器之時脈，其中，N 爲線性回授位移暫存器與多重輸入回授位移暫存器之階數 (f )取出多重輸入回授位移暫存器之內容（簽名） (g )比較多重輸入回授位移暫存器之簽名與預先計 算之模擬簽名，決定是否有缺陷；以及 (h )以不同指令重複前述步驟（a ) —（ g )直到 行使所有指令。 本發明不需大區域之額外成本，它只需三個暫存器， 且不會造成效能損失。這方法適用標準之產品微處理器以 及內嵌式微處理器，內嵌式核心，2 D/3 D圖形加速器 ’ D S P (數位信號處理器），音頻/視頻，以及多媒體 晶片。 圖式簡述 第1圖爲一表示微處理器基本構造之設計圖。 第2圖爲一表示要加入微處理器中之構造例子，用以 實施本發明測試方法之設計圖。 第3 A與3 B圖表示供模擬測試台收集根據本發明各 指令之無錯Μ I S R (多重輸入回授位移暫存器）値之僞 碼例子。 第4 Α - 4 C圖爲表示本發明測試方法及構造中所使 (請先閱讀背面之注意事項再填寫本頁) - τ訂： -線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -7 - 539857 A7 ___B7 五、發明說明（5 ) 周位移暫存器T C R (測試控制暫存器），L F S R (線 性回授位移暫存器）以及Μ I S R (多重輸入回授位移暫 存器）例子之設計圖。 第5Α及5Β圖爲表示第4Β與4C圖之LFSR ( 線性回授位移暫存器）與Μ I S R (多重輸入回授位移暫 存器）構造之進一步例子之方塊圖。 第6圖爲表示經由一邊界掃瞄T A Ρ (測試存取埠） 控制器，實施本發明之構造例子之設計方塊圖。 第7圖爲表示實施本發明加以測試-具有複雜執行單 元微處理器之構造例子之設計方塊圖。 主要元件對照 10 微處理器 12 指令找取單元 14 指令解碼邏輯 16 指令執行單元 3 2,34,3 6,3 8 多工器 28 控制器 40 邊界掃瞄暫存器 46 旁通暫存器 48 指令暫存器 44 裝置I D暫存器 51-56 算術單元 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -8 - — ILIII1 — — — — — —· I I (請先閱讀背面之注意事項再填寫本頁) . --線_ 經濟部智慧財產局員工消費合作社印製 539857 A7 B7 五、發明說明（6 ) 優選實施例詳述 第1圖中表示微處理器與微控制器（此後合稱爲 ''微 處理器〃）之一般構造。一典型之微處理器10包含一程 式計數器與指令找取單元1 2，一指令解碼邏輯1 4 ’ 一 指令執行單元1 6，以及一系統記憶體（未示出）。指令 找取單元1 2包含以程式計數器中位址爲依據之下一指令 之運算碼。這運算碼是以指令解碼邏輯1 4加以解碼，這 爲指令執行單元1 6產生功能選擇與控制信號。如第1圖 中所示，指令執行單元1 6也接收運算元（輸入資料或由 運算產生之結果）。根據這些控制信號，指令執行單元 1 6之其中一邏輯方塊會計算其功能。此計算之運算元或 資料是得自系統記憶體。 在本發明中，發明者已經以三個暫存器與兩個多工器 修改了這一般構造。本發明之基本理念在利用額外暫存器 掃入一指令，以僞隨機資料將其執行多次並取出簽名結果 。其中之一額外暫存器爲測試控制暫存器（T C R )，在 測試模式期間提供微處理器指令之運算碼。分別使用兩個 額外暫存器，一線性回授位移暫存器（L F S R )與另一 多重輸入回授位移暫存器（Μ I S R )產生隨機資料並壓 縮測試回應。使用從L F S R之資料作爲由T C R所提供 指令之運算元。所計算之結果是儲存在Μ I S R中。使用 隨機資料及其壓縮背後之理念爲實質上降低測試時間並獲 得高度缺陷範圍。 這原理是說明在第2圖中。第2圖中表示在測試模式 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -9 - !!%1 (請先閱讀背面之注意事項再填寫本頁) 訂·· -線 缦資郎智慧財產局員工消費合阼杜印製 539857 A7 B7 __ 五、發明說明（7 ) 與正常模式期間之指令與資料流動。也有表示額外暫存器 TCR22 ’ LESR24 ’ 與MI SR26 以及額外之 (請先閱讀背面之注意事項再填寫本頁) 多工器3 2與3 4。在測試模式中使用額外之暫存器 TCR22 ，LFSR24，及MI SR26 這些額外暫 存器使用多工器3 2與3 4在測試模式與正常模式之間切 換路徑。T C R 2 2在測試模式期間提供微處理器指令之 運算碼。分別使用LFSR24與MISR26產生隨機 測試資料並壓縮測試回應。

L F S R 2 4產生由T C R 2 2所提供指令之測試運 算元。從執行單元1 6所計算之結果是儲存在Μ I S R 2 6中。如第2圖中所示，分別提供多工器3 2與3 4給 T C R 2 2與L F S R 2 4在測試模式與平常模式之間切 換。第2圖也表示一控制器28，它可爲I C測試器，邊 界掃瞄T A Ρ (測試存取埠）控制器，或一體晶比測試控 制器。控制器2 8經由T C R 2 2與L F S R 2 4傳輸一 模式選擇信號給多工器3 2與3 4以及傳輸測試指令給待 測微處理器1 0並將微處理器1 0之回應結果與預先計算 之預期値比較加以控制整體測試程序。 經濟郎智慧財產局員X消費合阼社印製 在測試模式中，T C R 2 2與L F S R 2 4以電性連 接至微處理器1 0，利用一模式選擇信號送給多工器3 2 與3 4。如上所示，經由控制器2 8 ( I C測試器或其它 控制裝置）提供測試指令給T C R 2 2。然後經由多工器 3 2交付測試指令給指令解碼邏輯1 4及指令執行單元 1 6。根據測試指令，L F S R 2 4經由多工器3 4產生 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -1〇 - 539857 A7 -----B7 五、發明說明（8 ) 適用於執行單元1 6之測試組態。在這例子中，由 L F S R 2 4所產生之測試組態如上所示爲一隨機組態。 MI SR2 6壓縮執行單元1 6之輸出結果，產生由I C 測試器或其它控制裝置所估算之簽名。 此設計中之測試運算次序摘要如下： (1 )啓動測試模式，在此模式中，使用T C R 2 2 之內容爲指令，而非指令找取單元1 2之內容。 (2 )以直接控制或經由來自控制器2 8之測試控制 信號將TCR22，LFSR24與MI SR26加以啓 始化’其中，控制器依實施狀況而定可爲I C測試器，邊 界掃瞄控制器或一體晶片測試控制器。 (3 )將TCR 2 2載入指令之運算碼。根據實施狀 況而定，可爲並列載入或串列載入（諸如掃入）。 (4 )以一固定循環數或N位元L F S R之2N- 1個 循環（全長）計算LF SR2 4與MI SR2 6之時脈。 這步驟以L F S R資料重複執行T C R 2 2中之指令。例 如，如果使用1 0 0 0個時脈，T C R 2 2中之指令則以 1〇0 0個不同運算元（由L F SR 2 4所提供之隨機資 料）執行1 0〇〇次。 (5)取出MISR26之內容（簽名），決定通過 /失敗 (6 )比較Μ I SR2 6之內容與預先計算之模擬簽 名加以決定是否有錯誤。I c測試器或其它自動測試設備 (A τ Ε )可作此比較。 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） -11- -1- n -ϋ^ ϋ n n ti n 1 n ϋ ϋ 0 ·1 (請先閱讀背面之注意事項再填寫本頁) 訂i' i線· 539857 Α7 Β7 五、發明說明（9 ) (7 )以不同指令重複步驟（2 )至（6 )直到行使 過所有指令。 — Ι1ΙΙΙ1Ι — — — — · I I (請先閱讀背面之注意事項再填寫本頁) 以上運算次序假設在完成設計要測試之微處理器後， 發展出一模擬測試台，這測試台在記錄各運算後行使具 LFSR資料與MI SR簽名之所有指令。因此，在各指 令運算後，經由模擬知道無缺陷之MISR內容。第3A 與3 B圖中舉出一僞碼例子加以發展各指令之這種模擬測 試台。 •線· 以上步驟決定有正確執行各指令，且因此，它提供功 能缺失程度。如果也想要STICK-AT缺陷（電路中之缺失造 成一線路永久保持在邏輯1或邏輯0 )範圍，則可以各種 m値（L F S R產生之組態數）模擬缺陷。例如，m = 1 0〇0,或10000之缺失模擬或消耗長度會提供不同 等級之固守缺失程度。根據這個，對於特定之應用程式可 選擇一 m値。對於缺陷模擬可使用任何商用之E D A工具 ，女[1 CADENCE 公司之 VER1 FAULT 。 經濟部智慧財產局員工消費合作社印製 第4圖表示暫存器TCR，LFSR與MI SR構造 之例子。根據要如何完成整體之控制，可有許多方法實施 這種設計。這種控制可以I C測試器取得’經由一邊界掃 瞄T A P控制器或一獨立一體晶片測試控制器加以實施。 實施TCR，LFSR與MI SR也會稍微依整體控制機 制而變。因此，在第4A — 4C圖中對TCR ’ L F S R與Μ I S R作可能之說明，這對可能實施之許多 閘極層次或電晶體層次提供一有規矩之層次說明（根據輸 _ 12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 539857 A7 ---B7 五、發明說明（1〇 ) A/f俞出形式）。本發明中，對這些暫存器之基本要求爲 測試控制暫存器（T C R ):它應是一並列輸出暫存 器°它可爲一串列輸入或並列輸入型，然而，並列輸入型 將造成大量接線而在晶片層次上變成主要輸入。實施串列 輸入將只需要一條線作爲主要輸入。如果實施串列輸入型 則如第4 A圖中所示，將需要一模式選擇信號從串列輸入 切換至並列輸出，反之亦然。 線性回授位移暫存器（L F S R )，如第4 B圖所示 ’這需要啓始化與啓動/停止信號。如第2圖中所示，啓 動/停止信號可與測試控制信號相同或出自測試控制信號 之一信號。在L F S R 2 4中可實施任何之多項式，然而 ’要得到2 N — 1個組態，主多項式是有利的。由L F S R 2 4產生之僞隨機組態是提供給執行單元1 6。 多重輸入回授位移暫存器（MISR)，如第4C圖 中所示，它也需要啓始化與啓動/停止信號。而且，這也 需要一串列輸出與一模式選擇信號自一資料壓縮模式切換 至一位移暫存器模式，反之亦然。不同串列輸出，也可用 並列輸出，然而，這在晶片層次將造成大量接線成爲主要 輸出。MISR26之啓動信號可得自LFSR24之啓 動信號。爲避免執行單元1 6管線中之未知資料， Μ I S R 2 6之啓動信號應會延遲一段時間，這時間等於 (或多於）管線之等待時間。 第5Α與5Β圖表示LFSR與MISR在一正反器 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-13 - -n n I n I yi ·ϋ n n n n 0 n n (請先閱讀背面之注意事項再填寫本頁)

^訂-J 丨線 經濟部智慧財產局員工消費合作社印製 539857 呈 聲 ί I !才 土 Α7 _________ _ Β7___ 五、發明說明（11 ) 層次下之例子。第5 Α圖中之L F S R例子形成串聯之D 正反器D〇— D2與互斥或閘EO — E2，用以建立正反 器之回授連接。如在本技術中所熟知者，這種構造在產生 一僞隨機信號。除了在各互斥或閘E 0 - E 2有一額外輸 入外，MISR例子實質上與LFSR相同。 如第2圖中之控制器2 8例子所表示，可以許多方式 實施這種設計之控制。直接經由邏輯測試器（A T E )加 以實施是直接了當的。在這種情況下，邏輯測試器提供時 脈與測試控制信號並估算測試回應（Μ I S R簽名）加以 決定通過/失敗。 在待測I C具一體晶片測試控制器或邊界掃瞄能力之 情況下，測試控制信號與測試回應通過（或甚至被控制） 一體晶片測試控制器或邊界掃瞄T A Ρ控制器。例如，可 實施邊界掃瞄T A P控制器中之RUNBIST指令加以產生測 試控制信號，可經由T A P控制器將T C R中之運算碼加 以掃入以及將測試回應加以掃出。 第6圖說明邊界掃瞄T A P控制器之這種實施，這根 據由IEEE/ANSI標準1 1 4 9，所定義之標準邊界掃瞄架 構。在待測微處理器之輸入-輸出接腳導入一邊界掃瞄暫 存器（掃瞄鏈）4 0。一測試資料輸入（T D I )接腳連 接至一指令暫存器48以及TCR22，一裝置ID暫存 器4 4，一旁通暫存器4 6。T A P控制器2 8包含測試 時鐘（T C K )測試模式選擇信號（T S Μ )以及測試重 置（TRST)之I/O接腳。多工器36與3 8是提供 ___-----------.— (請先閱讀背面之注意事項再填寫本頁) 訂-J· -·線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -14 - 539857 A7 B7 五、發明說明（12 ) 在從Μ I S R 2 6傳輸簽名至一測試資料輸出（T D〇） 接腳。在這佈置中，測試之實施是藉著將測試向量及指令 經由TD I接腳，TCR22與LFSR24移入微處理 器1 0並經由MI SR2 6與TDO接腳將微處理器1 〇 之回應加以掃出。第2與6圖皆將執行單元以一黑盒子表 示。依I C而定，這可爲一簡單之A L U或一組實施整數 與浮點算術與邏輯運算之複雜方塊。第7圖中舉出一這種 例子。 經濟部智慧財產局員工消費合作社印製 -n ϋ n n ϋ f I n n n n I· -ϋ ϋ (請先閱讀背面之注意事項再填寫本頁) --線· 第7圖之例子中，執行單元1 6包含整數與浮點算術 單元5 1 — 5 6之多個方塊。然而，應注意到的是，從第 7圖中實施這種新測試方法尙未改變且仍與第2與6圖相 同。只要之差別在執行單元1 6之功能選擇多工器3 4已 被修改，故其功能將亦是運算元選擇多工器。在第2圖與 第6圖中沒有功能選擇多工器，因此，在等於各算術功能 5 1 - 5 6之測試期間，加入額外之多工器選擇L F S R 資料作爲運算元。在另一情況下，當在執行單元1 6內部 實施一功能選擇多工器時，測試方法之實施將與第2與6 圖中所表示的一樣。. 本發明主要之好處爲可忽略設計中之硬體額外成本並 提供1 0 0 %之功能缺陷範圍與額外之STUCK-AT缺陷範 /圍。在本發明中所需之硬體額外成本是可忽略的且它在 I C之正常運算中不會造成效能之損失。本發明適用於一 寬廣範圍之I C，如標準產品微處理器或微控制器，內嵌 式微處理器，內嵌式核心，2 D / 3 D圖形加速器， 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） -15 - 539857 Α7 _ Β7 五、發明說明（13 ) D S P，苜頻/視頻及多媒體晶片。 這設計提供以下兩種缺陷範圍： (請先閱讀背面之注意事項再填寫本頁) (1 )功能缺陷範圍：因各指令是以不同資料執行多 次，故能確保各指令之功能正確性。 (2 ) STUCK-AT缺陷範圍：因不同線路依據τ c R 與L F S R資料中之指令而定，具感光性，故將μ I S R 簽名與模擬簽名比較，確保各種線路不具STUCK-AT缺陷 。具LF SR，MI SR及TCR之執行單元閘極層模型 之缺陷模擬可使製造測試期間之正確STUCK-AT缺陷範圍 是合格的。 -丨線· 根據區域額外成本，這設計只需額外三個暫存器及最 多兩個多工器。這三個暫存器爲一長度等於微處理器字元 大小（指令寬度）之TCR，一 LFSR及一 MI SR。 L F S R與Μ I S R可爲任何長度。對所有實際目的而言 ，不管是1 6位元或3 2位元寬之L F SR與Μ I SR都 夠好。如果資料匯流排寬度不同於L F S R寬度，可從 L F SR輸出取出多重扇出，符合資料寬度。 雖然這種只明確圖解並說明優選實施例，可認知的是 有鑒於以上之指導且在所附申請專利項目之範圍之內’只 要不偏離本發明之精神與預期範圍，本發明之許多修改與 變更是可能的。 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐）-16-

Claims (1)

1. 539857 ABCD

   六、申請專利範圍 ^ 附件2 ··第88118337號專利申請案修正後無劃線之 中文申請專利範圍替換本 民國92年4月4日修正 1 · 一種測試微處理器之電路構造，用以測試具一指令 找取單元’ 一指令解碼器，一主記憶體，以及一指令執行單 元之微處理器，該電路構造包含： 一測試控制暫存器，供提供測試指令給微處理器之指令 解碼器； 一第一多工器，供從測試控制暫存器選擇測試指令或從 指令找取單元選擇指令； 一線性回授位移暫存器，供提供測試運算元給微處理器 之指令執行單元； 一第二多工器，供從線性回授位移暫存器選擇測試運算 元或從主記憶體選擇運算元； 一多重輸入回授位移暫存器，供從微處理器之指令執行 單元接收結果；以及 一控制器，供提供測試指令給測試控制暫存器與線性回 授位移暫存器，並估算多重輸入回授位移暫存器之輸出簽名 〇 2 ·如申請專利範圍第1項之測試微處理器之電路構造 ，其·中線性回授位移暫存器產生隨機測試組態之測試運算元 ，且針對隨機測試組態而回應之指令執行單元輸出是以多重 輸入回授位移暫存器加以壓縮。 3 ·如申請專利範圍第1項之測試微處理器之電路構造 本紙張尺度適用中國國家標準（CNS ) A4規格（2】0X297公釐） J -- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 539857 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) ，其中，控制器提供測試指令給測試控制暫存器與線性回授 位移暫存器，其中，在微處理器設計階段以一模擬測試台加 以模擬測試指令且在啓動測試前，以測試構造在控制器內調 製正確之簽名資料，將此正確資料與多重輸入回授位移暫存 器之輸出資料比較。 4 ·如申請專利範圍第1項之測試微處理器之電路構造 ，其中，控制器爲一 I C測試器，一邊界掃瞄架構中之測試 存取埠控制器或I C晶片中之一體晶片控制器。 5 .如申請專利範圍第1項之測試微處理器之電路構造 ，其中，測試控制暫存器從串聯控制器接收測試指令並傳送 測試指令給並聯之指令解碼器。 6 .如申請專利範圍第1項之測試微處理器之電路構造 ，其中，線性回授位移暫存器包含多數串聯正反器與至少一 互斥或閘，這互斥或閘回授一後汲正反器之輸出信號至前汲 正反器之輸出端，線性回授位移暫存器具一將串聯正反器加 以啓始化之啓始輸入及一控制線性回授位移暫存器啓動與停 止運算之啓動/停止輸入。 經濟部智慧財產局員工消費合作社印製 7 .如申請專利範圍第1項之測試微處理器之電路構造 ，其中，多重輸入回授位移暫存器包含多數串聯正反器與兩 或多個互斥或閘，至少其中之一閘極回授一後汲正反器之輸 出信號至一前汲正反器之輸入端，多重輸入回授位移暫存器 具兩或更多連接至對應互斥或閘之輸出，一將串聯正反器加 以啓始化之啓始輸入及一控制多重輸入回授位移暫存器啓動 與停止運算之啓動/停止輸入。 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -2 - 539857 A8 B8 C8 D8 六、申請專利範圍 8 ·如申請專利範圍第1項之測試微處理器之電路構造 ，其中，第二多工器還包含一功能選擇能力，當指令執行單 (請先閱讀背面之注意事項再填寫本頁) 元在當中具多數算術單元時可選擇性地提供測試運算元給對 等算術單元。 9 · 一種測試微處理器之方法，該微處理器具有一指令 找取單兀’一指令解碼器，一主記憶體，以及一指令執行單 元，該方法包含步驟： 啓動一測試模式； 將一測試控制暫存器，一線性回授位移暫存器，以及一 多重輸入回授位移暫存器啓始化； 將測試控制暫存器載入一測試指令之運算碼； 提供測試控制暫存器內容給指令解碼器； 以一固定循環數或2 N - 1個循環計算線性回授位移暫 存器及多重輸入回授位移暫存器之時脈，其中N爲線性回授 位移暫存器與多重輸入回授位移暫存器之階數； 取出多重輸入回授位移暫存器之內容（簽名）‘ 經濟部智慧財產局員工消費合作社印製 比較多重輸入回授位移暫存器之簽名與預先計算之模擬 簽名，決定是否有缺陷；以及 以不同指令重複前述步驟，直到行使所有指令。 1 〇 ·如申請專利範圍第9項之測試微處琿器之方法， 其中’線性回授位移暫存器產生一隨機測試組態之測試運算 元，且針對隨機測試組態加以回應之指令執行單元輸出爲多 重輸入回授位移暫存器所壓縮。 · 1 1 .如申請專利範圍第9項之測試微處理器之方法， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -3 - 經濟部智慧財產局員工消費合作社印製 539857 A8 B8 C8 D8 六、申請專利範圍 其中，控制器提供測試指令給測試控制暫存器與線性回授位 移暫存器，其中，在微處理器設計階段以一模擬測試台加以 模擬測試指令且在啓動測試前，以測試構造在控制器內調製 正確之簽名資料，將此正確資料與多重輸入回授位移暫存器 之輸出資料比較。 1 2 ·如申請專利範圍第9項之測試微處理器之方法， 其中，控制器爲一 I C測試器，一邊界掃瞄架構中之測試存 取埠控制器或I C晶片中之一體晶片控制器。 1 3 ·如申請專利範圍第9項之測試微處理器之方法， 其中，測試控制暫存器從串聯控制器接收測試指令並傳送測 試指令給並聯指令解碼邏輯。 1 4 ·如申請專利範圍第9項之測試微處理器之方法， 其中，線性回授位移暫存器包含多數串聯正反器與至少一互 斥或聞，這互斥或閘回授一後汲正反器之輸出信號至前汲正 反器之輸出線，線性回授位移暫存器具一將串聯正反器加以 啓始化之啓始輸入輸入及一控制線性回授位移暫存器啓動與 停止運算之啓動/停要）。 1 5 ·如申請專利範圍第9項之測試微處理器之方法， 其中，多重輸入回授位移暫存器包含多數串聯正反器與兩或 多個互斥或閘，至少其中之一閘極回授一後汲正反器之輸出 信號至一前汲正反器之輸入端，多重輸入回授位移暫存器具 兩或更多連接至對應互斥或閘之輸出，一將串聯正反器加以 啓始化之啓始輸入及一控制多重輸入回授位移暫存器啓動與 停止運算之啓動/停止輸入。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 4 - T ------1T------ - ^ (請先閱讀背面之注意事項再填寫本頁} 539857 A8 B8 C8 D8 六、申請專利範圍 1 6 .如申請專利範圍第9項之測試微處理器之方法， 其中，第二多工器還包含一功能選擇能力，當指令執行單元 在當中具多數算術單元時可選擇性地提供測試運算元給對等 算術單元。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -5- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）