JP2002099447A - プロセッサ - Google Patents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】期待値を必要とせず入力データのみにより演算
器の自己診断を可能にして実装した自己診断回路の規模
を小さくする。 【解決手段】自己診断機能を備えたプロセッサであり、
診断対象となる加減算器１２を備えた演算回路１０−１
と、自己診断用データを格納するデータ格納部１４と、
自己診断用データを入力して演算回路により演算結果が
全ビットがオール０（はオール１）となるように診断処
理を実行させる自己診断処理部１０−２とを備える。
器の自己診断を可能にして実装した自己診断回路の規模
を小さくする。 【解決手段】自己診断機能を備えたプロセッサであり、
診断対象となる加減算器１２を備えた演算回路１０−１
と、自己診断用データを格納するデータ格納部１４と、
自己診断用データを入力して演算回路により演算結果が
全ビットがオール０（はオール１）となるように診断処
理を実行させる自己診断処理部１０−２とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、自己診断機能を内
蔵したプロセッサに関し、特に診断結果を評価する期待
値データを必要とすることなく加減算器の自己診断を可
能とするプロセッサに関する。
蔵したプロセッサに関し、特に診断結果を評価する期待
値データを必要とすることなく加減算器の自己診断を可
能とするプロセッサに関する。
【０００２】
【従来の技術】従来、自己診断機能を内蔵したプロセッ
サ等の集積回路の製造工程にあっては、集積回路に自己
診断回路としてＴＡＰコントローラ（Test Access Port
Controler）を内蔵し、ウェハー製造段階やパッケージ
製造段階において、内蔵ＲＡＭや内蔵演算器に対する自
己診断テストを実施することにより、製造不具合を起し
ている集積回路を発見して取除き、自己診断テストをパ
スした集積回路を使用することで、ＬＳＩパッケージ組
上げやプロセッサ・モジュール組上げの無駄を防止し、
ウェハー製造後の工程における歩留りを向上するように
している。
サ等の集積回路の製造工程にあっては、集積回路に自己
診断回路としてＴＡＰコントローラ（Test Access Port
Controler）を内蔵し、ウェハー製造段階やパッケージ
製造段階において、内蔵ＲＡＭや内蔵演算器に対する自
己診断テストを実施することにより、製造不具合を起し
ている集積回路を発見して取除き、自己診断テストをパ
スした集積回路を使用することで、ＬＳＩパッケージ組
上げやプロセッサ・モジュール組上げの無駄を防止し、
ウェハー製造後の工程における歩留りを向上するように
している。
【０００３】図２２はプロセッサの基本的なハードウェ
ア構成である。図２２において、命令メモリマネジメン
トユニット（ＩＭＭＵ）は、命令ＴＬＢ(Instruction T
ranslation Lookaside Buffer）を使用して論理アドレ
スと部率アドレスの間の変換を行い、プリフェッチユニ
ット１０４により分岐予測１０８による命令フィールド
１０６に命令キャッシュ１１０からプリフェッチを行
う。命令キュッシュ１１０とプロセッサローカルタンタ
ーコネクタ１１４との間には更に２次キャッシュ１１２
が設けられ、プロセッサローカルタンターコネクタ１１
４を介して外部ユニットと接続される。
ア構成である。図２２において、命令メモリマネジメン
トユニット（ＩＭＭＵ）は、命令ＴＬＢ(Instruction T
ranslation Lookaside Buffer）を使用して論理アドレ
スと部率アドレスの間の変換を行い、プリフェッチユニ
ット１０４により分岐予測１０８による命令フィールド
１０６に命令キャッシュ１１０からプリフェッチを行
う。命令キュッシュ１１０とプロセッサローカルタンタ
ーコネクタ１１４との間には更に２次キャッシュ１１２
が設けられ、プロセッサローカルタンターコネクタ１１
４を介して外部ユニットと接続される。
【０００４】命令キャッシュ１１０から取出された命令
は、プリデコードユニット１１６でプリデコードされた
後、命令バッファ１１８に格納され、ディスパッチユニ
ット１２０により分岐ユニット１２２、整数演算器レジ
スタファイル（ＩＥＵレジスタファイル）１２４、浮動
小数点演算器レジスタファイル（ＦＰＵレジスタファイ
ル）１２８に分配される。
は、プリデコードユニット１１６でプリデコードされた
後、命令バッファ１１８に格納され、ディスパッチユニ
ット１２０により分岐ユニット１２２、整数演算器レジ
スタファイル（ＩＥＵレジスタファイル）１２４、浮動
小数点演算器レジスタファイル（ＦＰＵレジスタファイ
ル）１２８に分配される。
【０００５】ＩＥＵレジスタファイル１２４に続いては
整数演算器（ＩＥ ＡＬＵ）１３０−１，１３０−２が
設けられ、整数演算命令を実行して完了ユニット１３４
に出力し、ロードストアユニット１２６からの指示でロ
ード又はストアが行われる。
整数演算器（ＩＥ ＡＬＵ）１３０−１，１３０−２が
設けられ、整数演算命令を実行して完了ユニット１３４
に出力し、ロードストアユニット１２６からの指示でロ
ード又はストアが行われる。
【０００６】また浮動小数点演算器レジスタファイル１
２８に続いては浮動小数点演算器（ＦＰ ＡＬＵ）１３
２−１，１３２−２が設けられ、浮動小数点演算命令を
実行して完了ユニット１３６に出力し、ロードストアユ
ニット１２６からの指示でロード又はストアが行われ
る。
２８に続いては浮動小数点演算器（ＦＰ ＡＬＵ）１３
２−１，１３２−２が設けられ、浮動小数点演算命令を
実行して完了ユニット１３６に出力し、ロードストアユ
ニット１２６からの指示でロード又はストアが行われ
る。
【０００７】図２３は、図２２のプロセッサにおける命
令デコーダを含む整数演算器の基本構成である。ディス
パッチユニット１３８から整数演算命令はステージング
ラッチ１４４でラッチされ、デコーダ１５０で解読され
る。ソースレジスタ１４０は命令の第１オペランドを格
納し、ソースレジスタ１４２は第２オペランドを格納
し、各々のステージングラッチ１４６，１４８でラッチ
し、演算器（ＡＬＵ）１５２に入力する。
令デコーダを含む整数演算器の基本構成である。ディス
パッチユニット１３８から整数演算命令はステージング
ラッチ１４４でラッチされ、デコーダ１５０で解読され
る。ソースレジスタ１４０は命令の第１オペランドを格
納し、ソースレジスタ１４２は第２オペランドを格納
し、各々のステージングラッチ１４６，１４８でラッチ
し、演算器（ＡＬＵ）１５２に入力する。
【０００８】演算器１５２はデコーダ１５０で解読され
た加算命令ＡＤＤ又は減算命令ＳＵＢの演算指示を受け
て、２つの入力データの加算又は減算を実行してステー
ジングラッチ１５６にラッチさせる。ステージングラッ
チ１５６の演算結果は、マルチプレクサ１６４からステ
ージングラッチ１６６を介してディスティネーションレ
ジスタ１６８に格納される。
た加算命令ＡＤＤ又は減算命令ＳＵＢの演算指示を受け
て、２つの入力データの加算又は減算を実行してステー
ジングラッチ１５６にラッチさせる。ステージングラッ
チ１５６の演算結果は、マルチプレクサ１６４からステ
ージングラッチ１６６を介してディスティネーションレ
ジスタ１６８に格納される。
【０００９】デコーダ１５０で解読された加算命令ＡＤ
Ｄと減算名一実施例ＳＵＢ以外の演算命令は、ステージ
ングラッチ１５４でラッチされた後に論理命令ユニット
１６２に与えられ、このときステージジングラッチ１５
８，１６０を介して入力する２つのデータについて、Ａ
ＮＤ、ＯＲ、ＮＡＮＤ、ＮＰＲ、ＸＯＲ又はＸＮＯＲの
論理演算を実行し、演算結果はマルチプレクサ１６４及
びステージングラッチ１６６を介してディスティネーシ
ョンレジスタ１６８に格納される。
Ｄと減算名一実施例ＳＵＢ以外の演算命令は、ステージ
ングラッチ１５４でラッチされた後に論理命令ユニット
１６２に与えられ、このときステージジングラッチ１５
８，１６０を介して入力する２つのデータについて、Ａ
ＮＤ、ＯＲ、ＮＡＮＤ、ＮＰＲ、ＸＯＲ又はＸＮＯＲの
論理演算を実行し、演算結果はマルチプレクサ１６４及
びステージングラッチ１６６を介してディスティネーシ
ョンレジスタ１６８に格納される。
【００１０】このような演算器を内蔵したプロセッサ
は、例えば図２４の演算器１５２に設けた加減算器を対
象とする自己診断回路を実装し、ウェハー製造段階やパ
ッケージ製造段階において、内蔵演算器に対する自己診
断テストを実施する。
は、例えば図２４の演算器１５２に設けた加減算器を対
象とする自己診断回路を実装し、ウェハー製造段階やパ
ッケージ製造段階において、内蔵演算器に対する自己診
断テストを実施する。
【００１１】図２４は、自己診断回路を実装した従来の
加減算回路の構成である。図２４において、試験対象部
２００には例えばキャリー入力Ｃin付きの２入力の加減
算器２０２が実装されている。
加減算回路の構成である。図２４において、試験対象部
２００には例えばキャリー入力Ｃin付きの２入力の加減
算器２０２が実装されている。
【００１２】加減算器２０２の入力側には、汎用レジス
タファイル２０４、セレクタ２１０，２１２、ソースレ
ジスタ２１４，２１５が設けられる。ソースレジスタ２
１５の出力は２つに分岐されセレクタ２１８の一方に直
接入力されると共に、インバータ２１６で反転してセレ
クタ２１８の他方に入力される。セレクタ２１８は加減
算器２０２に対する加算入力と減算入力を切替える。加
減算器２００の演算結果はディストネーションレジスタ
２２０に格納される。
タファイル２０４、セレクタ２１０，２１２、ソースレ
ジスタ２１４，２１５が設けられる。ソースレジスタ２
１５の出力は２つに分岐されセレクタ２１８の一方に直
接入力されると共に、インバータ２１６で反転してセレ
クタ２１８の他方に入力される。セレクタ２１８は加減
算器２０２に対する加算入力と減算入力を切替える。加
減算器２００の演算結果はディストネーションレジスタ
２２０に格納される。
【００１３】また加減算器２０２の加算と減算は、オペ
コード２３２を解読したデコーダ２３０の加算命令ＡＤ
Ｄ又は減算命令ＳＵＢに基づいて行われる。いまソース
レジスタ２１４，２１６のデータを各々Ａ，Ｂとする
と、デコーダ２３０から加算命令ＡＤＤが出された場
合、セレクタ２１８はソースレジスタ２１５の値Ｂを選
択して加減算器２０２に入力し、同時に加減算器２０２
のキャリー入力をＣin＝０として、このため加減算器２
０２はＣ＝Ａ＋Ｂの加算を実行する。
コード２３２を解読したデコーダ２３０の加算命令ＡＤ
Ｄ又は減算命令ＳＵＢに基づいて行われる。いまソース
レジスタ２１４，２１６のデータを各々Ａ，Ｂとする
と、デコーダ２３０から加算命令ＡＤＤが出された場
合、セレクタ２１８はソースレジスタ２１５の値Ｂを選
択して加減算器２０２に入力し、同時に加減算器２０２
のキャリー入力をＣin＝０として、このため加減算器２
０２はＣ＝Ａ＋Ｂの加算を実行する。
【００１４】またデコーダ２３０から減算命令ＳＵＢが
出された場合、セレクタ２１８はソースレジスタ２１５
の値Ｂを反転したインバータ２１６の出力を選択して加
減算器２０２に入力し、同時に加減算器２０２のキャリ
ー入力をＣin＝１として、このため加減算器２０２はＣ
＝Ａ−Ｂの減算を実行する。尚、加減算器２０２による
Ｃ＝Ａ−Ｂの減算は、インバータ２１６によるＢの反転
値は１の補数Ｂ1's であり、これにキャリー入力Ｃin＝
１を加減算器２０２の内部で加算するこで２の補数Ｂ2'
s を求め、これをＡに加算することでＣ＝Ａ−Ｂ＝Ａ＋
Ｂ1's ＋１＝Ａ＋Ｂ2's とて減算を行っている。
出された場合、セレクタ２１８はソースレジスタ２１５
の値Ｂを反転したインバータ２１６の出力を選択して加
減算器２０２に入力し、同時に加減算器２０２のキャリ
ー入力をＣin＝１として、このため加減算器２０２はＣ
＝Ａ−Ｂの減算を実行する。尚、加減算器２０２による
Ｃ＝Ａ−Ｂの減算は、インバータ２１６によるＢの反転
値は１の補数Ｂ1's であり、これにキャリー入力Ｃin＝
１を加減算器２０２の内部で加算するこで２の補数Ｂ2'
s を求め、これをＡに加算することでＣ＝Ａ−Ｂ＝Ａ＋
Ｂ1's ＋１＝Ａ＋Ｂ2's とて減算を行っている。
【００１５】このような加減算回路に対する自己診断回
路として、ＴＡＰコントローラ（Test Access Port コ
ントローラ）２２６と比較器２３４を備えた自己診断コ
ントローラ２２８が設けられる。
路として、ＴＡＰコントローラ（Test Access Port コ
ントローラ）２２６と比較器２３４を備えた自己診断コ
ントローラ２２８が設けられる。
【００１６】この自己診断回路を実装したプロセッサに
あっては、自己診断の開始に先だち、ＴＡＰコントロー
ラ２２６は外部のＲＡＭ等から膨大な量の自己診断用の
入力データと、入力データを用いた自己診断により演算
器が正常に動作したときに得られる膨大な量の期待値デ
ータを汎用レジスタファイル２０４に読込んで準備す
る。
あっては、自己診断の開始に先だち、ＴＡＰコントロー
ラ２２６は外部のＲＡＭ等から膨大な量の自己診断用の
入力データと、入力データを用いた自己診断により演算
器が正常に動作したときに得られる膨大な量の期待値デ
ータを汎用レジスタファイル２０４に読込んで準備す
る。
【００１７】次にＴＡＰコントローラ２２６は自己診断
コントローラ２２８を起動し、最初のサイクルで汎用レ
ジスタファイル２０４から第１オペランドとしてのソー
スデータ２０６、第１オペランドしてのソースデータ２
０８、更に期待値２２５を読み出し、ソースデータ２０
６，２０８はセレクタ２１０，２１２を介してソースレ
ジスタ２１４，２１５に格納する。また期待値２２５は
自己診断コントローラ２２８の比較器２３４の一方の入
力にセットする。
コントローラ２２８を起動し、最初のサイクルで汎用レ
ジスタファイル２０４から第１オペランドとしてのソー
スデータ２０６、第１オペランドしてのソースデータ２
０８、更に期待値２２５を読み出し、ソースデータ２０
６，２０８はセレクタ２１０，２１２を介してソースレ
ジスタ２１４，２１５に格納する。また期待値２２５は
自己診断コントローラ２２８の比較器２３４の一方の入
力にセットする。
【００１８】次のサイクルでは、例えば加算命令ＡＤＤ
によって２つのソースデータの加算を行ってディストネ
ーションレジスタ２２０に格納し、この加算結果２２４
を自己診断コントローラ２２８の比較器２３４で既に読
み出している期待値２２５と比較する。
によって２つのソースデータの加算を行ってディストネ
ーションレジスタ２２０に格納し、この加算結果２２４
を自己診断コントローラ２２８の比較器２３４で既に読
み出している期待値２２５と比較する。
【００１９】比較２３４により両者が一致すれば演算器
２０２は正常であり、不一致の場合は演算器２０２の異
常と判断しエラーを外部に出力し、エラーを起したプロ
セッサを製造工程から取除く。
２０２は正常であり、不一致の場合は演算器２０２の異
常と判断しエラーを外部に出力し、エラーを起したプロ
セッサを製造工程から取除く。
【００２０】このような自己診断処理を汎用レジスタフ
ァイル２０４に準備した全ての入力データと期待値につ
いて実行して異常がなけば、そのプロセッサは試験にパ
スし、次の工程に送られる。
ァイル２０４に準備した全ての入力データと期待値につ
いて実行して異常がなけば、そのプロセッサは試験にパ
スし、次の工程に送られる。
【００２１】また図２４の演算回路には、擬似乱数発生
器として動作するリニアフィードバックレジスタ（LFS
R: LineAr Feedback Shift Register）２３６，２３８
が設けられ、汎用レジスタファイル２０４から読み出し
たデータＸ，Ｙをソースレジスタ２１４，２１５を介し
て初期値としてセットした後に、自己診断コントローラ
２２８からの制御で擬似乱数を発生して自己診断を行う
ことができる。
器として動作するリニアフィードバックレジスタ（LFS
R: LineAr Feedback Shift Register）２３６，２３８
が設けられ、汎用レジスタファイル２０４から読み出し
たデータＸ，Ｙをソースレジスタ２１４，２１５を介し
て初期値としてセットした後に、自己診断コントローラ
２２８からの制御で擬似乱数を発生して自己診断を行う
ことができる。
【００２２】この擬似乱数を発生する自己診断にあって
も、診断時に発生する乱数に対応した期待値を予め準備
して汎用レジスタファイル２０４に読み込んでおく必要
があり、入力データの準備と読込みは不要にできるが、
期待値を必要とする。
も、診断時に発生する乱数に対応した期待値を予め準備
して汎用レジスタファイル２０４に読み込んでおく必要
があり、入力データの準備と読込みは不要にできるが、
期待値を必要とする。
【００２３】
【発明が解決しようとする課題】しかしながら、このよ
うな演算器を内蔵したプロセッサ等の集積回路におい
て、集積回路に演算器の自己診断機能を実装した場合、
自己診断テストを実施する際に、外部のＲＡＭ等から膨
大な量の自己診断用の入力データと、入力データを用い
た自己診断により演算器が正常に動作したときに得られ
る膨大な量の期待値データを読み込み、入力データに基
づく演算結果が格納されるシグネチャ・レジスタの値と
期待値とを比較する処理を繰り返しており、大規模で且
つ複雑な自己診断回路を必要としている。
うな演算器を内蔵したプロセッサ等の集積回路におい
て、集積回路に演算器の自己診断機能を実装した場合、
自己診断テストを実施する際に、外部のＲＡＭ等から膨
大な量の自己診断用の入力データと、入力データを用い
た自己診断により演算器が正常に動作したときに得られ
る膨大な量の期待値データを読み込み、入力データに基
づく演算結果が格納されるシグネチャ・レジスタの値と
期待値とを比較する処理を繰り返しており、大規模で且
つ複雑な自己診断回路を必要としている。
【００２４】このため集積回路に演算器の自己診断機能
を実装した場合には、集積回路の本体であるシリコン半
導体の部分のサイズを小型化してウェハーから製造でき
るチップの数を増すことで歩留りを向上しようとして
も、大規模で且つ複雑な自己診断回路の実装によってダ
イサイズを小さくすることができず、歩留りの低下を招
いている。
を実装した場合には、集積回路の本体であるシリコン半
導体の部分のサイズを小型化してウェハーから製造でき
るチップの数を増すことで歩留りを向上しようとして
も、大規模で且つ複雑な自己診断回路の実装によってダ
イサイズを小さくすることができず、歩留りの低下を招
いている。
【００２５】またダイサイズの小型化によってプロセッ
サの低消費電力化を計ろうとしても、自己診断回路が大
規模で複雑になるため、ダイサイズを小さくすることが
できず、低消費電力化が十分に実現できない問題があっ
た。
サの低消費電力化を計ろうとしても、自己診断回路が大
規模で複雑になるため、ダイサイズを小さくすることが
できず、低消費電力化が十分に実現できない問題があっ
た。
【００２６】更に、プロセッサ等の集積回路の製造にあ
っては、その月の生産台数によってプロセッサ１台辺り
の自己診断テストに割当てることのできる時間が決ま
り、この割当て時間に合せて自己診断に使用する入力デ
ータとその期待値データを作り直しており、その準備に
手間と時間がかかる問題があった。
っては、その月の生産台数によってプロセッサ１台辺り
の自己診断テストに割当てることのできる時間が決ま
り、この割当て時間に合せて自己診断に使用する入力デ
ータとその期待値データを作り直しており、その準備に
手間と時間がかかる問題があった。
【００２７】本発明は、期待値データを必要とせずに入
力データのみを使用して演算器の自己診断ができるプロ
セッサ等の自己診断機能付きの集積回路を提供すること
を目的とする。
力データのみを使用して演算器の自己診断ができるプロ
セッサ等の自己診断機能付きの集積回路を提供すること
を目的とする。
【００２８】
【課題を解決するための手段】図１は本発明の原理説明
図である。本発明は、自己診断機能を備えた集積回路を
対象とし、診断対象となる加減算器１２を備えた演算回
路１０−１と、自己診断用データを格納するデータ格納
部１４と、自己診断用データを入力して演算回路１０−
１により演算結果が全ビットがオール０（はオール１）
となるように診断処理を実行させる自己診断処理部１０
−２とを備えたことを特徴とする。
図である。本発明は、自己診断機能を備えた集積回路を
対象とし、診断対象となる加減算器１２を備えた演算回
路１０−１と、自己診断用データを格納するデータ格納
部１４と、自己診断用データを入力して演算回路１０−
１により演算結果が全ビットがオール０（はオール１）
となるように診断処理を実行させる自己診断処理部１０
−２とを備えたことを特徴とする。
【００２９】本発明は、任意の自己診断用の入力データ
に対して、演算結果として検査が容易な全てビットがオ
ール０（又はオール１）が得られるように演算回路及び
自己診断処理部を構成したことにより、期待値および期
待値の比較回路を不要にして、自己診断を実現するため
に必要な回路規模を小さくし、これによってダイサイズ
の小形化を実現し、プロセッサの歩留り向上や低消費電
力化に寄与する自己診断機能を実装したプロセッサ等の
集積回路を実現する。
に対して、演算結果として検査が容易な全てビットがオ
ール０（又はオール１）が得られるように演算回路及び
自己診断処理部を構成したことにより、期待値および期
待値の比較回路を不要にして、自己診断を実現するため
に必要な回路規模を小さくし、これによってダイサイズ
の小形化を実現し、プロセッサの歩留り向上や低消費電
力化に寄与する自己診断機能を実装したプロセッサ等の
集積回路を実現する。
【００３０】ここで自己診断処理部は、２つの入力デー
タをＸ，Ｙとすると、次の加減算により演算結果をオー
ル０とした自己診断を行う。
タをＸ，Ｙとすると、次の加減算により演算結果をオー
ル０とした自己診断を行う。
【００３１】 （１）Ｘを被減数、Ｙを減数とする減算 Ｚ ＝Ｘ−Ｙ （２）Ｙを被減数、Ｘを減数とする減算 Ｚ´＝Ｙ−Ｘ （３）２つの減算結果の加算 Ｚ''＝Ｚ´＋Ｚ （４）加算結果がオール０で正常、オール０でなければ異常 具体的な例としては、まず演算回路１０−１として、図
１（Ｂ）のように、第１オペランドＡを格納する第１ソ
ースレジスタ２４と、第２オペランドＢを格納する第２
ソースレジスタ２６と、第２オペランドＢを反転して１
の補数Ｂ1's を出力する補数回路（インバータ）３０
と、第１オペランドＡを被減数として入力し、補数回路
３０の出力値Ｂ1's を減数としてキャリーＣinと共に入
力し、１の補数Ｂ1's に１を加算した２の補数Ｂ2's を
内部生成して第１オペランドＡに加算することにより減
算Ｃ＝（Ａ−Ｂ）を実行する試験対象となるキャリー入
力付きの第１加減算器１２と、第１加減算器１２の次段
に設けられた第２加減算器３６とを備える。
１（Ｂ）のように、第１オペランドＡを格納する第１ソ
ースレジスタ２４と、第２オペランドＢを格納する第２
ソースレジスタ２６と、第２オペランドＢを反転して１
の補数Ｂ1's を出力する補数回路（インバータ）３０
と、第１オペランドＡを被減数として入力し、補数回路
３０の出力値Ｂ1's を減数としてキャリーＣinと共に入
力し、１の補数Ｂ1's に１を加算した２の補数Ｂ2's を
内部生成して第１オペランドＡに加算することにより減
算Ｃ＝（Ａ−Ｂ）を実行する試験対象となるキャリー入
力付きの第１加減算器１２と、第１加減算器１２の次段
に設けられた第２加減算器３６とを備える。
【００３２】このような演算回路１０−１を対象に自己
診断処理部１０−２は、第１及び第２ソースレジスタ２
４，２６に格納した所定ビット長の任意の自己診断用デ
ータＸ，Ｙを使用して次の診断処理を行う。 （１）第１サイクルで補数回路３０及び第１加減算器１
２を用いて減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝
（Ｘ＋Ｙ1's ＋１）として実行する。 （２）第２サイクルで被減数Ｘと減数Ｙを入れ替えて補
数回路３０及び第１加減算器１２を用いて減算Ｚ’＝
（Ｙ−Ｘ）をＺ＝（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）
として実行する。 （３）第３サイクルで第２加減算器３６を用いて第１及
び第２サイクルの減算結果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ＋
Ｚ’）＝（Ｘ＋Ｘ1's ＋１＋Ｙ＋Ｙ1's ＋１）を実行す
る。 （４）加算結果が全ビット０であれば正常と判断し、全
ビット０以外の場合は異常と判断する。
診断処理部１０−２は、第１及び第２ソースレジスタ２
４，２６に格納した所定ビット長の任意の自己診断用デ
ータＸ，Ｙを使用して次の診断処理を行う。 （１）第１サイクルで補数回路３０及び第１加減算器１
２を用いて減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝
（Ｘ＋Ｙ1's ＋１）として実行する。 （２）第２サイクルで被減数Ｘと減数Ｙを入れ替えて補
数回路３０及び第１加減算器１２を用いて減算Ｚ’＝
（Ｙ−Ｘ）をＺ＝（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）
として実行する。 （３）第３サイクルで第２加減算器３６を用いて第１及
び第２サイクルの減算結果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ＋
Ｚ’）＝（Ｘ＋Ｘ1's ＋１＋Ｙ＋Ｙ1's ＋１）を実行す
る。 （４）加算結果が全ビット０であれば正常と判断し、全
ビット０以外の場合は異常と判断する。
【００３３】また自己診断処理部１０−２は、別の形態
として、２つの入力データをＸ，Ｙとすると、次の減
算、変換、比較判定により自己診断を行う。
として、２つの入力データをＸ，Ｙとすると、次の減
算、変換、比較判定により自己診断を行う。
【００３４】 （１）Ｘを被減数、Ｙを減数とする減算 Ｚ ＝Ｘ−Ｙ （２）Ｙを被減数、Ｘを減数とする減算 Ｚ´＝Ｙ−Ｘ （３）減算結果Ｚ´につき２の補数Ｚ2's を算出 Ｚ'2's＝Ｚ1's ＋１ （３）比較 Ｚ＝Ｚ'2's （４）一致で正常、不一致で異常 この場合の具体的な例としては、まず演算回路は、第１
オペランドＡを格納する第１ソースレジスタと、第２オ
ペランドＢを格納する第２ソースレジスタと、第２オペ
ランドＢを反転して１の補数Ｂ1's を出力する第１補数
回路と、第１オペランドＡを被減数として入力し、反転
回路の出力値Ｂ1's を減数としてキャリーＣin＝１と共
に入力して１の補数Ｂ1's に１を加算した２の補数Ｂ2'
s を内部生成して第１オペランドＡに加算することによ
り減算Ｃ＝（Ａ−Ｂ）を実行する試験対象となるキャリ
ー入力付きの加減算器と、加減算器の減算値Ｃを反転し
て１を加算することで２の補数Ｃ2's を出力する第２補
数回路と、加減算器と第２補数回路の出力を比較する比
較器とを備える。
オペランドＡを格納する第１ソースレジスタと、第２オ
ペランドＢを格納する第２ソースレジスタと、第２オペ
ランドＢを反転して１の補数Ｂ1's を出力する第１補数
回路と、第１オペランドＡを被減数として入力し、反転
回路の出力値Ｂ1's を減数としてキャリーＣin＝１と共
に入力して１の補数Ｂ1's に１を加算した２の補数Ｂ2'
s を内部生成して第１オペランドＡに加算することによ
り減算Ｃ＝（Ａ−Ｂ）を実行する試験対象となるキャリ
ー入力付きの加減算器と、加減算器の減算値Ｃを反転し
て１を加算することで２の補数Ｃ2's を出力する第２補
数回路と、加減算器と第２補数回路の出力を比較する比
較器とを備える。
【００３５】このような演算回路を対象に自己診断回路
は、第１及び第２ソースレジスタに格納した所定ビット
長の任意の自己診断用データＸ，Ｙを使用して次の処理
を実行する。 （１）第１サイクルで前記第１補数回路及び加減算器を
用いて減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝（Ｘ
＋Ｙ1's ＋１）として実行する。 （２）第２サイクルで被減数Ｘと減数Ｙを入れ替えて第
１補数回路及び加減算器を用いて減算Ｚ’＝（Ｙ−Ｘ）
をＺ＝（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）として実行
し、第２補数回路から減算結果Ｚ´の補数Ｚ'2' ＝（Ｚ
1's ＋１）を出力して第１サイクルの減算結果Ｚと比較
し、両者が一致（Ｚ'2's＝Ｙ2's −Ｘ2's＝Ｘ＋Ｙ2's
＝Ｚ）すれば正常と判断し、不一致であれば異常と判断
する。
は、第１及び第２ソースレジスタに格納した所定ビット
長の任意の自己診断用データＸ，Ｙを使用して次の処理
を実行する。 （１）第１サイクルで前記第１補数回路及び加減算器を
用いて減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝（Ｘ
＋Ｙ1's ＋１）として実行する。 （２）第２サイクルで被減数Ｘと減数Ｙを入れ替えて第
１補数回路及び加減算器を用いて減算Ｚ’＝（Ｙ−Ｘ）
をＺ＝（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）として実行
し、第２補数回路から減算結果Ｚ´の補数Ｚ'2' ＝（Ｚ
1's ＋１）を出力して第１サイクルの減算結果Ｚと比較
し、両者が一致（Ｚ'2's＝Ｙ2's −Ｘ2's＝Ｘ＋Ｙ2's
＝Ｚ）すれば正常と判断し、不一致であれば異常と判断
する。
【００３６】ここで比較器で判断する Ｚ'2's＝Ｙ2's −Ｘ2's ＝Ｘ＋Ｙ2's ＝Ｚ （１） の成立を証明すると次のようになる。
【００３７】 Ｚ ＝Ｘ−Ｙ＝Ｘ＋Ｙ1's ＋１＝Ｘ＋Ｙ2's （２） Ｚ´＝Ｙ−Ｘ＝Ｙ＋Ｘ1's ＋１＝Ｙ＋Ｘ2's （３） （２）より Ｙ2's ＝−Ｙ （４） （３）より Ｘ2's ＝−Ｘ （５） 従って（４）（５）を（１）に代入して変形すると、 Ｚ'2's＝Ｙ2's −Ｘ2's ＝−Ｙ−（−Ｘ） ＝−Ｙ＋Ｘ ＝Ｘ−Ｙ となる。ここで右辺第２項の−Ｙに（２）式を代入する
と、 Ｚ'2's＝Ｘ＋Ｙ2's ＝Ｚ となり、（１）のＺ'2's＝Ｚの関係が成立する。
と、 Ｚ'2's＝Ｘ＋Ｙ2's ＝Ｚ となり、（１）のＺ'2's＝Ｚの関係が成立する。
【００３８】このような自己診断の演算結果をオール０
もしくは２つの演算結果を一致させる具体的な演算回路
の構成と自己診断処理については、様々な変形がある。
もしくは２つの演算結果を一致させる具体的な演算回路
の構成と自己診断処理については、様々な変形がある。
【００３９】
【発明の実施の形態】図２は本発明によるプロセッサの
基本構成を示した回路ブロック図である。
基本構成を示した回路ブロック図である。
【００４０】図２において、本発明による自己診断機能
付きのプロセッサは、診断対象とする加減算器１２を備
えた演算回路１０−１、自己診断用データを格納するデ
ータ格納部としての汎用レジスタファイル１４、オペコ
ードを入力して解読することにより加算命令ＡＤＤまた
は減算命令ＳＵＢを出力するデコーダ５０を備える。
付きのプロセッサは、診断対象とする加減算器１２を備
えた演算回路１０−１、自己診断用データを格納するデ
ータ格納部としての汎用レジスタファイル１４、オペコ
ードを入力して解読することにより加算命令ＡＤＤまた
は減算命令ＳＵＢを出力するデコーダ５０を備える。
【００４１】このような試験対象としての加減算器１２
を含む演算回路１０−１に対し、自己診断処理部１０−
２が設けられる。自己診断処理部１０−２にはＴＡＰコ
ントローラ（Test Access Port controller ）４２と自
己診断コントローラ４４が設けられる。ＴＡＰコントロ
ーラ４２はＬＳＩ製造工程におけるウェハー製造段階や
パッケージ製造段階において、ＬＳＩに内蔵しているＲ
ＡＭや内蔵演算器に対する自己診断テストを自己診断コ
ントローラ４４の制御により行う。
を含む演算回路１０−１に対し、自己診断処理部１０−
２が設けられる。自己診断処理部１０−２にはＴＡＰコ
ントローラ（Test Access Port controller ）４２と自
己診断コントローラ４４が設けられる。ＴＡＰコントロ
ーラ４２はＬＳＩ製造工程におけるウェハー製造段階や
パッケージ製造段階において、ＬＳＩに内蔵しているＲ
ＡＭや内蔵演算器に対する自己診断テストを自己診断コ
ントローラ４４の制御により行う。
【００４２】即ち、自己診断対象となる加減算器１２を
備えた演算回路１０−１にあっては、入力テストデータ
Ｘ，Ｙについて２の補数を生成できるように構成してお
り、自己診断処理の際には２つの入力テストデータＸ，
Ｙについて （１）Ｘを被減数、Ｙを減数とする減算Ｚ＝Ｘ−Ｙ （２）Ｙを被減数、Ｘを減数とする減算Ｚ´＝Ｙ−Ｘ （３）２つの減算結果の加算Ｚ''＝Ｚ＋Ｚ´＝０ を実行し、最終的な演算結果ＺＺの全ビットが０となる
ことを確認することにより演算結果と期待値との比較を
不要とした演算回路１０−１の自己診断処理を実行す
る。
備えた演算回路１０−１にあっては、入力テストデータ
Ｘ，Ｙについて２の補数を生成できるように構成してお
り、自己診断処理の際には２つの入力テストデータＸ，
Ｙについて （１）Ｘを被減数、Ｙを減数とする減算Ｚ＝Ｘ−Ｙ （２）Ｙを被減数、Ｘを減数とする減算Ｚ´＝Ｙ−Ｘ （３）２つの減算結果の加算Ｚ''＝Ｚ＋Ｚ´＝０ を実行し、最終的な演算結果ＺＺの全ビットが０となる
ことを確認することにより演算結果と期待値との比較を
不要とした演算回路１０−１の自己診断処理を実行す
る。
【００４３】また本発明の自己診断処理の別の形態にあ
っては、２つの入力テストデータＸ，Ｙにつき次の減
算、変換、比較判定を行う。 （１）Ｘを被減数、Ｙを減数とする減算Ｚ＝Ｘ−Ｙ （２）Ｙを被減数、Ｘを減数とする減算Ｚ´＝Ｙ−Ｘ （３）減算結果Ｚ´につき２の補数Ｚ2's を算出する。
Ｚ2's ＝Ｚ1's ＋１ （４）減算結果と変換結果の比較Ｚ＝Ｚ2's そして、この比較結果の一致を確認することにより演算
結果と期待値の比較を不要とするような自己診断を実行
する。
っては、２つの入力テストデータＸ，Ｙにつき次の減
算、変換、比較判定を行う。 （１）Ｘを被減数、Ｙを減数とする減算Ｚ＝Ｘ−Ｙ （２）Ｙを被減数、Ｘを減数とする減算Ｚ´＝Ｙ−Ｘ （３）減算結果Ｚ´につき２の補数Ｚ2's を算出する。
Ｚ2's ＝Ｚ1's ＋１ （４）減算結果と変換結果の比較Ｚ＝Ｚ2's そして、この比較結果の一致を確認することにより演算
結果と期待値の比較を不要とするような自己診断を実行
する。
【００４４】図３は、本発明による自己診断機能付きプ
ロセッサの第１実施形態であり、この第１実施形態にあ
っては演算回路に対し演算結果が全ビットにつきオール
０となるように演算して、この演算結果を確認するよう
にしたことを特徴とする。
ロセッサの第１実施形態であり、この第１実施形態にあ
っては演算回路に対し演算結果が全ビットにつきオール
０となるように演算して、この演算結果を確認するよう
にしたことを特徴とする。
【００４５】図３において、第１実施形態のプロセッサ
は、演算回路部１０−１と自己診断処理部１０−２から
構成される。自己診断処理部１０−２にはＴＡＰコント
ローラ４２と自己診断コントローラ４４が設けられてい
る。ＴＡＰコントローラ４２はＬＳＩ製造工程における
ウェハー製造段階やパッケージ製造段階において、演算
回路１０−１に内蔵している試験対象１１としての加減
算器１２に対する自己診断テストを制御する。具体的に
は自己診断コントローラ４４に対するBIST START 信号
により起動をみか、診断終了をBIST DONE 信号により受
け取る。
は、演算回路部１０−１と自己診断処理部１０−２から
構成される。自己診断処理部１０−２にはＴＡＰコント
ローラ４２と自己診断コントローラ４４が設けられてい
る。ＴＡＰコントローラ４２はＬＳＩ製造工程における
ウェハー製造段階やパッケージ製造段階において、演算
回路１０−１に内蔵している試験対象１１としての加減
算器１２に対する自己診断テストを制御する。具体的に
は自己診断コントローラ４４に対するBIST START 信号
により起動をみか、診断終了をBIST DONE 信号により受
け取る。
【００４６】自己診断コントローラ４４は、ＴＡＰコン
トローラ４２からのBIST START信号により動作し、演算
回路１０−１側を制御して自己診断テストを実行する。
この自己診断コントローラ４４にはオールゼロ検出器４
８が設けられており、演算回路１０−１からの自己診断
テストによる演算結果４０を入力し、演算結果４０の全
ビットがオールゼロであれば試験対象１１としての加減
算器１２は正常であると判断し、一方、全ビットがオー
ルゼロでなかった場合には試験対象１１としての加減算
器１２の異常と判断し、エラー信号Ｅ４を外部に出力し
てエラーの検出通知を行う。
トローラ４２からのBIST START信号により動作し、演算
回路１０−１側を制御して自己診断テストを実行する。
この自己診断コントローラ４４にはオールゼロ検出器４
８が設けられており、演算回路１０−１からの自己診断
テストによる演算結果４０を入力し、演算結果４０の全
ビットがオールゼロであれば試験対象１１としての加減
算器１２は正常であると判断し、一方、全ビットがオー
ルゼロでなかった場合には試験対象１１としての加減算
器１２の異常と判断し、エラー信号Ｅ４を外部に出力し
てエラーの検出通知を行う。
【００４７】次に自己診断テストの対象となる演算回路
１０−１側を説明する。演算回路１０−１には、汎用レ
ジスタファイル１４、マルチプレクサ２０，２２、第１
ソースレジスタ２４、第２ソースレジスタ２６、１の補
数を生成する補数回路としてのインバータ３０、マルチ
プレクサ２８、試験対象１１となるキャリーインＣｉｎ
付きの２入力の加減算器１２、ディストネーションレジ
スタ３２，３４，３８、キャリー入力を持たない２入力
の加減算器３６及びデコーダ５０が設けられる。
１０−１側を説明する。演算回路１０−１には、汎用レ
ジスタファイル１４、マルチプレクサ２０，２２、第１
ソースレジスタ２４、第２ソースレジスタ２６、１の補
数を生成する補数回路としてのインバータ３０、マルチ
プレクサ２８、試験対象１１となるキャリーインＣｉｎ
付きの２入力の加減算器１２、ディストネーションレジ
スタ３２，３４，３８、キャリー入力を持たない２入力
の加減算器３６及びデコーダ５０が設けられる。
【００４８】デコーダ５０はプログラムのオペコード５
２を入力し、演算器に対する命令として加算命令ＡＤＤ
または減算命令ＳＵＢをデコードする。汎用レジスタフ
ァイル１４は、プロセッサ内部で使用する整数データ、
アドレスなどのデータを保持するレジスタの集合であ
り、本発明の自己診断テストにあっては、自己診断に使
用する予め準備されたテストデータが外部のＲＡＭなど
からライトポートＷＲを通じて予め読み込まれている。
２を入力し、演算器に対する命令として加算命令ＡＤＤ
または減算命令ＳＵＢをデコードする。汎用レジスタフ
ァイル１４は、プロセッサ内部で使用する整数データ、
アドレスなどのデータを保持するレジスタの集合であ
り、本発明の自己診断テストにあっては、自己診断に使
用する予め準備されたテストデータが外部のＲＡＭなど
からライトポートＷＲを通じて予め読み込まれている。
【００４９】この汎用レジスタファイル１４の格納デー
タは第１ソースデータ１６及び第２ソースデータ１８と
してリードポートRDから読み出され、マルチプレクサ２
０，２２を介して第１ソースレジスタ２４と第２ソース
レジスタ２６に格納される。自己診断テストの際には、
汎用レジスタファイル１４より第１テストデータＸと第
２テストデータＹが読み出され、第１ソースレジスタ２
４及び第２ソースレジスタ２６にそれぞれ格納される。
ここで、この実施形態で扱うデータは例えば３２ビット
幅のデータである。
タは第１ソースデータ１６及び第２ソースデータ１８と
してリードポートRDから読み出され、マルチプレクサ２
０，２２を介して第１ソースレジスタ２４と第２ソース
レジスタ２６に格納される。自己診断テストの際には、
汎用レジスタファイル１４より第１テストデータＸと第
２テストデータＹが読み出され、第１ソースレジスタ２
４及び第２ソースレジスタ２６にそれぞれ格納される。
ここで、この実施形態で扱うデータは例えば３２ビット
幅のデータである。
【００５０】マルチプレクサ２０は、自己診断コントロ
ーラ４４からの制御信号Ｅ２により第１ソースデータ１
６の値と第１ソースレジスタ２４の値を選択して出力す
る。同様にマルチプレクサ２２は自己診断コントローラ
４４からの制御信号Ｅ２により第２ソースデータ１８の
値と第２ソースレジスタ２６の値を選択して出力する。
ーラ４４からの制御信号Ｅ２により第１ソースデータ１
６の値と第１ソースレジスタ２４の値を選択して出力す
る。同様にマルチプレクサ２２は自己診断コントローラ
４４からの制御信号Ｅ２により第２ソースデータ１８の
値と第２ソースレジスタ２６の値を選択して出力する。
【００５１】ここで第１ソースレジスタ２４は加減算器
の第１オペランドの値を保持し、また第２ソースレジス
タ２６は加減算器の第２オペランドの値を保持する。
の第１オペランドの値を保持し、また第２ソースレジス
タ２６は加減算器の第２オペランドの値を保持する。
【００５２】インバータ３０は、第２ソースレジスタ２
６に保持されている値を反転し、１の補数を生成する補
数回路として機能する。マルチプレクサ２８はデコーダ
５０からの演算命令により第２ソースレジスタ２６の値
とインバータ３０の値を選択して出力する。本発明の自
己診断テストにあっては、デコーダ５０からの減算命令
ＳＵＢが出力され、マルチプレクサ２８はインバータ３
０から出力を選択し、第２ソースレジスタ２６の値を反
転した１の補数を出力する。
６に保持されている値を反転し、１の補数を生成する補
数回路として機能する。マルチプレクサ２８はデコーダ
５０からの演算命令により第２ソースレジスタ２６の値
とインバータ３０の値を選択して出力する。本発明の自
己診断テストにあっては、デコーダ５０からの減算命令
ＳＵＢが出力され、マルチプレクサ２８はインバータ３
０から出力を選択し、第２ソースレジスタ２６の値を反
転した１の補数を出力する。
【００５３】この第１実施形態の試験対象１１となる加
減算器１２は、デコーダ５０の出力をキャリー入力Ｃｉ
ｎとしたキャリー入力付きの２入力の加減算器であり、
加算命令ＡＤＤの場合にはキャリー入力はＣｉｎ＝０と
なり、一方、減算命令ＳＵＢの際にはキャリー入力はＣ
ｉｎ＝１となる。
減算器１２は、デコーダ５０の出力をキャリー入力Ｃｉ
ｎとしたキャリー入力付きの２入力の加減算器であり、
加算命令ＡＤＤの場合にはキャリー入力はＣｉｎ＝０と
なり、一方、減算命令ＳＵＢの際にはキャリー入力はＣ
ｉｎ＝１となる。
【００５４】このため通常の加算命令ＡＤＤの際には、
加減算器１２の第１オペランドをＡ、第２オペランドを
Ｂ、加算出力をＣとすると、Ｃ＝Ａ＋Ｂの加算を行う。
また加減算器１２は自己診断テストの際にはデコーダ５
０より減算命令ＳＵＢを受けることから、第１ソースレ
ジスタ２４の値を第１オペランドＡ、第２ソースレジス
タ２６の値を第２オペランドＢとすると、マルチプレク
サ２８により第２オペランドＢを反転した１の補数Ｂ1'
s を生成し、更に加減算器１２に対するキャリー入力Ｃ
ｉｎ＝１により第２オペランドＢの２の補数Ｂ2's （＝
Ｂ1's ＋１）を生成することにより Ｃ´＝Ａ＋Ｂ2's ＝Ａ−Ｂ の減算命令を実行する。
加減算器１２の第１オペランドをＡ、第２オペランドを
Ｂ、加算出力をＣとすると、Ｃ＝Ａ＋Ｂの加算を行う。
また加減算器１２は自己診断テストの際にはデコーダ５
０より減算命令ＳＵＢを受けることから、第１ソースレ
ジスタ２４の値を第１オペランドＡ、第２ソースレジス
タ２６の値を第２オペランドＢとすると、マルチプレク
サ２８により第２オペランドＢを反転した１の補数Ｂ1'
s を生成し、更に加減算器１２に対するキャリー入力Ｃ
ｉｎ＝１により第２オペランドＢの２の補数Ｂ2's （＝
Ｂ1's ＋１）を生成することにより Ｃ´＝Ａ＋Ｂ2's ＝Ａ−Ｂ の減算命令を実行する。
【００５５】図３のキャリー入力Ｃｉｎ付きの２入力の
加減算器１２は、具体的には図４の回路構成を持ってい
る。演算器１０は加減算器１２−１と加減算器１２−２
で構成され、加減算器１２−１の一方に命令の第１オペ
ランドＡを入力し、他方には加減算器１２−２の加算結
果を入力している。加減算器１２−２は命令の第２オペ
ランドＢとキャリー入力Ｃｉｎを加算して出力する。し
たがって加減算器１２の加算出力ＣはＣ＝Ａ＋Ｂ＋Ｃｉ
ｎとなり、このキャリー入力Ｃｉｎはデコーダ５０から
の加算命令ＡＤＤでＣｉｎ＝０、減算命令ＳＵＢでＣｉ
ｎ＝１となっている。
加減算器１２は、具体的には図４の回路構成を持ってい
る。演算器１０は加減算器１２−１と加減算器１２−２
で構成され、加減算器１２−１の一方に命令の第１オペ
ランドＡを入力し、他方には加減算器１２−２の加算結
果を入力している。加減算器１２−２は命令の第２オペ
ランドＢとキャリー入力Ｃｉｎを加算して出力する。し
たがって加減算器１２の加算出力ＣはＣ＝Ａ＋Ｂ＋Ｃｉ
ｎとなり、このキャリー入力Ｃｉｎはデコーダ５０から
の加算命令ＡＤＤでＣｉｎ＝０、減算命令ＳＵＢでＣｉ
ｎ＝１となっている。
【００５６】再び図３を参照するに、加減算器１２の出
力側に設けたディストネーションレジスタ３２は、通常
の演算処理にあっては加減算器１２の演算結果を保持
し、保持した演算結果の値をデータフォワードパス３５
に出力し、最終的に汎用レジスタファイル１４に演算結
果を反映させる。
力側に設けたディストネーションレジスタ３２は、通常
の演算処理にあっては加減算器１２の演算結果を保持
し、保持した演算結果の値をデータフォワードパス３５
に出力し、最終的に汎用レジスタファイル１４に演算結
果を反映させる。
【００５７】また本発明による自己診断テストの際に
は、２サイクル目の演算結果である減算結果Ｚ´＝Ｙ−
Ｘ（＝Ｙ＋Ｘ2's ＝Ｙ＋Ｘ1's ＋１）の値が保持され
る。また次のディストネーションレジスタ３４は、自己
診断テストの際には１サイクル目の減算結果となるＺ＝
Ｘ−Ｙ（＝Ｘ＋Ｙ2's ＝Ｘ＋Ｙ1's ＋１）の値が保持さ
れる。
は、２サイクル目の演算結果である減算結果Ｚ´＝Ｙ−
Ｘ（＝Ｙ＋Ｘ2's ＝Ｙ＋Ｘ1's ＋１）の値が保持され
る。また次のディストネーションレジスタ３４は、自己
診断テストの際には１サイクル目の減算結果となるＺ＝
Ｘ−Ｙ（＝Ｘ＋Ｙ2's ＝Ｘ＋Ｙ1's ＋１）の値が保持さ
れる。
【００５８】２入力の加減算器３６は、自己診断テスト
の際にのみ有効となり、自己診断コントローラ４４から
の制御信号Ｅ３を受けて減算器１２による２回の減算で
得られたディストネーションレジスタ３４の減算結果Ｚ
とディストネーションレジスタ３２の減算結果Ｚ´の加
算により、Ｚ''＝Ｚ＋Ｚ´＝（Ｘ−Ｙ）＋（Ｙ−Ｘ）＝
Ｘ＋Ｙ2's ＋Ｙ＋Ｘ2's を演算する。
の際にのみ有効となり、自己診断コントローラ４４から
の制御信号Ｅ３を受けて減算器１２による２回の減算で
得られたディストネーションレジスタ３４の減算結果Ｚ
とディストネーションレジスタ３２の減算結果Ｚ´の加
算により、Ｚ''＝Ｚ＋Ｚ´＝（Ｘ−Ｙ）＋（Ｙ−Ｘ）＝
Ｘ＋Ｙ2's ＋Ｙ＋Ｘ2's を演算する。
【００５９】加減算器３６の出力段のディストネーショ
ンレジスタ３８は、自己診断テストの最終的な演算結果
Ｚ''＝Ｚ＋Ｚ´を保持するもので、この演算結果４０は
自己診断コントローラ４４のオールゼロ検出器４８に与
えられ、オールゼロの確認が行われる。
ンレジスタ３８は、自己診断テストの最終的な演算結果
Ｚ''＝Ｚ＋Ｚ´を保持するもので、この演算結果４０は
自己診断コントローラ４４のオールゼロ検出器４８に与
えられ、オールゼロの確認が行われる。
【００６０】次に図３の第１実施形態における通常の演
算命令である加算命令ＡＤＤによるＣ＝Ａ＋Ｂ及び減算
命令ＳＵＢによるＣ´＝Ａ−Ｂに対する動作を説明す
る。
算命令である加算命令ＡＤＤによるＣ＝Ａ＋Ｂ及び減算
命令ＳＵＢによるＣ´＝Ａ−Ｂに対する動作を説明す
る。
【００６１】まず演算命令の第１オペランドＡ及び第２
オペランドＢが汎用レジスタファイル１４のリードポー
トからそれぞれ第１ソースデータ１６及び第２ソースデ
ータ１８として読み出され、マルチプレクサ２０，２２
を介して第１ソースレジスタ２４と第２ソースレジスタ
２６に格納される。
オペランドＢが汎用レジスタファイル１４のリードポー
トからそれぞれ第１ソースデータ１６及び第２ソースデ
ータ１８として読み出され、マルチプレクサ２０，２２
を介して第１ソースレジスタ２４と第２ソースレジスタ
２６に格納される。
【００６２】一方、演算命令のオペコード５２はデコー
ダ５０で解読され、加算命令ＡＤＤであればマルチプレ
クサ２８により第１ソースレジスタ２６の第２オペラン
ドＢがそのまま選択されることから、加減算器１２には
第１オペランドＡ、第２オペランドＢ及びキャリー入力
Ｃｉｎ＝０が入力され、Ｃ＝Ａ＋Ｂが演算される。
ダ５０で解読され、加算命令ＡＤＤであればマルチプレ
クサ２８により第１ソースレジスタ２６の第２オペラン
ドＢがそのまま選択されることから、加減算器１２には
第１オペランドＡ、第２オペランドＢ及びキャリー入力
Ｃｉｎ＝０が入力され、Ｃ＝Ａ＋Ｂが演算される。
【００６３】また減算命令ＳＵＢであればマルチプレク
サ２８はインバータ３０の出力を選択し、このため加減
算器１２には第１オペランドＡ、第２オペランドＢを反
転した１の補数Ｂ1's 及びキャリー入力Ｃｉｎ＝１が入
力され、Ｃ´＝Ａ−Ｂ＝Ａ＋Ｂ2's ＝Ａ＋Ｂ1's ＋１が
演算される。
サ２８はインバータ３０の出力を選択し、このため加減
算器１２には第１オペランドＡ、第２オペランドＢを反
転した１の補数Ｂ1's 及びキャリー入力Ｃｉｎ＝１が入
力され、Ｃ´＝Ａ−Ｂ＝Ａ＋Ｂ2's ＝Ａ＋Ｂ1's ＋１が
演算される。
【００６４】加減算器１２の演算結果となるＣやＣ´の
値はディストネーションレジスタ３２に保持され、デー
タフォワードパス３５に出力され、最終的にはライトポ
ートから汎用レジスタファイル１４に反映される。
値はディストネーションレジスタ３２に保持され、デー
タフォワードパス３５に出力され、最終的にはライトポ
ートから汎用レジスタファイル１４に反映される。
【００６５】次に本発明の自己診断テストによる動作を
説明する。自己診断テストの際にはＴＡＰコントローラ
４２が自己診断コントローラ４４に対するBIST START信
号をアサートし、自己診断テストの動作が開始される。
この自己診断テストの開始により、汎用レジスタファイ
ル１４に既に格納されているテストデータである演算の
第１オペランドＸ及び第２オペランドＹがリードポート
から読み出され、マルチプレクサ２０，２２により選択
され、第１ソースレジスタ２４及び第２ソースレジスタ
２６に保持される。
説明する。自己診断テストの際にはＴＡＰコントローラ
４２が自己診断コントローラ４４に対するBIST START信
号をアサートし、自己診断テストの動作が開始される。
この自己診断テストの開始により、汎用レジスタファイ
ル１４に既に格納されているテストデータである演算の
第１オペランドＸ及び第２オペランドＹがリードポート
から読み出され、マルチプレクサ２０，２２により選択
され、第１ソースレジスタ２４及び第２ソースレジスタ
２６に保持される。
【００６６】一方、自己診断コントローラ４４は制御信
号Ｅ１によりデコーダ５０を制御し、オペコード５２の
デコードによって減算命令ＳＵＢを出力する。このデコ
ーダ５０からの減算命令ＳＵＢによりマルチプレクサ２
８はインバータ３０の出力を選択し、これによって加減
算器１２には第１オペランドＸ、第２オペランドＹを反
転した１の補数Ｙ1's 及びキャリー入力Ｃｉｎ＝１が入
力される。
号Ｅ１によりデコーダ５０を制御し、オペコード５２の
デコードによって減算命令ＳＵＢを出力する。このデコ
ーダ５０からの減算命令ＳＵＢによりマルチプレクサ２
８はインバータ３０の出力を選択し、これによって加減
算器１２には第１オペランドＸ、第２オペランドＹを反
転した１の補数Ｙ1's 及びキャリー入力Ｃｉｎ＝１が入
力される。
【００６７】この結果、自己診断処理の第１サイクルに
おいては、加減算器１２は減算結果Ｚとして Ｚ＝Ｘ−Ｙ＝Ｘ＋Ｙ2's ＝Ｘ＋Ｙ1's ＋１ を演算し、ディストネーションレジスタ３２に演算結果
Ｚを保持する。
おいては、加減算器１２は減算結果Ｚとして Ｚ＝Ｘ−Ｙ＝Ｘ＋Ｙ2's ＝Ｘ＋Ｙ1's ＋１ を演算し、ディストネーションレジスタ３２に演算結果
Ｚを保持する。
【００６８】次に１クロック後の自己診断テストの第２
サイクル目にあっては、自己診断コントローラ４４はマ
ルチプレクサ２０，２２を制御して第１ソースレジスタ
２４と第２ソースレジスタ２６の値Ｘ，Ｙを入れ替える
ように入力する選択を行い、これによって第１ソースレ
ジスタ２４に第１オペランドＹが、また第２ソースレジ
スタ２６に第２オペランドＸが、第１サイクル目の値と
は入れ替わって保持される。
サイクル目にあっては、自己診断コントローラ４４はマ
ルチプレクサ２０，２２を制御して第１ソースレジスタ
２４と第２ソースレジスタ２６の値Ｘ，Ｙを入れ替える
ように入力する選択を行い、これによって第１ソースレ
ジスタ２４に第１オペランドＹが、また第２ソースレジ
スタ２６に第２オペランドＸが、第１サイクル目の値と
は入れ替わって保持される。
【００６９】またマルチプレクサ２８はデコーダ５０の
減算命令ＳＵＢによって継続してインバータ３０の出力
を選択している。このため加減算器１２には、第１オペ
ランドＹ，第２オペランドＸ、キャリー入力Ｃｉｎ＝１
が入力され、 Ｚ´＝Ｙ−Ｘ＝Ｙ＋Ｘ2's ＝Ｙ＋Ｘ1's ＋１ が演算される。このとき前回の演算結果であるＺ＝Ｘ−
Ｙの値は１クロック経過しているためにディストネーシ
ョンレジスタ３４に保持されており、今回の減算結果で
あるＺ´＝Ｙ−Ｘの値がディストネーションレジスタ３
２に保持される。
減算命令ＳＵＢによって継続してインバータ３０の出力
を選択している。このため加減算器１２には、第１オペ
ランドＹ，第２オペランドＸ、キャリー入力Ｃｉｎ＝１
が入力され、 Ｚ´＝Ｙ−Ｘ＝Ｙ＋Ｘ2's ＝Ｙ＋Ｘ1's ＋１ が演算される。このとき前回の演算結果であるＺ＝Ｘ−
Ｙの値は１クロック経過しているためにディストネーシ
ョンレジスタ３４に保持されており、今回の減算結果で
あるＺ´＝Ｙ−Ｘの値がディストネーションレジスタ３
２に保持される。
【００７０】このようにディストネーションレジスタ３
２，３４に保持された減算結果Ｚ´，Ｚは、第１オペラ
ンドＺ´及び第２オペランドＺとして２入力の加減算器
３６に入力され、Ｚ''＝Ｚ＋Ｚ´が演算される。この演
算結果Ｚ''はディストネーションレジスタ３８に保持さ
れ、演算結果４０として自己診断コントローラ４４のオ
ールゼロ検出器４８に出力される。
２，３４に保持された減算結果Ｚ´，Ｚは、第１オペラ
ンドＺ´及び第２オペランドＺとして２入力の加減算器
３６に入力され、Ｚ''＝Ｚ＋Ｚ´が演算される。この演
算結果Ｚ''はディストネーションレジスタ３８に保持さ
れ、演算結果４０として自己診断コントローラ４４のオ
ールゼロ検出器４８に出力される。
【００７１】ここで試験対象１１としての加減算器１２
が正常であった場合には、減算結果Ｚ''は次の関係とな
る。
が正常であった場合には、減算結果Ｚ''は次の関係とな
る。
【００７２】 Ｚ''＝Ｚ＋Ｚ´＝（Ｘ−Ｙ）＋（Ｙ−Ｘ） ＝Ｘ＋Ｙ2's ＋Ｙ＋Ｘ2's ＝（Ｘ＋Ｘ2's ）＋（Ｙ＋Ｙ2's ） ＝０＋０ ＝０ そのため自己診断コントローラ４４のオールゼロ検出器
４８は演算結果４０の全ビットがオール０であることを
検査すればよく、従来のようにテストデータＸ，Ｙの演
算結果としての期待値を用意して実際の演算結果との比
較を行う必要がない。このためオールゼロ検出器４８と
しては、例えば全ビットのＯＲ論理をとる回路構成とす
れば良く、このような全ビットＯＲ入力の論理回路のＯ
Ｒ出力によって、もし全ビットがオール０でなければエ
ラー信号Ｅ４を出力して外部に演算器１２の異常を通知
できる。
４８は演算結果４０の全ビットがオール０であることを
検査すればよく、従来のようにテストデータＸ，Ｙの演
算結果としての期待値を用意して実際の演算結果との比
較を行う必要がない。このためオールゼロ検出器４８と
しては、例えば全ビットのＯＲ論理をとる回路構成とす
れば良く、このような全ビットＯＲ入力の論理回路のＯ
Ｒ出力によって、もし全ビットがオール０でなければエ
ラー信号Ｅ４を出力して外部に演算器１２の異常を通知
できる。
【００７３】このような自己診断テストを汎用レジスタ
ファイル１４に前もって格納している残りの２つの入力
データの組について複数回繰り返すことにより、自己診
断を完了する。
ファイル１４に前もって格納している残りの２つの入力
データの組について複数回繰り返すことにより、自己診
断を完了する。
【００７４】図５は、演算結果と期待値の比較を不要と
した本発明の自己診断機能付きプロセッサの第２実施形
態の回路ブロック図である。この第２実施形態にあって
は、２つの入力テストデータＸ，Ｙについて減算Ｚ＝Ｘ
−ＹとＺ´＝Ｙ−Ｘを減算した後、１回目の演算結果Ｚ
と２回目の演算結果Ｚ´の２の補数Ｚ´2's を比較し、
この比較結果から入力データＸ，Ｙの期待値との比較を
必要としない自己診断テストを行うようにしたことを特
徴とする。
した本発明の自己診断機能付きプロセッサの第２実施形
態の回路ブロック図である。この第２実施形態にあって
は、２つの入力テストデータＸ，Ｙについて減算Ｚ＝Ｘ
−ＹとＺ´＝Ｙ−Ｘを減算した後、１回目の演算結果Ｚ
と２回目の演算結果Ｚ´の２の補数Ｚ´2's を比較し、
この比較結果から入力データＸ，Ｙの期待値との比較を
必要としない自己診断テストを行うようにしたことを特
徴とする。
【００７５】図５において、演算回路１０−１側の汎用
レジスタファイル１４からディストネーションレジスタ
３４までの構成は図３の第１実施形態と同じである。こ
のため自己診断テストの際には、汎用レジスタファイル
１４から２つのテストデータＸ，Ｙが読み出されて第１
ソースレジスタ２４，第２ソースレジスタ２６に保持さ
れた後、第１サイクルで減算Ｚ＝Ｘ−Ｙ＝Ｘ＋Ｙ2's ＝
（Ｘ＋Ｙ1's ＋１）を実行し、ディストネーションレジ
スタ３２に保持する第１サイクル目の処理を行う。
レジスタファイル１４からディストネーションレジスタ
３４までの構成は図３の第１実施形態と同じである。こ
のため自己診断テストの際には、汎用レジスタファイル
１４から２つのテストデータＸ，Ｙが読み出されて第１
ソースレジスタ２４，第２ソースレジスタ２６に保持さ
れた後、第１サイクルで減算Ｚ＝Ｘ−Ｙ＝Ｘ＋Ｙ2's ＝
（Ｘ＋Ｙ1's ＋１）を実行し、ディストネーションレジ
スタ３２に保持する第１サイクル目の処理を行う。
【００７６】次の第２サイクル目では入力データＸ，Ｙ
を入れ替えた減算Ｚ´＝（Ｙ−Ｘ）＝（Ｙ＋Ｘ2's ）＝
（Ｙ＋Ｘ1's ＋１）を行い、第１サイクル目の演算結果
を１クロック後であることからディストネーションレジ
スタ３４に保持し、２回目の演算結果はディストネーシ
ョンレジスタ３２に保持する。
を入れ替えた減算Ｚ´＝（Ｙ−Ｘ）＝（Ｙ＋Ｘ2's ）＝
（Ｙ＋Ｘ1's ＋１）を行い、第１サイクル目の演算結果
を１クロック後であることからディストネーションレジ
スタ３４に保持し、２回目の演算結果はディストネーシ
ョンレジスタ３２に保持する。
【００７７】このようなディストネーションレジスタ３
２，３４に続いて、第２実施形態にあっては比較器５４
を設けている。比較器５４の一方の入力にはディストネ
ーションレジスタ３４に保持した１回目の減算結果Ｚが
入力される。また比較器５４の他方の入力にはインバー
タ５６と＋１インクリメント回路５８が設けられてい
る。
２，３４に続いて、第２実施形態にあっては比較器５４
を設けている。比較器５４の一方の入力にはディストネ
ーションレジスタ３４に保持した１回目の減算結果Ｚが
入力される。また比較器５４の他方の入力にはインバー
タ５６と＋１インクリメント回路５８が設けられてい
る。
【００７８】このためディストネーションレジスタ３２
に保持された２回目の減算結果Ｚ´はインバータ５６で
反転されて１の補数Ｚ1's となり、続いて＋１インクリ
メント回路５８で１を加えることによりＺ´の２の補数
Ｚ´2's ＝Ｚ´1's ＋１に変換されて比較器５４に入力
される。
に保持された２回目の減算結果Ｚ´はインバータ５６で
反転されて１の補数Ｚ1's となり、続いて＋１インクリ
メント回路５８で１を加えることによりＺ´の２の補数
Ｚ´2's ＝Ｚ´1's ＋１に変換されて比較器５４に入力
される。
【００７９】このため比較器５４は、ディストネーショ
ンレジスタ３４の値となる第１オペランドＺと、インバ
ータ５６と＋１インクリメント回路５８により変換され
た第２オペランドＺ´2's との比較を実行し、比較結果
４０−１を出力する。
ンレジスタ３４の値となる第１オペランドＺと、インバ
ータ５６と＋１インクリメント回路５８により変換され
た第２オペランドＺ´2's との比較を実行し、比較結果
４０−１を出力する。
【００８０】一方、自己診断処理部１０−２側にはＴＡ
Ｐコントローラ４２と自己診断コントローラ４４−１が
設けられており、自己診断コントローラ４４−１にはエ
ラー検出器６０が設けられている。エラー検出器６０は
演算回路部１０−１の比較器５４からの比較結果４０−
１を入力し、比較器５４における第１オペランドＺと第
１オペランドＺ´2's が一致していれば試験対象１０の
加減算器１２は正常と判断し、一方、比較結果が不一致
であればエラーを検出して外部に加減算器１２の異常を
示すエラー信号Ｅ４を出力する。
Ｐコントローラ４２と自己診断コントローラ４４−１が
設けられており、自己診断コントローラ４４−１にはエ
ラー検出器６０が設けられている。エラー検出器６０は
演算回路部１０−１の比較器５４からの比較結果４０−
１を入力し、比較器５４における第１オペランドＺと第
１オペランドＺ´2's が一致していれば試験対象１０の
加減算器１２は正常と判断し、一方、比較結果が不一致
であればエラーを検出して外部に加減算器１２の異常を
示すエラー信号Ｅ４を出力する。
【００８１】ここで比較器５４における第１オペランド
Ｚと第２オペランドＺ´2's の一致関係の成立を証明す
ると次のようになる。
Ｚと第２オペランドＺ´2's の一致関係の成立を証明す
ると次のようになる。
【００８２】まず最終的な演算結果は次のようになる。
【００８３】 Ｚ'2's＝Ｙ2'S −Ｘ2'S ＝Ｘ＋Ｙ2'S ＝Ｚ （６） この成立を証明すると次のようになる。ここで Ｚ ＝Ｘ−Ｙ＝Ｘ＋Ｙ1's ＋１＝Ｘ＋Ｙ2'S （７） Ｚ´＝Ｙ−Ｘ＝Ｙ＋Ｘ1's ＋１＝Ｙ＋Ｘ2'S （８） である。そこで（７）より Ｙ2's ＝−Ｙ （９） となり、（８）より Ｘ2's ＝−Ｘ （１０） となる。従って（９）（１０）を（６）に代入して変形
すると、 Ｚ'2's＝Ｘ＋Ｙ2's ＝−Ｙ−（−Ｘ） ＝−Ｙ＋Ｘ ＝Ｘ−Ｙ となる。ここで右辺第２項の−Ｙに（７）式を代入する
と、 Ｚ'2's＝Ｘ＋Ｙ2's ＝Ｚ となり、（５）のＺ'2's＝Ｚの関係が成立する。
すると、 Ｚ'2's＝Ｘ＋Ｙ2's ＝−Ｙ−（−Ｘ） ＝−Ｙ＋Ｘ ＝Ｘ−Ｙ となる。ここで右辺第２項の−Ｙに（７）式を代入する
と、 Ｚ'2's＝Ｘ＋Ｙ2's ＝Ｚ となり、（５）のＺ'2's＝Ｚの関係が成立する。
【００８４】また比較器５４としては、演算器１２の演
算動作が正しいときに第１オペランドＺ´と第２オペラ
ンドＺ'2'sは一致していることから、第１オペランドＺ
と第２オペランドＺ'2'sのそれぞれについて全ビットの
ＥＸＯＲ論理をとった後に全ビットのＥＸＯＲ出力のＯ
Ｒ論理をとれば良く、比較器５４そのものも簡単な論理
データで構成できる。
算動作が正しいときに第１オペランドＺ´と第２オペラ
ンドＺ'2'sは一致していることから、第１オペランドＺ
と第２オペランドＺ'2'sのそれぞれについて全ビットの
ＥＸＯＲ論理をとった後に全ビットのＥＸＯＲ出力のＯ
Ｒ論理をとれば良く、比較器５４そのものも簡単な論理
データで構成できる。
【００８５】図６は本発明の自己診断機能を備えたプロ
セッサの第３実施形態の回路ブロック図である。この第
３実施形態にあっては、試験対象としてキャリー入力を
持たない２入力の加減算器を備えたことを特徴とする。
セッサの第３実施形態の回路ブロック図である。この第
３実施形態にあっては、試験対象としてキャリー入力を
持たない２入力の加減算器を備えたことを特徴とする。
【００８６】図６において、自己診断処理部１０−２
は、図３の第１実施形態と同様、ＴＡＰコントローラ４
２と自己診断コントローラ４４で構成され、自己診断コ
ントローラ４４にはオールゼロ検出器４８が設けられて
いる。
は、図３の第１実施形態と同様、ＴＡＰコントローラ４
２と自己診断コントローラ４４で構成され、自己診断コ
ントローラ４４にはオールゼロ検出器４８が設けられて
いる。
【００８７】演算回路１０−１は試験対象１０としてキ
ャリー入力を持たない２入力の加減算器６５を備えてい
る。この加減算器６５の入力側にはレジスタファイル１
４、マルチプレクサ２０，２２及び第１ソースレジスタ
２４及び第２ソースレジスタ２６、インバータ３０及び
マルチプレクサ２８が設けられている点は図３の第１実
施形態と同じであるが、加減算器６５をキャリー入力な
しとしたことに伴い、インバータ３０に続いて＋１イン
クリメント回路６１を設けている。
ャリー入力を持たない２入力の加減算器６５を備えてい
る。この加減算器６５の入力側にはレジスタファイル１
４、マルチプレクサ２０，２２及び第１ソースレジスタ
２４及び第２ソースレジスタ２６、インバータ３０及び
マルチプレクサ２８が設けられている点は図３の第１実
施形態と同じであるが、加減算器６５をキャリー入力な
しとしたことに伴い、インバータ３０に続いて＋１イン
クリメント回路６１を設けている。
【００８８】このインバータ３０と＋１インクリメント
回路６１によって第２ソースレジスタ２６の第２オペラ
ンドＢをインバータ３０で反転して１の補数Ｂ1's に変
換した後、＋１インクリメント回路６１で１を加えるこ
とによって２の補数Ｂ2's に変換して加減算器６５に出
力するようにしている。
回路６１によって第２ソースレジスタ２６の第２オペラ
ンドＢをインバータ３０で反転して１の補数Ｂ1's に変
換した後、＋１インクリメント回路６１で１を加えるこ
とによって２の補数Ｂ2's に変換して加減算器６５に出
力するようにしている。
【００８９】このため加減算器６５にあっては、デコー
ダ５０からの減算命令ＳＵＢによるマルチプレクサ２８
の第２オペランドＢ2's の選択による出力で第１オペラ
ンドＡを入力し、Ｃ＝Ａ＋Ｂ2's ＝Ａ−Ｂの減算を実行
することになる。
ダ５０からの減算命令ＳＵＢによるマルチプレクサ２８
の第２オペランドＢ2's の選択による出力で第１オペラ
ンドＡを入力し、Ｃ＝Ａ＋Ｂ2's ＝Ａ−Ｂの減算を実行
することになる。
【００９０】加減算器６５の出力段にはディストネーシ
ョンレジスタ３２，３４、２入力の加減算器３６及びデ
ィストネーションレジスタ３８が設けられており、これ
は図３の第１実施形態と同じである。
ョンレジスタ３２，３４、２入力の加減算器３６及びデ
ィストネーションレジスタ３８が設けられており、これ
は図３の第１実施形態と同じである。
【００９１】次に図６の第３実施形態について自己診断
テストの動作を説明する。ＴＡＰコントローラ４２がBI
ST START信号をアサートすると、自己診断コントローラ
４４が動作し、自己診断テストを開始する。まず汎用レ
ジスタファイル１４よりテストデータとしてのオペラン
ドＸ，Ｙを読み出し、マルチプレクサ２０，２２を介し
て第１ソースレジスタ２４と第２ソースレジスタ２６に
保持する。
テストの動作を説明する。ＴＡＰコントローラ４２がBI
ST START信号をアサートすると、自己診断コントローラ
４４が動作し、自己診断テストを開始する。まず汎用レ
ジスタファイル１４よりテストデータとしてのオペラン
ドＸ，Ｙを読み出し、マルチプレクサ２０，２２を介し
て第１ソースレジスタ２４と第２ソースレジスタ２６に
保持する。
【００９２】このときデコーダ５０の制御によって減算
命令ＳＵＢが出力されていることから、マルチプレクサ
２８は＋１インクリメント回路６１の出力を選択してい
る。このため試験対象１０としての加減算器６５には第
１オペランドＸと第２オペランドＢ2's が入力され、 Ｚ＝Ｘ＋Ｙ2's ＝Ｘ＋Ｙ1's ＋１＝Ｘ−Ｙ が演算され、ディストネーションレジスタ３２に保持さ
れる。
命令ＳＵＢが出力されていることから、マルチプレクサ
２８は＋１インクリメント回路６１の出力を選択してい
る。このため試験対象１０としての加減算器６５には第
１オペランドＸと第２オペランドＢ2's が入力され、 Ｚ＝Ｘ＋Ｙ2's ＝Ｘ＋Ｙ1's ＋１＝Ｘ−Ｙ が演算され、ディストネーションレジスタ３２に保持さ
れる。
【００９３】次の第２サイクル目では、自己診断コント
ローラ４４の制御信号Ｅ２によってマルチプレクサ２０
が第２ソースレジスタ２６のテストデータＸを選択して
出力し、同時にマルチプレクサ２２が第１ソースレジス
タ２４のテストデータＸを選択して出力し、これによっ
てソースレジスタ２４と２６の値が入れ替わる。
ローラ４４の制御信号Ｅ２によってマルチプレクサ２０
が第２ソースレジスタ２６のテストデータＸを選択して
出力し、同時にマルチプレクサ２２が第１ソースレジス
タ２４のテストデータＸを選択して出力し、これによっ
てソースレジスタ２４と２６の値が入れ替わる。
【００９４】このときマルチプレクサ２８はデコーダ５
０の減算命令ＳＵＢを継続して受けている。このため加
減算器６５には第１オペランドＹとインバータ３０及び
＋１インクリメント回路６１で変換された第２オペラン
ドＸ2's が入力し、 Ｚ´＝Ｙ＋Ｘ2's ＝Ｙ＋Ｘ1's ＋１＝Ｙ−Ｘ を実行する。この２回目の減算結果は１クロック後であ
ることからディストネーションレジスタ３２に保持さ
れ、１つ前の減算結果Ｚは次のディストネーションレジ
スタ３４に保持されている。
０の減算命令ＳＵＢを継続して受けている。このため加
減算器６５には第１オペランドＹとインバータ３０及び
＋１インクリメント回路６１で変換された第２オペラン
ドＸ2's が入力し、 Ｚ´＝Ｙ＋Ｘ2's ＝Ｙ＋Ｘ1's ＋１＝Ｙ−Ｘ を実行する。この２回目の減算結果は１クロック後であ
ることからディストネーションレジスタ３２に保持さ
れ、１つ前の減算結果Ｚは次のディストネーションレジ
スタ３４に保持されている。
【００９５】このため加減算器３６には第１オペランド
Ｚ´と第２オペランドＺが入力し、Ｚ''＝Ｚ＋Ｚ´の演
算を実行してディストネーションレジスタ３８に保持す
る。この加減算器３６における演算結果Ｚ''は、加減算
器６５が正常であれば、 Ｚ''＝Ｚ＋Ｚ´＝（Ｘ−Ｙ）＋（Ｙ−Ｘ） ＝Ｘ＋Ｙ2's ＋Ｙ2's ＋Ｙ＋Ｘ2's ＝（Ｘ＋Ｘ2's ）＋（Ｙ＋Ｙ2's ） ＝０＋０ ＝０ となる。
Ｚ´と第２オペランドＺが入力し、Ｚ''＝Ｚ＋Ｚ´の演
算を実行してディストネーションレジスタ３８に保持す
る。この加減算器３６における演算結果Ｚ''は、加減算
器６５が正常であれば、 Ｚ''＝Ｚ＋Ｚ´＝（Ｘ−Ｙ）＋（Ｙ−Ｘ） ＝Ｘ＋Ｙ2's ＋Ｙ2's ＋Ｙ＋Ｘ2's ＝（Ｘ＋Ｘ2's ）＋（Ｙ＋Ｙ2's ） ＝０＋０ ＝０ となる。
【００９６】加減算器３６の加算結果４０は自己診断コ
ントローラ４４のオールゼロ検出器４８に与えられ、全
ビットがオールゼロであれば加減算器６５は正常と判断
し、オールゼロでなければ加減算器６５の異常と判断し
てエラー信号Ｅ４を外部に出力する。 この図６の第３
実施形態にあっては、試験対象の加減算器として図３の
第１実施形態のようにキャリー入力付きの２入力の加減
算器１２ではなく、キャリー入力を持たない加減算器を
使用している場合の自己診断テストに対応することがで
きる。 図７は、本発明による自己診断機能付きプロセ
ッサの第４実施形態の回路ブロック図である。この第４
実施形態にあっては、図３の第１実施形態で出力段に設
けている加減算器３６を廃止し、この加減算器３６によ
る２回目の演算を試験対象１０として設けているキャリ
ー入力付きの２入力の加減算器１２で行うように構成し
たことを特徴とする。このように２回目の演算に専用の
加減算器を必要としない分、演算回路の構成を簡単にす
ることができる。
ントローラ４４のオールゼロ検出器４８に与えられ、全
ビットがオールゼロであれば加減算器６５は正常と判断
し、オールゼロでなければ加減算器６５の異常と判断し
てエラー信号Ｅ４を外部に出力する。 この図６の第３
実施形態にあっては、試験対象の加減算器として図３の
第１実施形態のようにキャリー入力付きの２入力の加減
算器１２ではなく、キャリー入力を持たない加減算器を
使用している場合の自己診断テストに対応することがで
きる。 図７は、本発明による自己診断機能付きプロセ
ッサの第４実施形態の回路ブロック図である。この第４
実施形態にあっては、図３の第１実施形態で出力段に設
けている加減算器３６を廃止し、この加減算器３６によ
る２回目の演算を試験対象１０として設けているキャリ
ー入力付きの２入力の加減算器１２で行うように構成し
たことを特徴とする。このように２回目の演算に専用の
加減算器を必要としない分、演算回路の構成を簡単にす
ることができる。
【００９７】図７において、試験対象１１となるキャリ
ー入力付きの２入力の加減算器１２の入力側には、汎用
レジスタファイル１４、マルチプレクサ２０，２２、第
１ソースレジスタ２４、第２ソースレジスタ２６、イン
バータ３０、マルチプレクサ２８が設けられ、続いて新
たにマルチプレクサ６４，６６を設けている。
ー入力付きの２入力の加減算器１２の入力側には、汎用
レジスタファイル１４、マルチプレクサ２０，２２、第
１ソースレジスタ２４、第２ソースレジスタ２６、イン
バータ３０、マルチプレクサ２８が設けられ、続いて新
たにマルチプレクサ６４，６６を設けている。
【００９８】マルチプレクサ６４，６６は、自己診断コ
ントローラ４４からの制御信号Ｅ５によって、第１サイ
クル目では第１ソースレジスタ２４及びマルチプレクサ
２８の出力を選択しているが、第２サイクル目について
は加減算器１２の出力側のディストネーションレジスタ
３４，３２の値を選択して出力するようにしたことを特
徴とする。また加減算器１２に対してはキャリー入力Ｃ
ｉｎに加え、１回目の演算と２回目の演算を制御する制
御信号Ｅ３も入力されている。
ントローラ４４からの制御信号Ｅ５によって、第１サイ
クル目では第１ソースレジスタ２４及びマルチプレクサ
２８の出力を選択しているが、第２サイクル目について
は加減算器１２の出力側のディストネーションレジスタ
３４，３２の値を選択して出力するようにしたことを特
徴とする。また加減算器１２に対してはキャリー入力Ｃ
ｉｎに加え、１回目の演算と２回目の演算を制御する制
御信号Ｅ３も入力されている。
【００９９】次に図７の第４実施形態における自己診断
テストの動作を説明する。ＴＡＰコントローラ４２がBI
ST START信号をアサートすることで自己診断コントロー
ラ４４が動作すると、まず汎用レジスタファイル１４か
ら任意のテストデータＸ，Ｙを読み出し、マルチプレク
サ２０，２２を介して第１ソースレジスタ２４に第１オ
ペランドＸを保持し、同時に第２ソースレジスタ２６に
第２オペランドＹを保持する。
テストの動作を説明する。ＴＡＰコントローラ４２がBI
ST START信号をアサートすることで自己診断コントロー
ラ４４が動作すると、まず汎用レジスタファイル１４か
ら任意のテストデータＸ，Ｙを読み出し、マルチプレク
サ２０，２２を介して第１ソースレジスタ２４に第１オ
ペランドＸを保持し、同時に第２ソースレジスタ２６に
第２オペランドＹを保持する。
【０１００】このときマルチプレクサ２８はインバータ
３０の出力を選択しており、またマルチプレクサ６４，
６６は第１ソースレジスタ２４の出力及びマルチプレク
サ２８の出力を選択している。もちろん、デコーダ５０
は減算命令ＳＵＢを出力している。このため試験対象１
０の加減算器１２には第１オペランドＸ、第２オペラン
ドＹ2's 及びキャリー入力Ｃｉｎ＝１が入力し、 Ｚ＝Ｘ＋Ｙ2's ＝Ｘ＋Ｙ1's ＋１＝Ｘ−Ｙ の減算を実行し、減算結果Ｚをディストネーションレジ
スタ３２に保持する。
３０の出力を選択しており、またマルチプレクサ６４，
６６は第１ソースレジスタ２４の出力及びマルチプレク
サ２８の出力を選択している。もちろん、デコーダ５０
は減算命令ＳＵＢを出力している。このため試験対象１
０の加減算器１２には第１オペランドＸ、第２オペラン
ドＹ2's 及びキャリー入力Ｃｉｎ＝１が入力し、 Ｚ＝Ｘ＋Ｙ2's ＝Ｘ＋Ｙ1's ＋１＝Ｘ−Ｙ の減算を実行し、減算結果Ｚをディストネーションレジ
スタ３２に保持する。
【０１０１】第２サイクル目にあっては、自己診断コン
トローラ４４はデコーダ５０の減算命令ＳＵＢを維持し
たままマルチプレクサ２０，２２を制御して第１ソース
レジスタ２４と第２ソースレジスタ２６のオペランド
Ｘ，Ｙを入れ替えて保持し、マルチプレクサ２８及びマ
ルチプレクサ６４，６６の制御は第１サイクル目と同じ
であることから、加減算器１２には第１オペランドＹ、
第２オペランドＸ2's 及びキャリー入力Ｃｉｎ＝１が入
力し、 Ｚ´＝Ｙ＋Ｘ2's ＝Ｙ＋Ｘ1's ＋１＝Ｙ−Ｘ の減算を実行する。
トローラ４４はデコーダ５０の減算命令ＳＵＢを維持し
たままマルチプレクサ２０，２２を制御して第１ソース
レジスタ２４と第２ソースレジスタ２６のオペランド
Ｘ，Ｙを入れ替えて保持し、マルチプレクサ２８及びマ
ルチプレクサ６４，６６の制御は第１サイクル目と同じ
であることから、加減算器１２には第１オペランドＹ、
第２オペランドＸ2's 及びキャリー入力Ｃｉｎ＝１が入
力し、 Ｚ´＝Ｙ＋Ｘ2's ＝Ｙ＋Ｘ1's ＋１＝Ｙ−Ｘ の減算を実行する。
【０１０２】この２回目の減算結果Ｚ´はディストネー
ションレジスタ３２に保持され、１回目の減算結果Ｚは
１クロック後であることから次のディストネーションレ
ジスタ３４に保持されている。
ションレジスタ３２に保持され、１回目の減算結果Ｚは
１クロック後であることから次のディストネーションレ
ジスタ３４に保持されている。
【０１０３】次の第３サイクル目にあっては、自己診断
コントローラ４４はデコーダ５０を制御して加算命令Ａ
ＤＤを出力させ、また制御信号Ｅ５によってマルチプレ
クサ６４，６６を制御して加減算器１２の出力側を選択
させる。
コントローラ４４はデコーダ５０を制御して加算命令Ａ
ＤＤを出力させ、また制御信号Ｅ５によってマルチプレ
クサ６４，６６を制御して加減算器１２の出力側を選択
させる。
【０１０４】このため加減算器１２には、ディストネー
ションレジスタ３４に保持している第１オペランドＺ、
ディストネーションレジスタ３２に保持している第２オ
ペランドＺ´、及びキャリー入力Ｃｉｎ＝０が入力し、
Ｚ''＝Ｚ＋Ｚ´の加算を実行する。
ションレジスタ３４に保持している第１オペランドＺ、
ディストネーションレジスタ３２に保持している第２オ
ペランドＺ´、及びキャリー入力Ｃｉｎ＝０が入力し、
Ｚ''＝Ｚ＋Ｚ´の加算を実行する。
【０１０５】この３サイクル目の加算結果Ｚ''はディス
トネーションレジスタ３２に保持され、自己診断コント
ローラ４４のオールゼロ検出器４８に演算結果４０とし
て出力される。この最終的に得られた演算結果Ｚ''は、
加減算器１２が正常であれば、 Ｚ''＝Ｚ＋Ｚ´＝（Ｘ−Ｙ）＋（Ｙ−Ｘ） ＝Ｘ＋Ｙ2's ＋Ｙ＋Ｘ2's ＝（Ｘ＋Ｘ2's ）＋（Ｙ＋Ｙ2's ） ＝０＋０ ＝０ となる。
トネーションレジスタ３２に保持され、自己診断コント
ローラ４４のオールゼロ検出器４８に演算結果４０とし
て出力される。この最終的に得られた演算結果Ｚ''は、
加減算器１２が正常であれば、 Ｚ''＝Ｚ＋Ｚ´＝（Ｘ−Ｙ）＋（Ｙ−Ｘ） ＝Ｘ＋Ｙ2's ＋Ｙ＋Ｘ2's ＝（Ｘ＋Ｘ2's ）＋（Ｙ＋Ｙ2's ） ＝０＋０ ＝０ となる。
【０１０６】このため自己診断コントローラ４４のオー
ルゼロ検出器４８は加算結果４０がオールゼロであれば
加減算器１２は正常と判断し、一方、オールゼロでなけ
れば加減算器１２の異常と判断し、エラー信号Ｅ４を外
部に出力する。
ルゼロ検出器４８は加算結果４０がオールゼロであれば
加減算器１２は正常と判断し、一方、オールゼロでなけ
れば加減算器１２の異常と判断し、エラー信号Ｅ４を外
部に出力する。
【０１０７】この図７の第４実施形態にあっては、加減
算器１２の出力段に別の加減算器を必要としない分、図
３の第１実施形態に比べ演算回路１０−１の回路構成を
簡単にできる。一方、図３の第１実施形態にあっては、
加減算器３６を設けた分、回路構成は複雑になるが、自
己診断動作が２サイクルで済む点で高速にでき、これに
対し図７の第４実施形態は自己診断動作を３サイクルで
行うことから、その分、時間が掛かることになる。した
がって図３の第１実施形態と図７の第４実施形態は、回
路構成の簡略化をとるか自己診断動作の高速化をとるか
のいずれかの要求に応じて使用すれば良い。
算器１２の出力段に別の加減算器を必要としない分、図
３の第１実施形態に比べ演算回路１０−１の回路構成を
簡単にできる。一方、図３の第１実施形態にあっては、
加減算器３６を設けた分、回路構成は複雑になるが、自
己診断動作が２サイクルで済む点で高速にでき、これに
対し図７の第４実施形態は自己診断動作を３サイクルで
行うことから、その分、時間が掛かることになる。した
がって図３の第１実施形態と図７の第４実施形態は、回
路構成の簡略化をとるか自己診断動作の高速化をとるか
のいずれかの要求に応じて使用すれば良い。
【０１０８】図８は、本発明による自己診断機能付きプ
ロセッサの第５実施形態の回路ブロック図である。この
第５実施形態にあっては、図６の第３実施形態について
出力側に設けている加減算器３６を省略し、図７の第４
実施形態と同様、試験対象１０に設けている加減算器６
５を使用して２回目の加算を行うようにしたことを特徴
とする。
ロセッサの第５実施形態の回路ブロック図である。この
第５実施形態にあっては、図６の第３実施形態について
出力側に設けている加減算器３６を省略し、図７の第４
実施形態と同様、試験対象１０に設けている加減算器６
５を使用して２回目の加算を行うようにしたことを特徴
とする。
【０１０９】図８において、演算回路１０−１は、試験
対象１０となる２入力の加減算器６５の入力側に汎用レ
ジスタファイル１４、マルチプレクサ２０，２２、第１
ソースレジスタ２４、第２ソースレジスタ２６、インバ
ータ３０、＋１インクリメント回路６１、マルチプレク
サ２８を設けている点は図６の第３実施形態と同じであ
るが、これに加えて加減算器６５の入力側に図７の第４
実施形態と同様、マルチプレクサ６４，６６を新たに設
けている。
対象１０となる２入力の加減算器６５の入力側に汎用レ
ジスタファイル１４、マルチプレクサ２０，２２、第１
ソースレジスタ２４、第２ソースレジスタ２６、インバ
ータ３０、＋１インクリメント回路６１、マルチプレク
サ２８を設けている点は図６の第３実施形態と同じであ
るが、これに加えて加減算器６５の入力側に図７の第４
実施形態と同様、マルチプレクサ６４，６６を新たに設
けている。
【０１１０】マルチプレクサ６４，６６は自己診断テス
トの第１サイクル目及び第２サイクル目の減算動作の際
には第１ソースレジスタ２４の第１オペランドとマルチ
プレクサ２８の第２オペランドを選択して出力するが、
第３サイクル目の加算動作では加減算器６５の出力側を
選択するように制御される。
トの第１サイクル目及び第２サイクル目の減算動作の際
には第１ソースレジスタ２４の第１オペランドとマルチ
プレクサ２８の第２オペランドを選択して出力するが、
第３サイクル目の加算動作では加減算器６５の出力側を
選択するように制御される。
【０１１１】また自己診断処理部１０−２側は、図６の
第３実施形態と同様、ＴＡＰコントローラ４２及びオー
ルゼロ検出器４８を備えた自己診断コントローラ４４で
構成される。
第３実施形態と同様、ＴＡＰコントローラ４２及びオー
ルゼロ検出器４８を備えた自己診断コントローラ４４で
構成される。
【０１１２】次に図８の第５実施形態の自己診断テスト
の動作を説明する。ＴＡＰコントローラ４２からのBIST
START信号がアサートされ、自己診断コントローラ４４
が自己診断動作を開始すると、まず汎用レジスタファイ
ル１４から任意のテストデータＸ，Ｙが読み出され、マ
ルチプレクサ２０，２２で選択されて第１ソースレジス
タ２４と第２ソースレジスタ２６に格納される。
の動作を説明する。ＴＡＰコントローラ４２からのBIST
START信号がアサートされ、自己診断コントローラ４４
が自己診断動作を開始すると、まず汎用レジスタファイ
ル１４から任意のテストデータＸ，Ｙが読み出され、マ
ルチプレクサ２０，２２で選択されて第１ソースレジス
タ２４と第２ソースレジスタ２６に格納される。
【０１１３】このときデコーダ５０は自己診断コントロ
ーラ４４による制御で減算命令ＳＵＢを出力しており、
マルチプレクサ２８は第２ソースレジスタ２６に保持し
たテストデータＹをインバータ３０で反転して１の補数
Ｙ1's とした後、＋１インクリメント回路６１で１を加
えることで２の補数Ｙ2's とした出力を選択している。
ーラ４４による制御で減算命令ＳＵＢを出力しており、
マルチプレクサ２８は第２ソースレジスタ２６に保持し
たテストデータＹをインバータ３０で反転して１の補数
Ｙ1's とした後、＋１インクリメント回路６１で１を加
えることで２の補数Ｙ2's とした出力を選択している。
【０１１４】またマルチプレクサ６４，６６は制御信号
Ｅ５によって第１ソースレジスタ２４とマルチプレクサ
２８の出力を選択している。このため第１サイクル目に
あっては、試験対象１０の加減算器６５には第１オペラ
ンドＸと第２オペランドＹ2's が入力し、 Ｚ＝Ｘ＋Ｙ2's ＝Ｘ＋Ｙ1's ＋１＝Ｘ−Ｙ の演算を実行し、演算結果Ｚをディストネーションレジ
スタ３２に保持する。
Ｅ５によって第１ソースレジスタ２４とマルチプレクサ
２８の出力を選択している。このため第１サイクル目に
あっては、試験対象１０の加減算器６５には第１オペラ
ンドＸと第２オペランドＹ2's が入力し、 Ｚ＝Ｘ＋Ｙ2's ＝Ｘ＋Ｙ1's ＋１＝Ｘ−Ｙ の演算を実行し、演算結果Ｚをディストネーションレジ
スタ３２に保持する。
【０１１５】次の第２サイクル目にあっては、自己診断
コントローラ４４の制御信号Ｅ２によってマルチプレク
サ２０が第２ソースレジスタ２６の値Ｙを選択して出力
し、同時にマルチプレクサ２２が第１ソースレジスタ２
４の値Ｘを選択して出力し、入力データＸ，Ｙが入れ替
わる。
コントローラ４４の制御信号Ｅ２によってマルチプレク
サ２０が第２ソースレジスタ２６の値Ｙを選択して出力
し、同時にマルチプレクサ２２が第１ソースレジスタ２
４の値Ｘを選択して出力し、入力データＸ，Ｙが入れ替
わる。
【０１１６】またマルチプレクサ２８及びマルチプレク
サ６４，６６の選択状態は同じである。このため試験対
象１０の加減算器６５には第１オペランドＹと第２オペ
ランドＸ2's が入力し、 Ｚ''＝Ｙ＋Ｘ2's ＝Ｙ＋Ｘ1's ＋１＝Ｙ−Ｘ の減算を実行する。この２回目の減算結果Ｚ''はディス
トネーションレジスタ３２に保持され、１クロック後で
あることから、１回目の減算結果Ｚはデストネーション
レジスタ３４に保持される。
サ６４，６６の選択状態は同じである。このため試験対
象１０の加減算器６５には第１オペランドＹと第２オペ
ランドＸ2's が入力し、 Ｚ''＝Ｙ＋Ｘ2's ＝Ｙ＋Ｘ1's ＋１＝Ｙ−Ｘ の減算を実行する。この２回目の減算結果Ｚ''はディス
トネーションレジスタ３２に保持され、１クロック後で
あることから、１回目の減算結果Ｚはデストネーション
レジスタ３４に保持される。
【０１１７】次の第３サイクル目にあっては、自己診断
コントローラ４４の制御によりデコーダ５０は加算命令
ＡＤＤを出力し、また制御信号Ｅ５によってマルチプレ
クサ６４はディストネーションレジスタ３４に保持した
値Ｚを選択して出力し、同時にマルチプレクサ６６はデ
ィストネーションレジスタ３２に保持した値Ｚ´を選択
して出力する。
コントローラ４４の制御によりデコーダ５０は加算命令
ＡＤＤを出力し、また制御信号Ｅ５によってマルチプレ
クサ６４はディストネーションレジスタ３４に保持した
値Ｚを選択して出力し、同時にマルチプレクサ６６はデ
ィストネーションレジスタ３２に保持した値Ｚ´を選択
して出力する。
【０１１８】このため３回目について加減算器６５は第
１オペランドＺと第２オペランドＺ´を入力し、Ｚ''＝
Ｚ＋Ｚ´の演算を実行し、演算結果Ｚ''をディストネー
ションレジスタ３２に保持する。このような３サイクル
目の演算結果４０は自己診断コントローラ４４のオール
ゼロ検出器４８に与えられ、オールゼロの有無がチェッ
クされる。
１オペランドＺと第２オペランドＺ´を入力し、Ｚ''＝
Ｚ＋Ｚ´の演算を実行し、演算結果Ｚ''をディストネー
ションレジスタ３２に保持する。このような３サイクル
目の演算結果４０は自己診断コントローラ４４のオール
ゼロ検出器４８に与えられ、オールゼロの有無がチェッ
クされる。
【０１１９】このときの自己診断による最終的な演算結
果Ｚ''は加減算器６５が正常であれば、 Ｚ''＝Ｚ＋Ｚ´＝（Ｘ−Ｙ）＋（Ｙ−Ｘ） ＝Ｘ＋Ｙ2's ＋Ｙ＋Ｘ2's ＝（Ｘ＋Ｘ2's ）＋（Ｙ＋Ｙ2's ） ＝０＋０ ＝０ となる。このためオールゼロ検出器４８で演算結果４０
から全ビットのオールゼロを検出すると加減算器４５は
正常と判断し、一方、オールゼロでなかった場合には加
減算器６５の異常と判断し、エラー信号Ｅ４を外部に出
力する。
果Ｚ''は加減算器６５が正常であれば、 Ｚ''＝Ｚ＋Ｚ´＝（Ｘ−Ｙ）＋（Ｙ−Ｘ） ＝Ｘ＋Ｙ2's ＋Ｙ＋Ｘ2's ＝（Ｘ＋Ｘ2's ）＋（Ｙ＋Ｙ2's ） ＝０＋０ ＝０ となる。このためオールゼロ検出器４８で演算結果４０
から全ビットのオールゼロを検出すると加減算器４５は
正常と判断し、一方、オールゼロでなかった場合には加
減算器６５の異常と判断し、エラー信号Ｅ４を外部に出
力する。
【０１２０】この図８の第５実施形態にあっては、図６
の第３実施形態と対比すると、第３実施形態が自己診断
テストの動作を２サイクルで終了するのに対し３サイク
ルを必要とするため、その分、遅くなるが、試験対象１
０となる加減算器６５の出力段に別の加減算器を必要と
せず、その分、演算回路１０−１の回路構成を簡単にで
きる利点がある。
の第３実施形態と対比すると、第３実施形態が自己診断
テストの動作を２サイクルで終了するのに対し３サイク
ルを必要とするため、その分、遅くなるが、試験対象１
０となる加減算器６５の出力段に別の加減算器を必要と
せず、その分、演算回路１０−１の回路構成を簡単にで
きる利点がある。
【０１２１】図９は、本発明による自己診断機能付きプ
ロセッサの第６実施形態の回路ブロック図である。この
第６実施形態にあっては、自己診断テストの１サイクル
で２つのテストデータの減算Ｚ＝Ｘ−Ｙとテストデータ
を入れ替えた減算Ｚ´＝Ｙ−Ｘを同時に実行して、２つ
の減算結果の加算結果Ｚ''＝Ｚ＋Ｚ´を実行するように
したことを特徴とする。
ロセッサの第６実施形態の回路ブロック図である。この
第６実施形態にあっては、自己診断テストの１サイクル
で２つのテストデータの減算Ｚ＝Ｘ−Ｙとテストデータ
を入れ替えた減算Ｚ´＝Ｙ−Ｘを同時に実行して、２つ
の減算結果の加算結果Ｚ''＝Ｚ＋Ｚ´を実行するように
したことを特徴とする。
【０１２２】図９の第６実施形態において、試験対象１
０となるキャリー入力付きの２入力の加減算器１２の入
力側には汎用レジスタファイル１４に続いて直接、第１
ソースレジスタ２４、第２ソースレジスタ２６を設け、
図３の第１実施形態におけるマルチプレクサ２０，２２
は除いている。
０となるキャリー入力付きの２入力の加減算器１２の入
力側には汎用レジスタファイル１４に続いて直接、第１
ソースレジスタ２４、第２ソースレジスタ２６を設け、
図３の第１実施形態におけるマルチプレクサ２０，２２
は除いている。
【０１２３】試験対象１０となる加減算器１２の第１オ
ペランドとしては第１ソースレジスタ２４の値が入力さ
れ、第２オペランドとしては第２ソースレジスタ２６の
値またはインバータ３０で反転した値のいずれかをマル
チプレクサ２８で選択している。加減算器１２の出力に
はディストネーションレジスタ３２が設けられ、ディス
トネーションレジスタ３２の値は次の加減算器３６に入
力されている。
ペランドとしては第１ソースレジスタ２４の値が入力さ
れ、第２オペランドとしては第２ソースレジスタ２６の
値またはインバータ３０で反転した値のいずれかをマル
チプレクサ２８で選択している。加減算器１２の出力に
はディストネーションレジスタ３２が設けられ、ディス
トネーションレジスタ３２の値は次の加減算器３６に入
力されている。
【０１２４】この第１ソースレジスタ２４，２６、イン
バータ３０、マルチプレクサ２８、加減算器１２及びデ
ィストネーションレジスタ３２の系統によって減算Ｚ＝
Ｘ−Ｙを実行する。一方、この演算Ｚの演算系統と並列
にインバータ７０、マルチプレクサ６８、加減算器７２
及びディストネーションレジスタ３４が設けられてい
る。 マルチプレクサ６８は第１ソースレジスタ２４の
値またはインバータ７０で反転した値を選択して出力す
る。加減算器７２は第２ソースレジスタ２６の値を第１
オペランド、マルチプレクサ６８で選択した値を第２オ
ペランド、更にキャリー入力Ｃｉｎによる入力を受け
て、Ｚ´＝Ｙ−Ｘの減算を実行してディストネーション
レジスタ７４に格納する。
バータ３０、マルチプレクサ２８、加減算器１２及びデ
ィストネーションレジスタ３２の系統によって減算Ｚ＝
Ｘ−Ｙを実行する。一方、この演算Ｚの演算系統と並列
にインバータ７０、マルチプレクサ６８、加減算器７２
及びディストネーションレジスタ３４が設けられてい
る。 マルチプレクサ６８は第１ソースレジスタ２４の
値またはインバータ７０で反転した値を選択して出力す
る。加減算器７２は第２ソースレジスタ２６の値を第１
オペランド、マルチプレクサ６８で選択した値を第２オ
ペランド、更にキャリー入力Ｃｉｎによる入力を受け
て、Ｚ´＝Ｙ−Ｘの減算を実行してディストネーション
レジスタ７４に格納する。
【０１２５】加減算器３６はディストネーションレジス
タ３２と７４のそれぞれに並列的な演算により格納され
た演算結果Ｚ，Ｚ´をオペランドとして入力し、Ｚ''＝
Ｚ＋Ｚ´の加算を実行し、ディストネーションレジスタ
３８に格納する。
タ３２と７４のそれぞれに並列的な演算により格納され
た演算結果Ｚ，Ｚ´をオペランドとして入力し、Ｚ''＝
Ｚ＋Ｚ´の加算を実行し、ディストネーションレジスタ
３８に格納する。
【０１２６】一方、自己診断処理部１０−２側はＴＡＰ
コントローラ４２とオールゼロ検出器４８を備えた自己
診断コントローラ４４により構成されている。
コントローラ４２とオールゼロ検出器４８を備えた自己
診断コントローラ４４により構成されている。
【０１２７】次に図９の第６実施形態の自己診断テスト
の動作を説明する。ＴＡＰコントローラ４２がBIST STA
RT信号をアサートすると自己診断コントローラ４４が動
作し、自己診断テストを開始する。まず汎用レジスタフ
ァイル１４に格納されている任意のテストデータＸ，Ｙ
をリードポートから読み出し、第１ソースレジスタ２４
及び第２ソースレジスタ２６のそれぞれに保持する。
の動作を説明する。ＴＡＰコントローラ４２がBIST STA
RT信号をアサートすると自己診断コントローラ４４が動
作し、自己診断テストを開始する。まず汎用レジスタフ
ァイル１４に格納されている任意のテストデータＸ，Ｙ
をリードポートから読み出し、第１ソースレジスタ２４
及び第２ソースレジスタ２６のそれぞれに保持する。
【０１２８】このときデコーダ５０は自己診断コントロ
ーラ４４の制御信号Ｅ１によって減算命令ＳＵＢを出力
しており、このためマルチプレクサ６８，２８はインバ
ータ７０，３０の出力を選択している。また加減算器１
２，７２に対するキャリー入力ＣｉｎはＣｉｎ＝１とな
っている。
ーラ４４の制御信号Ｅ１によって減算命令ＳＵＢを出力
しており、このためマルチプレクサ６８，２８はインバ
ータ７０，３０の出力を選択している。また加減算器１
２，７２に対するキャリー入力ＣｉｎはＣｉｎ＝１とな
っている。
【０１２９】したがって加減算器１２には第１オペラン
ドＸ、第２オペランドＹ1's 、キャリー入力Ｃｉｎ＝１
が入力し、Ｚ＝Ｘ＋Ｙ1's ＋１の演算を実行し、ディス
トネーションレジスタ３２に保持する。同時に加減算器
７２には第１オペランドＹ、第２オペランドＸ1's 及び
キャリー入力Ｃｉｎ＝１が入力し、Ｚ´＝Ｙ＋Ｘ1's＋
１の演算を実行してディストネーションレジスタ７４に
保持する。
ドＸ、第２オペランドＹ1's 、キャリー入力Ｃｉｎ＝１
が入力し、Ｚ＝Ｘ＋Ｙ1's ＋１の演算を実行し、ディス
トネーションレジスタ３２に保持する。同時に加減算器
７２には第１オペランドＹ、第２オペランドＸ1's 及び
キャリー入力Ｃｉｎ＝１が入力し、Ｚ´＝Ｙ＋Ｘ1's＋
１の演算を実行してディストネーションレジスタ７４に
保持する。
【０１３０】この結果、加減算器３６はディストネーシ
ョンレジスタ７４の値Ｚ´を第１オペランド、ディスト
ネーションレジスタ７３２値Ｚを第２オペランドとする
加算Ｚ''＝Ｚ´＋Ｚを実行し、ディストネーションレジ
スタ３８に加算結果Ｚ''を保持する。
ョンレジスタ７４の値Ｚ´を第１オペランド、ディスト
ネーションレジスタ７３２値Ｚを第２オペランドとする
加算Ｚ''＝Ｚ´＋Ｚを実行し、ディストネーションレジ
スタ３８に加算結果Ｚ''を保持する。
【０１３１】このため自己診断処理の第１サイクル目で
得られた演算結果４０が自己診断コントローラ４４のオ
ールゼロ検出器４８に与えられる。ここで加減算器３６
からの演算結果４０Ｚ''は、試験対象１０となる加減算
器１２が正常であれば、 Ｚ''＝Ｚ＋Ｚ´ ＝（Ｘ−Ｙ）＋（Ｙ−Ｘ） ＝Ｘ＋Ｙ2's ＋Ｙ＋Ｘ2's ＝（Ｘ＋Ｘ2's ）＋（Ｙ＋Ｙ2's ） ＝０＋０ ＝０ となっている。
得られた演算結果４０が自己診断コントローラ４４のオ
ールゼロ検出器４８に与えられる。ここで加減算器３６
からの演算結果４０Ｚ''は、試験対象１０となる加減算
器１２が正常であれば、 Ｚ''＝Ｚ＋Ｚ´ ＝（Ｘ−Ｙ）＋（Ｙ−Ｘ） ＝Ｘ＋Ｙ2's ＋Ｙ＋Ｘ2's ＝（Ｘ＋Ｘ2's ）＋（Ｙ＋Ｙ2's ） ＝０＋０ ＝０ となっている。
【０１３２】このため自己診断コントローラ４４のオー
ルゼロ検出器４８が演算結果４０の全ビットゼロを検出
すると、試験対象１０の加減算器１２は正常と判断し、
一方、オールゼロでないことを判別すると加減算器１２
の異常と判断し、エラー実行Ｅ４を外部に出力する。
ルゼロ検出器４８が演算結果４０の全ビットゼロを検出
すると、試験対象１０の加減算器１２は正常と判断し、
一方、オールゼロでないことを判別すると加減算器１２
の異常と判断し、エラー実行Ｅ４を外部に出力する。
【０１３３】この図９の第６実施形態にあっては、２つ
のテストデータＸ，Ｙの減算とこれを入れ替えた減算を
同時に行い、その減算結果を加算することで自己診断動
作を１サイクルで終了することができ、より高速の自己
診断処理が実行できる。
のテストデータＸ，Ｙの減算とこれを入れ替えた減算を
同時に行い、その減算結果を加算することで自己診断動
作を１サイクルで終了することができ、より高速の自己
診断処理が実行できる。
【０１３４】図１０は、本発明による自己診断処理機能
を備えたプロセッサの第７実施形態の回路ブロック図で
ある。この第７実施形態にあっては、図４の第２実施形
態における２サイクルの自己診断テストの処理を１サイ
クルで終了させる高速化を図ったことを特徴とする。
を備えたプロセッサの第７実施形態の回路ブロック図で
ある。この第７実施形態にあっては、図４の第２実施形
態における２サイクルの自己診断テストの処理を１サイ
クルで終了させる高速化を図ったことを特徴とする。
【０１３５】図１０において、第７実施形態の演算回路
部１０−１にあっては、汎用レジスタファイル１４に続
いて直接、第１ソースレジスタ２４と第２ソースレジス
タ２６が設けられ、図５の第２実施形態のマルチプレク
サ２０，２２は除かれている。第１及び第２ソースレジ
スタ２４，２６、インバータ３０、マルチプレクサ２
８、試験対象１０としてのキャリー入力付きの加減算器
１２及びディストネーションレジスタ３２によって、Ｚ
＝Ｘ−Ｙの演算系統を構成している。
部１０−１にあっては、汎用レジスタファイル１４に続
いて直接、第１ソースレジスタ２４と第２ソースレジス
タ２６が設けられ、図５の第２実施形態のマルチプレク
サ２０，２２は除かれている。第１及び第２ソースレジ
スタ２４，２６、インバータ３０、マルチプレクサ２
８、試験対象１０としてのキャリー入力付きの加減算器
１２及びディストネーションレジスタ３２によって、Ｚ
＝Ｘ−Ｙの演算系統を構成している。
【０１３６】一方、第１及び第２ソースレジスタ２４，
２６、インバータ７０、マルチプレクサ６８、キャリー
イン入力Ｃｉｎ付きの加減算器７２及びディストネーシ
ョンレジスタ７４によって、テストデータＸ，Ｙを入れ
替えたＺ´＝Ｙ−Ｘの演算系統を構成している。この点
は図９の第６実施形態と同じであることが分かる。
２６、インバータ７０、マルチプレクサ６８、キャリー
イン入力Ｃｉｎ付きの加減算器７２及びディストネーシ
ョンレジスタ７４によって、テストデータＸ，Ｙを入れ
替えたＺ´＝Ｙ−Ｘの演算系統を構成している。この点
は図９の第６実施形態と同じであることが分かる。
【０１３７】この第７実施形態にあっては、図５の第２
実施形態に対応していることから、減算結果Ｚ，Ｚ´の
２系統の演算結果に続いて比較器５４を設けている。比
較器５４の一方にはディストネーションレジスタ３２の
減算結果Ｚが入力される。また比較器５４の他方の入力
にはディストネーションレジスタ７４に保持した減算結
果Ｚ´をインバータ５６で反転して１の補数Ｚ'1'sを求
め、次に＋１インクリメント回路５８で１を加えた２の
補数Ｚ'2'sに変換して入力している。
実施形態に対応していることから、減算結果Ｚ，Ｚ´の
２系統の演算結果に続いて比較器５４を設けている。比
較器５４の一方にはディストネーションレジスタ３２の
減算結果Ｚが入力される。また比較器５４の他方の入力
にはディストネーションレジスタ７４に保持した減算結
果Ｚ´をインバータ５６で反転して１の補数Ｚ'1'sを求
め、次に＋１インクリメント回路５８で１を加えた２の
補数Ｚ'2'sに変換して入力している。
【０１３８】このため比較器５４は減算結果Ｚと減算結
果Ｚ´の２の補数Ｚ'2'sを比較し、比較結果４０−１を
自己診断コントローラ４４−１のエラー検出器６０に入
力している。比較器５４における演算結果Ｚと演算結果
Ｚ´の２の補数Ｚ'2'sが一致していれば試験対象１０と
なる加減算器１２は正常であり、不一致であれば加減算
器１２は異常であり、これをエラー検出器６０で検出し
て加減算器１２の異常を示すエラー信号Ｅ４を外部に出
力することになる。
果Ｚ´の２の補数Ｚ'2'sを比較し、比較結果４０−１を
自己診断コントローラ４４−１のエラー検出器６０に入
力している。比較器５４における演算結果Ｚと演算結果
Ｚ´の２の補数Ｚ'2'sが一致していれば試験対象１０と
なる加減算器１２は正常であり、不一致であれば加減算
器１２は異常であり、これをエラー検出器６０で検出し
て加減算器１２の異常を示すエラー信号Ｅ４を外部に出
力することになる。
【０１３９】また自己診断処理部１０−２はＴＡＰコン
トローラ４２と自己診断コントローラ４４−１を備え、
図５の第１実施形態と異なる点は第１及び第２ソースレ
ジスタ２４，２６側のマルチプレクサ２０，２２に対す
る制御信号がない点である。
トローラ４２と自己診断コントローラ４４−１を備え、
図５の第１実施形態と異なる点は第１及び第２ソースレ
ジスタ２４，２６側のマルチプレクサ２０，２２に対す
る制御信号がない点である。
【０１４０】次に図１０の第７実施形態における自己診
断テストの動作を説明する。ＴＡＰコントローラ４２が
BIST START信号をアサートすると、自己診断コントロー
ラ４４−１が起動して演算回路１０−１の自己診断テス
トが開始される。まず汎用レジスタファイル１４より任
意のテストデータＸ，Ｙをリードポートから読み出し、
第１ソースレジスタ２４にテストデータＸを、また第２
ソースレジスタ２６にテストデータＹを保持する。
断テストの動作を説明する。ＴＡＰコントローラ４２が
BIST START信号をアサートすると、自己診断コントロー
ラ４４−１が起動して演算回路１０−１の自己診断テス
トが開始される。まず汎用レジスタファイル１４より任
意のテストデータＸ，Ｙをリードポートから読み出し、
第１ソースレジスタ２４にテストデータＸを、また第２
ソースレジスタ２６にテストデータＹを保持する。
【０１４１】このときデコーダ５０は自己診断コントロ
ーラ４４−１の制御信号Ｅ１によってオペコード５２を
解読して減算命令ＳＵＢを出力している。これによって
マルチプレクサ６８，２８はインバータ７０，３０の出
力を選択している。
ーラ４４−１の制御信号Ｅ１によってオペコード５２を
解読して減算命令ＳＵＢを出力している。これによって
マルチプレクサ６８，２８はインバータ７０，３０の出
力を選択している。
【０１４２】このとき試験対象１０としての加減算器１
２を見ると、第１オペランドＸ、第２オペランドＹ2's
及びキャリー入力Ｃｉｎ＝１を入力しており、Ｚ＝Ｘ＋
Ｙ1's 及びキャリー入力Ｃｉｎ＝１を入力し、Ｚ＝Ｘ＋
Ｙ1's ＋１の減算を実行し、減算結果Ｚをディストネー
ションレジスタ３２に保持する。
２を見ると、第１オペランドＸ、第２オペランドＹ2's
及びキャリー入力Ｃｉｎ＝１を入力しており、Ｚ＝Ｘ＋
Ｙ1's 及びキャリー入力Ｃｉｎ＝１を入力し、Ｚ＝Ｘ＋
Ｙ1's ＋１の減算を実行し、減算結果Ｚをディストネー
ションレジスタ３２に保持する。
【０１４３】同時に加減算器７２は第１オペランドＹ，
第２オペランドＸ1's 及びキャリー入力Ｃｉｎ＝１を入
力し、Ｚ´＝Ｙ＋Ｘ1's ＋１の演算を実行し、演算結果
をディストネーションレジスタ７４に保持する。
第２オペランドＸ1's 及びキャリー入力Ｃｉｎ＝１を入
力し、Ｚ´＝Ｙ＋Ｘ1's ＋１の演算を実行し、演算結果
をディストネーションレジスタ７４に保持する。
【０１４４】更に比較器５４はディストネーションレジ
スタ３２に保持した演算結果Ｚを入力し、またディスト
ネーションレジスタ３４に保持した演算結果Ｚ´をイン
バータ５６で反転して１の補数Ｚ'1'sとした後、＋１イ
ンクリメント回路５８で１を加えることで２の補数Ｚ'
2'sに変換して入力し、両者を比較している。
スタ３２に保持した演算結果Ｚを入力し、またディスト
ネーションレジスタ３４に保持した演算結果Ｚ´をイン
バータ５６で反転して１の補数Ｚ'1'sとした後、＋１イ
ンクリメント回路５８で１を加えることで２の補数Ｚ'
2'sに変換して入力し、両者を比較している。
【０１４５】このとき試験対象１０の加減算器１２が正
常であれば比較器５４に入力しているＺとＺ'2'sは一致
し、この比較一致を自己診断コントローラのエラー検出
器６０で検出し、加減算器１２が正常であることを認識
する。一方、比較器５４でＺとＺ'2'sが不一致であった
場合には、エラー検出器６０は試験対象１０の加減算器
１２の異常と判断し、外部にエラー信号Ｅ４出力する。
常であれば比較器５４に入力しているＺとＺ'2'sは一致
し、この比較一致を自己診断コントローラのエラー検出
器６０で検出し、加減算器１２が正常であることを認識
する。一方、比較器５４でＺとＺ'2'sが不一致であった
場合には、エラー検出器６０は試験対象１０の加減算器
１２の異常と判断し、外部にエラー信号Ｅ４出力する。
【０１４６】この図１０の第７実施形態にあっては、図
５の第２実施形態と比較すると、比較処理に必要な減算
Ｚ＝Ｘ−Ｙと減算Ｚ´＝Ｙ−Ｘの２の補数Ｚ'2'sが自己
診断テストの１サイクルで演算されて比較結果を得るこ
とができ、より高速の自己診断動作を行うことができ
る。
５の第２実施形態と比較すると、比較処理に必要な減算
Ｚ＝Ｘ−Ｙと減算Ｚ´＝Ｙ−Ｘの２の補数Ｚ'2'sが自己
診断テストの１サイクルで演算されて比較結果を得るこ
とができ、より高速の自己診断動作を行うことができ
る。
【０１４７】図１１は、本発明による自己診断機能付き
のプロセッサの第８実施形態の回路ブロック図である。
この第８実施形態は、図６の第３実施形態における試験
対象１０のキャリー入力Ｃｉｎを持たない加減算器６５
について、図９の第６実施形態と同様、テストデータ
Ｘ，Ｙの減算とこれを入れ替えた減算を並列的に行って
１サイクルで動作を終了するようにしたことを特徴とす
る。
のプロセッサの第８実施形態の回路ブロック図である。
この第８実施形態は、図６の第３実施形態における試験
対象１０のキャリー入力Ｃｉｎを持たない加減算器６５
について、図９の第６実施形態と同様、テストデータ
Ｘ，Ｙの減算とこれを入れ替えた減算を並列的に行って
１サイクルで動作を終了するようにしたことを特徴とす
る。
【０１４８】図１１において、演算回路部１０−１は汎
用レジスタファイル１４に続いて直接、第１ソースレジ
スタ２４と第２ソースレジスタ２６を設けている。第１
ソースレジスタ２４及び第２ソースレジスタ２６、イン
バータ３０、＋１インクリメント回路６１、マルチプレ
クサ２８、試験対象１０の加減算器６５及びディストネ
ーションレジスタ３２によって、減算Ｚ＝Ｘ−Ｙの演算
系統を構成している。
用レジスタファイル１４に続いて直接、第１ソースレジ
スタ２４と第２ソースレジスタ２６を設けている。第１
ソースレジスタ２４及び第２ソースレジスタ２６、イン
バータ３０、＋１インクリメント回路６１、マルチプレ
クサ２８、試験対象１０の加減算器６５及びディストネ
ーションレジスタ３２によって、減算Ｚ＝Ｘ−Ｙの演算
系統を構成している。
【０１４９】また第１及び第２ソースレジスタ２４，２
６、インバータ７６、＋１インクリメント回路７８、マ
ルチプレクサ６８、加減算器７２及びディストネーショ
ンレジスタ７４によって、テストデータＸ，Ｙを入れ替
えた減算Ｚ´＝Ｙ−Ｘの演算系統を構成している。
６、インバータ７６、＋１インクリメント回路７８、マ
ルチプレクサ６８、加減算器７２及びディストネーショ
ンレジスタ７４によって、テストデータＸ，Ｙを入れ替
えた減算Ｚ´＝Ｙ−Ｘの演算系統を構成している。
【０１５０】この並列的に行われるディストネーション
レジスタ３２，７４に保持される減算結果Ｚ，Ｚ´は加
減算器３６に入力され、Ｚ''＝Ｚ＋Ｚ´の加算が行われ
てディストネーションレジスタ３８に保持され、演算結
果４０として自己診断コントローラ４４のオールゼロ検
出器４８に出力される。もちろん自己診断処理部１０−
２側には、ＴＡＰコントローラ４２が自己診断コントロ
ーラ４４と共に設けられている。
レジスタ３２，７４に保持される減算結果Ｚ，Ｚ´は加
減算器３６に入力され、Ｚ''＝Ｚ＋Ｚ´の加算が行われ
てディストネーションレジスタ３８に保持され、演算結
果４０として自己診断コントローラ４４のオールゼロ検
出器４８に出力される。もちろん自己診断処理部１０−
２側には、ＴＡＰコントローラ４２が自己診断コントロ
ーラ４４と共に設けられている。
【０１５１】次に図１１の実施形態における自己診断テ
ストの動作を説明する。ＴＡＰコントローラ４２がBIST
START信号をアサートすると、自己診断コントローラ４
４が起動し、まず汎用レジスタファイル１４より任意の
テストデータＸ，Ｙをリードポートから読み出して第１
ソースレジスタ２４と第２ソースレジスタ２６のそれぞ
れに保持する。このときデコーダ５４は自己診断コント
ローラ４４の制御信号Ｅ１によって減算命令ＳＵＢを出
力している。
ストの動作を説明する。ＴＡＰコントローラ４２がBIST
START信号をアサートすると、自己診断コントローラ４
４が起動し、まず汎用レジスタファイル１４より任意の
テストデータＸ，Ｙをリードポートから読み出して第１
ソースレジスタ２４と第２ソースレジスタ２６のそれぞ
れに保持する。このときデコーダ５４は自己診断コント
ローラ４４の制御信号Ｅ１によって減算命令ＳＵＢを出
力している。
【０１５２】これによってマルチプレクサ６８，６１は
＋１インクリメント回路７８，６１の出力を選択してい
る。まず加減算器１２側の動作を見ると、加減算器１２
には第１ソースレジスタ２４の第１オペランドＸと第１
ソースレジスタ２６のテストデータＹをインバータ３０
で反転して１の補数Ｙ1's に変換した後、＋１インクリ
メント回路６１で１を加えることで２の補数Ｙ2's に変
換した第２オペランドが入力される。
＋１インクリメント回路７８，６１の出力を選択してい
る。まず加減算器１２側の動作を見ると、加減算器１２
には第１ソースレジスタ２４の第１オペランドＸと第１
ソースレジスタ２６のテストデータＹをインバータ３０
で反転して１の補数Ｙ1's に変換した後、＋１インクリ
メント回路６１で１を加えることで２の補数Ｙ2's に変
換した第２オペランドが入力される。
【０１５３】このため加減算器１２はＺ＝Ｘ＋Ｙ2 's＝
Ｘ＋Ｙ1's ＋１＝Ｘ−Ｙの演算を実行し、演算結果Ｚを
ディストネーションレジスタ３２に保持する。同時に加
減算器７２は、第２ソースレジスタ２６のオペランドＹ
と第１ソースレジスタ２４の入力データＹをインバータ
７６で反転して１の補数Ｙ1's に変換した後、＋１イン
クリメント回路７８で１を加５て２の補数Ｘ2's に変換
した第２オペランドを入力し、Ｚ´＝Ｙ＋Ｘ2's ＝Ｙ＋
Ｘ1's ＋１＝Ｙ−Ｘの演算を実行し、演算結果Ｚ´をデ
ィストネーションレジスタ７４に保持する。
Ｘ＋Ｙ1's ＋１＝Ｘ−Ｙの演算を実行し、演算結果Ｚを
ディストネーションレジスタ３２に保持する。同時に加
減算器７２は、第２ソースレジスタ２６のオペランドＹ
と第１ソースレジスタ２４の入力データＹをインバータ
７６で反転して１の補数Ｙ1's に変換した後、＋１イン
クリメント回路７８で１を加５て２の補数Ｘ2's に変換
した第２オペランドを入力し、Ｚ´＝Ｙ＋Ｘ2's ＝Ｙ＋
Ｘ1's ＋１＝Ｙ−Ｘの演算を実行し、演算結果Ｚ´をデ
ィストネーションレジスタ７４に保持する。
【０１５４】このため加減算器３６は、ディストネーシ
ョンレジスタ７４の第１オペランドＺ´とディストネー
ションレジスタ３２の第２オペランドＺを入力してＺ''
＝Ｚ´＋Ｚの加算を実行し、演算結果、Ｚ''をディスト
ネーションレジスタ３８に保持し、演算結果４０として
自己診断コントローラ４４のオールゼロ検出器４８に出
力する。
ョンレジスタ７４の第１オペランドＺ´とディストネー
ションレジスタ３２の第２オペランドＺを入力してＺ''
＝Ｚ´＋Ｚの加算を実行し、演算結果、Ｚ''をディスト
ネーションレジスタ３８に保持し、演算結果４０として
自己診断コントローラ４４のオールゼロ検出器４８に出
力する。
【０１５５】このような演算結果４０としてのＺ''は、
試験対象１０の加減算器１２が正常である場合は Ｚ''＝Ｚ＋Ｚ´＝（Ｘ−Ｙ）＋（Ｙ−Ｘ） ＝Ｘ＋Ｙ2's ＋Ｙ＋Ｘ2's ＝（Ｘ＋Ｘ2's ）＋（Ｙ＋Ｙ2's ） ＝０＋０ ＝０ （１１） となる。このため自己診断コントローラ４４のオールゼ
ロ検出器４８は、演算結果４０のＺ''がオールゼロであ
れば加減算器１２は正常と判断し、オールゼロでなけれ
ば加減算器１２の異常と判断してエラー信号Ｅ４を外部
に出力する。
試験対象１０の加減算器１２が正常である場合は Ｚ''＝Ｚ＋Ｚ´＝（Ｘ−Ｙ）＋（Ｙ−Ｘ） ＝Ｘ＋Ｙ2's ＋Ｙ＋Ｘ2's ＝（Ｘ＋Ｘ2's ）＋（Ｙ＋Ｙ2's ） ＝０＋０ ＝０ （１１） となる。このため自己診断コントローラ４４のオールゼ
ロ検出器４８は、演算結果４０のＺ''がオールゼロであ
れば加減算器１２は正常と判断し、オールゼロでなけれ
ば加減算器１２の異常と判断してエラー信号Ｅ４を外部
に出力する。
【０１５６】図１２は、本発明による自己診断機能を備
えたプロセッサの第９実施形態の回路ブロック図であ
る。この第９実施形態にあっては、図９の第６実施形態
における加減算器３６を省略し、この加算を試験対象１
０の加減算器１２で行うようにしたことを特徴とする。
えたプロセッサの第９実施形態の回路ブロック図であ
る。この第９実施形態にあっては、図９の第６実施形態
における加減算器３６を省略し、この加算を試験対象１
０の加減算器１２で行うようにしたことを特徴とする。
【０１５７】即ち図９の第６実施形態にあっては、第１
サイクルで全ての演算を終了するが、図１２の第９実施
形態にあっては２サイクルを必要とし、その分、第６実
施形態の加減算器３６を不要として回路構成を簡単にし
ている。
サイクルで全ての演算を終了するが、図１２の第９実施
形態にあっては２サイクルを必要とし、その分、第６実
施形態の加減算器３６を不要として回路構成を簡単にし
ている。
【０１５８】図１２において、演算回路１０−１でレジ
スタファイル１４から読み出した任意の２つのテストデ
ータＸ，Ｙについての減算Ｚ＝Ｘ−Ｙは、第１ソースレ
ジスタ２４、第２ソースレジスタ２６、インバータ３
０、マルチプレクサ２８、試験対象１０としての加減算
器１２及びディストネーションレジスタ３２の系統で行
われる。この系統には加減算器１２の入力段に新たにマ
ルチプレクサ８０，８２を設けている。
スタファイル１４から読み出した任意の２つのテストデ
ータＸ，Ｙについての減算Ｚ＝Ｘ−Ｙは、第１ソースレ
ジスタ２４、第２ソースレジスタ２６、インバータ３
０、マルチプレクサ２８、試験対象１０としての加減算
器１２及びディストネーションレジスタ３２の系統で行
われる。この系統には加減算器１２の入力段に新たにマ
ルチプレクサ８０，８２を設けている。
【０１５９】また汎用レジスタファイル１４から読み出
した任意のテストデータＸ，Ｙを入れ替えた減算Ｚ´＝
Ｙ−Ｘは第１ソースレジスタ２４，第２ソースレジスタ
２６、インバータ７０、マルチプレクサ６８、加減算器
７２及びディストネーションレジスタ３４の系統で演算
が実行される。
した任意のテストデータＸ，Ｙを入れ替えた減算Ｚ´＝
Ｙ−Ｘは第１ソースレジスタ２４，第２ソースレジスタ
２６、インバータ７０、マルチプレクサ６８、加減算器
７２及びディストネーションレジスタ３４の系統で演算
が実行される。
【０１６０】マルチプレクサ８０，８２はデコーダ５０
からの加算命令ＡＤＤと減算命令ＳＵＢにより切り替え
られる。減算命令ＳＵＢの出力時にはマルチプレクサ６
８，２８の出力を選択している。一方、加算命令ＡＤＤ
の際にはディストネーションレジスタ７４，３２の値を
選択して出力する。自己診断処理部１０−２側はＴＡＰ
コントローラ４２及びオールゼロ検出器４８を備えた自
己診断コントローラ４４で構成される。
からの加算命令ＡＤＤと減算命令ＳＵＢにより切り替え
られる。減算命令ＳＵＢの出力時にはマルチプレクサ６
８，２８の出力を選択している。一方、加算命令ＡＤＤ
の際にはディストネーションレジスタ７４，３２の値を
選択して出力する。自己診断処理部１０−２側はＴＡＰ
コントローラ４２及びオールゼロ検出器４８を備えた自
己診断コントローラ４４で構成される。
【０１６１】次に図１２の第９実施形態の自己診断テス
トの動作を説明する。ＴＡＰコントローラ４２がBIST S
TART信号をアサートすると、自己診断コントローラ４４
が自己診断テストを開始する。まず汎用レジスタファイ
ル１４から任意のテストデータＸ，Ｙを読み出し、第１
ソースレジスタ２４に第１オペランドＸとして保持し、
第２ソースレジスタ２６に第２オペランドＹとして保持
する。
トの動作を説明する。ＴＡＰコントローラ４２がBIST S
TART信号をアサートすると、自己診断コントローラ４４
が自己診断テストを開始する。まず汎用レジスタファイ
ル１４から任意のテストデータＸ，Ｙを読み出し、第１
ソースレジスタ２４に第１オペランドＸとして保持し、
第２ソースレジスタ２６に第２オペランドＹとして保持
する。
【０１６２】このときデコーダ５０は自己診断コントロ
ーラ４４からの制御信号Ｅ１によってオペコード５２を
解読して減算命令ＳＵＢを出力している。このためマル
チプレクサ６８，２８はインバータ７０，３０の出力を
それぞれ選択している。またマルチプレクサ８０，８２
の第１ソースレジスタ２４の出力とマルチプレクサ２８
の出力を選択している。
ーラ４４からの制御信号Ｅ１によってオペコード５２を
解読して減算命令ＳＵＢを出力している。このためマル
チプレクサ６８，２８はインバータ７０，３０の出力を
それぞれ選択している。またマルチプレクサ８０，８２
の第１ソースレジスタ２４の出力とマルチプレクサ２８
の出力を選択している。
【０１６３】これによって試験対象１１となる加減算器
１２には第１オペランドＸ、第２オペランドとしてテス
トデータＹをインバータ３０で反転した１の補数Ｙ1's
、更にキャリー入力Ｃｉｎ＝１が入力している。これ
によって加減算器１２はＺ＝Ｘ＋Ｙ1 's＋１の演算を実
行し、演算結果Ｚをディストネーションレジスタ３２に
保持する。
１２には第１オペランドＸ、第２オペランドとしてテス
トデータＹをインバータ３０で反転した１の補数Ｙ1's
、更にキャリー入力Ｃｉｎ＝１が入力している。これ
によって加減算器１２はＺ＝Ｘ＋Ｙ1 's＋１の演算を実
行し、演算結果Ｚをディストネーションレジスタ３２に
保持する。
【０１６４】同時に加減算器７２は、第１オペランド
Ｘ、第２オペランドとして第１ソースレジスタ２４のテ
ストデータＸをインバータ７０で反転して得た１の補数
Ｘ1's、更にキャリー入力Ｃｉｎ＝１を入力している。
このため加減算器７２はＺ´＝Ｙ＋Ｘ1's ＋１の演算を
実行し、演算結果をディストネーションレジスタ７４に
保持する。
Ｘ、第２オペランドとして第１ソースレジスタ２４のテ
ストデータＸをインバータ７０で反転して得た１の補数
Ｘ1's、更にキャリー入力Ｃｉｎ＝１を入力している。
このため加減算器７２はＺ´＝Ｙ＋Ｘ1's ＋１の演算を
実行し、演算結果をディストネーションレジスタ７４に
保持する。
【０１６５】次の第２サイクル目にあっては、自己診断
コントローラ４４は制御信号Ｅ１によりデコーダ５０を
制御して加算命令ＡＤＤを出力し、制御信号Ｅ３により
加減算器１２の加算動作を指示する。このデコーダ５０
からの加算命令ＡＤＤにより、マルチプレクサ８０はデ
ィストネーションレジスタ３４の出力を選択し、またマ
ルチプレクサ８２はディストネーションレジスタ３２の
出力を選択する。
コントローラ４４は制御信号Ｅ１によりデコーダ５０を
制御して加算命令ＡＤＤを出力し、制御信号Ｅ３により
加減算器１２の加算動作を指示する。このデコーダ５０
からの加算命令ＡＤＤにより、マルチプレクサ８０はデ
ィストネーションレジスタ３４の出力を選択し、またマ
ルチプレクサ８２はディストネーションレジスタ３２の
出力を選択する。
【０１６６】このため加減算器１２は、第１オペランド
Ｚ´、第２オペランドＺ、キャリー入力Ｃｉｎ＝０を入
力し、Ｚ''＝Ｚ´＋Ｚの演算を実行し、ディストネーシ
ョンレジスタ３２に保持する。このディストネーション
レジスタ３２の値Ｚ''は演算結果４０として自己診断コ
ントローラ４４のオールゼロ検出器４８に与えられる。
Ｚ´、第２オペランドＺ、キャリー入力Ｃｉｎ＝０を入
力し、Ｚ''＝Ｚ´＋Ｚの演算を実行し、ディストネーシ
ョンレジスタ３２に保持する。このディストネーション
レジスタ３２の値Ｚ''は演算結果４０として自己診断コ
ントローラ４４のオールゼロ検出器４８に与えられる。
【０１６７】ここで試験対象１０としての加減算器１２
が正常な場合は Ｚ''＝Ｚ＋Ｚ´＝（Ｘ−Ｙ）＋（Ｙ−Ｘ） ＝Ｘ＋Ｙ2's ＋Ｙ＋Ｘ2's ＝（Ｘ＋Ｘ2's ）＋（Ｙ＋Ｙ2's ） ＝０＋０ ＝０ （１１） となる。
が正常な場合は Ｚ''＝Ｚ＋Ｚ´＝（Ｘ−Ｙ）＋（Ｙ−Ｘ） ＝Ｘ＋Ｙ2's ＋Ｙ＋Ｘ2's ＝（Ｘ＋Ｘ2's ）＋（Ｙ＋Ｙ2's ） ＝０＋０ ＝０ （１１） となる。
【０１６８】このため自己診断コントローラ４４のオー
ルゼロ検出器４８は演算結果４０の全ビットがオールゼ
ロであれば加減算器１２は正常と判断し、一方、オール
ゼロでなければ加減算器１２の異常と判断し、外部にエ
ラー信号Ｅ４を外部に出力する。
ルゼロ検出器４８は演算結果４０の全ビットがオールゼ
ロであれば加減算器１２は正常と判断し、一方、オール
ゼロでなければ加減算器１２の異常と判断し、外部にエ
ラー信号Ｅ４を外部に出力する。
【０１６９】図１３は、本発明による自己診断機能付き
のプロセッサの第１０実施形態の回路ブロック図であ
る。この第１０実施形態にあっては、図１１の第８実施
形態の出力に設けた加減算器３６を省略し、試験対象１
０の加減算器１２により加算処理を行うようにしたこと
を特徴とし、図１１の加減算器３６を設けていない分、
回路構成を簡単にすることができる。
のプロセッサの第１０実施形態の回路ブロック図であ
る。この第１０実施形態にあっては、図１１の第８実施
形態の出力に設けた加減算器３６を省略し、試験対象１
０の加減算器１２により加算処理を行うようにしたこと
を特徴とし、図１１の加減算器３６を設けていない分、
回路構成を簡単にすることができる。
【０１７０】図１３の第１０実施形態において、演算回
路１０−１は図１１の第８実施形態の試験対象１０の加
減算器１２の前段に新たにマルチプレクサ８０，８２を
設けており、このマルチプレクサ８０，８２によってデ
ィストネーションレジスタ３４，３８の出力を選択して
加減算器１２に入力できるようにしたことを特徴とし、
それ以外の構成は図８の実施形態と同じである。
路１０−１は図１１の第８実施形態の試験対象１０の加
減算器１２の前段に新たにマルチプレクサ８０，８２を
設けており、このマルチプレクサ８０，８２によってデ
ィストネーションレジスタ３４，３８の出力を選択して
加減算器１２に入力できるようにしたことを特徴とし、
それ以外の構成は図８の実施形態と同じである。
【０１７１】この図１３の第１０実施形態の自己診断処
理の動作を説明すると次のようになる。ＴＡＰコントロ
ーラ４２がBIST START信号をアサートすると、自己診断
コントローラ４４が動作し、自己診断テストが開始され
る。まず汎用レジスタファイル１４から任意のテストデ
ータＸ，Ｙを読み出し、第１，第２ソースレジスタ２
４，２６のそれぞれに保持する。
理の動作を説明すると次のようになる。ＴＡＰコントロ
ーラ４２がBIST START信号をアサートすると、自己診断
コントローラ４４が動作し、自己診断テストが開始され
る。まず汎用レジスタファイル１４から任意のテストデ
ータＸ，Ｙを読み出し、第１，第２ソースレジスタ２
４，２６のそれぞれに保持する。
【０１７２】このときデコーダ５０は減算命令ＳＵＢを
出力しており、マルチプレクサ６８，２８は＋１インク
リメント回路７８，６１の出力を選択している。またマ
ルチプレクサ８０，８２は制御信号Ｅ６により第１ソー
スレジスタ２４及びマルチプレクサ２８の出力を選択し
ている。
出力しており、マルチプレクサ６８，２８は＋１インク
リメント回路７８，６１の出力を選択している。またマ
ルチプレクサ８０，８２は制御信号Ｅ６により第１ソー
スレジスタ２４及びマルチプレクサ２８の出力を選択し
ている。
【０１７３】このため試験対象１０の加減算器１２に
は、第１オペランドＸと第２オペランドとしてインバー
タ３０で反転することで１の補数Ｙ1's に変換した後、
＋１インクリメント回路６１で１を加えて２の補数Ｙ2'
s に変換した値が入力される。これによって加減算器１
２はＺ＝Ｘ＋Ｙ2's の演算を実行し、ディストネーショ
ンレジスタ３８に保持する。
は、第１オペランドＸと第２オペランドとしてインバー
タ３０で反転することで１の補数Ｙ1's に変換した後、
＋１インクリメント回路６１で１を加えて２の補数Ｙ2'
s に変換した値が入力される。これによって加減算器１
２はＺ＝Ｘ＋Ｙ2's の演算を実行し、ディストネーショ
ンレジスタ３８に保持する。
【０１７４】同時に加減算器７２には第１オペランドＹ
とテストデータＸをインバータ７６で反転した１の補数
Ｘ1's に＋１インクリメント回路７８で１を加えた２の
補数Ｘ2's を入力している。これによって加減算器７２
はＺ´＝Ｙ＋Ｘ2's の演算を実行し、演算結果Ｚ´をデ
ィストネーションレジスタ７４に保持する。
とテストデータＸをインバータ７６で反転した１の補数
Ｘ1's に＋１インクリメント回路７８で１を加えた２の
補数Ｘ2's を入力している。これによって加減算器７２
はＺ´＝Ｙ＋Ｘ2's の演算を実行し、演算結果Ｚ´をデ
ィストネーションレジスタ７４に保持する。
【０１７５】次の第２サイクル目にあっては、自己診断
コントローラ４４はデコーダ５０の制御で加算命令ＡＤ
Ｄを出力させ、また制御信号Ｅ６によってマルチプレク
サ８０，８２をディストネーションレジスタ３８，７４
の選択状態に切り替える。このため加減算器１２は、マ
ルチプレクサ８０から第１オペランドＺ´を入力すると
同時にマルチプレクサ８２より第２オペランドＺを入力
し、これによって減算Ｚ''＝Ｚ´＋Ｚを実行し、演算結
果Ｚ''をディストネーションレジスタ３８に保持し、演
算結果４０として自己診断コントローラ４４のオールゼ
ロ検出器４８に出力する。
コントローラ４４はデコーダ５０の制御で加算命令ＡＤ
Ｄを出力させ、また制御信号Ｅ６によってマルチプレク
サ８０，８２をディストネーションレジスタ３８，７４
の選択状態に切り替える。このため加減算器１２は、マ
ルチプレクサ８０から第１オペランドＺ´を入力すると
同時にマルチプレクサ８２より第２オペランドＺを入力
し、これによって減算Ｚ''＝Ｚ´＋Ｚを実行し、演算結
果Ｚ''をディストネーションレジスタ３８に保持し、演
算結果４０として自己診断コントローラ４４のオールゼ
ロ検出器４８に出力する。
【０１７６】ここで最終的な演算結果４０としてのＺ''
は、加減算器１２が正常であれば、 Ｚ''＝Ｚ＋Ｚ´＝（Ｘ−Ｙ）＋（Ｙ−Ｘ） ＝Ｘ＋Ｙ2's ＋Ｙ＋Ｘ2's ＝（Ｘ＋Ｘ2's ）＋（Ｙ＋Ｙ2's ） ＝０＋０ ＝０ （１１） となる。
は、加減算器１２が正常であれば、 Ｚ''＝Ｚ＋Ｚ´＝（Ｘ−Ｙ）＋（Ｙ−Ｘ） ＝Ｘ＋Ｙ2's ＋Ｙ＋Ｘ2's ＝（Ｘ＋Ｘ2's ）＋（Ｙ＋Ｙ2's ） ＝０＋０ ＝０ （１１） となる。
【０１７７】このため自己診断コントローラ４４のオー
ルゼロ検出器４８はオールゼロを検出すれば試験対象１
０としての加減算器１２が正常であると判断し、一方、
オールゼロでなければ加減算器１２の異常と判断し、外
部にエラー信号Ｅ４を出力する。 図１４は、本発明に
よる自己診断機能を備えたプロセッサの第１１実施形態
を示した回路ブロック図である。この第１１実施形態に
あっては、自己診断テストのためのテストデータとして
リニアフィードバックシフトレジスタ（ＬＦＳＲ）を使
用して疑似乱数発生を行うようにしたことを特徴とす
る。
ルゼロ検出器４８はオールゼロを検出すれば試験対象１
０としての加減算器１２が正常であると判断し、一方、
オールゼロでなければ加減算器１２の異常と判断し、外
部にエラー信号Ｅ４を出力する。 図１４は、本発明に
よる自己診断機能を備えたプロセッサの第１１実施形態
を示した回路ブロック図である。この第１１実施形態に
あっては、自己診断テストのためのテストデータとして
リニアフィードバックシフトレジスタ（ＬＦＳＲ）を使
用して疑似乱数発生を行うようにしたことを特徴とす
る。
【０１７８】図１４の第１１実施形態は、図３の第１実
施形態に対し疑似乱数発生用のリニアフィードバックシ
フトレジスタ８４，８６を追加した構成としている。こ
のリニアフィードバックシフトレジスタ８４，８６を加
えたことに伴い、第１ソースレジスタ２４と第２ソース
レジスタ２６の入力段に３入力のマルチプレクサ８８，
９０を設け、レジスタファイル１４、ソースレジスタ２
４，２６またはリニアフィードバックシフトレジスタ８
４，８６のいずれかを選択できるようにしている。それ
以外の演算回路１０−１及び自己診断処理部１０−２の
構成は図３の第１実施形態と同じである。
施形態に対し疑似乱数発生用のリニアフィードバックシ
フトレジスタ８４，８６を追加した構成としている。こ
のリニアフィードバックシフトレジスタ８４，８６を加
えたことに伴い、第１ソースレジスタ２４と第２ソース
レジスタ２６の入力段に３入力のマルチプレクサ８８，
９０を設け、レジスタファイル１４、ソースレジスタ２
４，２６またはリニアフィードバックシフトレジスタ８
４，８６のいずれかを選択できるようにしている。それ
以外の演算回路１０−１及び自己診断処理部１０−２の
構成は図３の第１実施形態と同じである。
【０１７９】図１５は図１４に使用している疑似乱数発
生用のリニアフィードバックシフトレジスタの回路構成
の一例である。リニアフィードバックシフトレジスタ８
４は、例えば３２ビット幅のシフトレジスタ９２とＥＸ
−ＯＲ回路９４で構成される。ＥＸ−ＯＲ回路９４はシ
フトレジスタ９２におけるｂ０〜ｂ３１の３２ビットの
内の任意の位置の２つのビット、例えば第１９ビットｂ
１８と第２６ビットｂ２５を入力して、その排他論理和
をとって例えば最上位ビットｂ３１（最下位ビットｂ０
に入力してもよい）にシフト入力する構成をとる。
生用のリニアフィードバックシフトレジスタの回路構成
の一例である。リニアフィードバックシフトレジスタ８
４は、例えば３２ビット幅のシフトレジスタ９２とＥＸ
−ＯＲ回路９４で構成される。ＥＸ−ＯＲ回路９４はシ
フトレジスタ９２におけるｂ０〜ｂ３１の３２ビットの
内の任意の位置の２つのビット、例えば第１９ビットｂ
１８と第２６ビットｂ２５を入力して、その排他論理和
をとって例えば最上位ビットｂ３１（最下位ビットｂ０
に入力してもよい）にシフト入力する構成をとる。
【０１８０】シフトレジスタ９２には、例えば図１４に
あっては汎用レジスタファイル１４から読み出した任意
のテストデータＸが初期値としてロードされ、ロード後
にシフトクロックを供給することでＥＸ−ＯＲ９４の出
力をシフト入力しながら３２ビットシフトデータとして
テストデータを疑似乱数データとして出力して自己診断
テストを実行することになる。
あっては汎用レジスタファイル１４から読み出した任意
のテストデータＸが初期値としてロードされ、ロード後
にシフトクロックを供給することでＥＸ−ＯＲ９４の出
力をシフト入力しながら３２ビットシフトデータとして
テストデータを疑似乱数データとして出力して自己診断
テストを実行することになる。
【０１８１】次に図１４の第１実施形態について自己診
断テストの動作を説明する。ＴＡＰコントローラ４２が
BIST START信号をアサートすると、自己診断コントロー
ラ４４が起動し、演算回路１０−１の自己診断テストの
動作を開始する。まず汎用レジスタファイル１４より任
意のテストデータＸ，Ｙが読み出され、マルチプレクサ
８８，９０で選択され、第１ソースレジスタ２４及び第
２ソースレジスタ２６を介してリニアフィードバックシ
フトレジスタ８４，８６のシフトレジスタに初期データ
としてセットされる。
断テストの動作を説明する。ＴＡＰコントローラ４２が
BIST START信号をアサートすると、自己診断コントロー
ラ４４が起動し、演算回路１０−１の自己診断テストの
動作を開始する。まず汎用レジスタファイル１４より任
意のテストデータＸ，Ｙが読み出され、マルチプレクサ
８８，９０で選択され、第１ソースレジスタ２４及び第
２ソースレジスタ２６を介してリニアフィードバックシ
フトレジスタ８４，８６のシフトレジスタに初期データ
としてセットされる。
【０１８２】このようにしてリニアフィードバックシフ
トレジスタ８４，８６に対する初期データのセットで準
備が整うと、自己診断コントローラ４４は制御信号Ｅ２
によりマルチプレクサ８８，９０をリニアフィードバッ
クシフトレジスタ８４，８６の出力の選択状態とし、リ
ニアフィードバックシフトレジスタ８４，８６からシフ
トクロックに同期して出力される疑似乱数のテストデー
タを使用した自己診断動作を開始する。この自己診断動
作は図３の第１実施形態と同じである。
トレジスタ８４，８６に対する初期データのセットで準
備が整うと、自己診断コントローラ４４は制御信号Ｅ２
によりマルチプレクサ８８，９０をリニアフィードバッ
クシフトレジスタ８４，８６の出力の選択状態とし、リ
ニアフィードバックシフトレジスタ８４，８６からシフ
トクロックに同期して出力される疑似乱数のテストデー
タを使用した自己診断動作を開始する。この自己診断動
作は図３の第１実施形態と同じである。
【０１８３】図１６は、本発明による自己診断機能を備
えたプロセッサの第１２実施形態の回路ブロック図であ
る。この第１２実施形態にあっては、図５の２つの減算
結果を比較する第２実施形態について、図１５の第１１
実施形態と同様、疑似乱数データを発生するリニアフィ
ードバックシフトレジスタ８４，８６を設け、マルチプ
レクサ８８，９０により疑似乱数データを発生しながら
自己診断テストを繰り返し行うようにしたことを特徴と
する。これ以外の点は図５の第２実施形態と同じであ
る。
えたプロセッサの第１２実施形態の回路ブロック図であ
る。この第１２実施形態にあっては、図５の２つの減算
結果を比較する第２実施形態について、図１５の第１１
実施形態と同様、疑似乱数データを発生するリニアフィ
ードバックシフトレジスタ８４，８６を設け、マルチプ
レクサ８８，９０により疑似乱数データを発生しながら
自己診断テストを繰り返し行うようにしたことを特徴と
する。これ以外の点は図５の第２実施形態と同じであ
る。
【０１８４】図１７は、本発明による自己診断機能を備
えたプロセッサの第１３実施形態の回路ブロック図であ
る。この第１３実施形態は、図７の第４実施形態につい
て疑似乱数データを発生するリニアフィードバックシフ
トレジスタ８４，８６と、その選択出力を行うマルチプ
レクサ８８，９０を設けたことを特徴とし、それ以外の
点は図７の第４実施形態と同じである。
えたプロセッサの第１３実施形態の回路ブロック図であ
る。この第１３実施形態は、図７の第４実施形態につい
て疑似乱数データを発生するリニアフィードバックシフ
トレジスタ８４，８６と、その選択出力を行うマルチプ
レクサ８８，９０を設けたことを特徴とし、それ以外の
点は図７の第４実施形態と同じである。
【０１８５】図１８は、本発明による自己診断機能を備
えたプロセッサの第１４実施形態の回路ブロック図であ
る。この第１４実施形態は図９の第６実施形態につい
て、疑似乱数発生用のリニアフィードバックシフトレジ
スタ８４，８６と、その出力を選択するマルチプレクサ
８８，９０を設けたことを特徴とし、それ以外の点は図
９の第６実施形態と同じである。
えたプロセッサの第１４実施形態の回路ブロック図であ
る。この第１４実施形態は図９の第６実施形態につい
て、疑似乱数発生用のリニアフィードバックシフトレジ
スタ８４，８６と、その出力を選択するマルチプレクサ
８８，９０を設けたことを特徴とし、それ以外の点は図
９の第６実施形態と同じである。
【０１８６】図１９は、本発明による自己診断機能を備
えたプロセッサの第１５実施形態の回路ブロック図であ
る。この第１５実施形態にあっては、図８の第５実施形
態について疑似乱数発生用のリニアフィードバックシフ
トレジスタ８４，８６と、その出力を選択するマルチプ
レクサ８８，９０を設けたことを特徴とし、それ以外の
構成及び動作は図８の第５実施形態と同じである。
えたプロセッサの第１５実施形態の回路ブロック図であ
る。この第１５実施形態にあっては、図８の第５実施形
態について疑似乱数発生用のリニアフィードバックシフ
トレジスタ８４，８６と、その出力を選択するマルチプ
レクサ８８，９０を設けたことを特徴とし、それ以外の
構成及び動作は図８の第５実施形態と同じである。
【０１８７】図２０は、本発明による自己診断機能を備
えたプロセッサの第１６実施形態の回路ブロック図であ
る。この第１６実施形態にあっては、単一のリニアフィ
ードバックシフトレジスタから疑似乱数としてテストデ
ータＸを発生し、１つのテストデータＸについて反転す
ることで１の補数Ｘ1's を求め、減算Ｚ＝Ｘ−Ｙの演算
を、その補数Ｘ2's の生成で行い、減算結果Ｚがオール
ゼロであれば試験対象１０の加減算器１２は正常、オー
ルゼロでなければ加減算器１２の異常を判断する。
えたプロセッサの第１６実施形態の回路ブロック図であ
る。この第１６実施形態にあっては、単一のリニアフィ
ードバックシフトレジスタから疑似乱数としてテストデ
ータＸを発生し、１つのテストデータＸについて反転す
ることで１の補数Ｘ1's を求め、減算Ｚ＝Ｘ−Ｙの演算
を、その補数Ｘ2's の生成で行い、減算結果Ｚがオール
ゼロであれば試験対象１０の加減算器１２は正常、オー
ルゼロでなければ加減算器１２の異常を判断する。
【０１８８】そこで、まず演算回路１０−１を説明する
と、レジスタファイル１４に続いてマルチプレクサ２
０，２２、第１ソースレジスタ２４及び第２ソースレジ
スタ２６を設け、更に疑似乱数発生用のリニアフィード
バックシフトレジスタ８４を設けている。
と、レジスタファイル１４に続いてマルチプレクサ２
０，２２、第１ソースレジスタ２４及び第２ソースレジ
スタ２６を設け、更に疑似乱数発生用のリニアフィード
バックシフトレジスタ８４を設けている。
【０１８９】マルチプレクサ２０は汎用レジスタファイ
ル１４からの第１オペランドとしてのソースデータ１６
またはリニアフィードバックシフトレジスタ８４からの
テストデータのいずれかを選択して出力する。マルチプ
レクサ２２は汎用レジスタファイル１４からの第２オペ
ランドのソースデータ１８かまたはリニアフィードバッ
クシフトレジスタ８４のテストデータをインバータ９６
で反転して１の補数に変換した出力を選択して出力す
る。
ル１４からの第１オペランドとしてのソースデータ１６
またはリニアフィードバックシフトレジスタ８４からの
テストデータのいずれかを選択して出力する。マルチプ
レクサ２２は汎用レジスタファイル１４からの第２オペ
ランドのソースデータ１８かまたはリニアフィードバッ
クシフトレジスタ８４のテストデータをインバータ９６
で反転して１の補数に変換した出力を選択して出力す
る。
【０１９０】ここでリニアフィードバックシフトレジス
タ８４から出力されるテストデータをＸとすると、自己
診断テストの際には第１ソースレジスタ２４にはテスト
データＸが保持され、同時に第２ソースレジスタ２６に
はインバータ９６で反転して１の補数Ｘ1's に変換した
値が保持される。
タ８４から出力されるテストデータをＸとすると、自己
診断テストの際には第１ソースレジスタ２４にはテスト
データＸが保持され、同時に第２ソースレジスタ２６に
はインバータ９６で反転して１の補数Ｘ1's に変換した
値が保持される。
【０１９１】第１ソースレジスタ２４と第２ソースレジ
スタ２６に続いては、キャリー入力Ｃｉｎ付きの２入力
の加減算器１２が試験対象１０として設けられている。
加減算器１２は第１オペランドＡと第２オペランドＢ、
更にキャリー入力Ｃｉｎを入力し、デコーダ５０が加算
命令ＡＤＤを出力している場合にはＣ＝Ａ＋Ｂ＋０＝Ａ
＋Ｂの演算を実行し、また減算命令ＳＵＢが出力されて
いる場合にはＣ´＝Ａ＋Ｂ＋１＝Ａ＋Ｂ1's の演算を実
行する。
スタ２６に続いては、キャリー入力Ｃｉｎ付きの２入力
の加減算器１２が試験対象１０として設けられている。
加減算器１２は第１オペランドＡと第２オペランドＢ、
更にキャリー入力Ｃｉｎを入力し、デコーダ５０が加算
命令ＡＤＤを出力している場合にはＣ＝Ａ＋Ｂ＋０＝Ａ
＋Ｂの演算を実行し、また減算命令ＳＵＢが出力されて
いる場合にはＣ´＝Ａ＋Ｂ＋１＝Ａ＋Ｂ1's の演算を実
行する。
【０１９２】このとき第２ソースレジスタ２６から第２
オペランドとして１の補数Ｂ1's が入力されている場合
には、Ｃ´＝Ａ＋Ｂ1's ＋１＝Ａ＋Ｂ2's ＝Ａ−Ｂの演
算を実行することになる。
オペランドとして１の補数Ｂ1's が入力されている場合
には、Ｃ´＝Ａ＋Ｂ1's ＋１＝Ａ＋Ｂ2's ＝Ａ−Ｂの演
算を実行することになる。
【０１９３】この加減算器１２の演算結果はディストネ
ーションレジスタ３２に保持され、通常の演算処理にあ
ってはデータフォワードパス３５により最終的に汎用レ
ジスタファイル１４に書き込まれて反映される。これに
対し本発明による自己診断テストの際には、演算結果４
０として自己診断コントローラ４４のオールゼロ検出器
４８に出力される。
ーションレジスタ３２に保持され、通常の演算処理にあ
ってはデータフォワードパス３５により最終的に汎用レ
ジスタファイル１４に書き込まれて反映される。これに
対し本発明による自己診断テストの際には、演算結果４
０として自己診断コントローラ４４のオールゼロ検出器
４８に出力される。
【０１９４】次に図２０の第１６実施形態における自己
診断テストの動作を説明する。ＴＡＰコントローラ４２
がBIST START信号をアサートすると、自己診断コントロ
ーラ４４が動作し、汎用レジスタファイル１４から任意
のテストデータＸ，Ｙを読み出し、この内、第１ソース
データ１６としての入力データＸがマルチプレクサ２
０、第１ソースレジスタ２４を介してリニアフィードバ
ックシフトレジスタ８４に初期値としてセットされる。
診断テストの動作を説明する。ＴＡＰコントローラ４２
がBIST START信号をアサートすると、自己診断コントロ
ーラ４４が動作し、汎用レジスタファイル１４から任意
のテストデータＸ，Ｙを読み出し、この内、第１ソース
データ１６としての入力データＸがマルチプレクサ２
０、第１ソースレジスタ２４を介してリニアフィードバ
ックシフトレジスタ８４に初期値としてセットされる。
【０１９５】それ以降は処理サイクルごとに疑似乱数の
テストデータとして発生され、マルチプレクサ２０，２
２により選択されて第１ソースレジスタ２４に第１オペ
ランドＸとして保持され、一方、第２ソースレジスタ２
６にはインバータ９６で反転された第２オペランドＸ1'
s として保持される。
テストデータとして発生され、マルチプレクサ２０，２
２により選択されて第１ソースレジスタ２４に第１オペ
ランドＸとして保持され、一方、第２ソースレジスタ２
６にはインバータ９６で反転された第２オペランドＸ1'
s として保持される。
【０１９６】加減算器１２は、デコーダ５０が自己診断
コントローラ４４の制御により加算命令ＳＵＢを出力し
ていることから、第１オペランドＸ、第２オペランドＸ
1's及びキャリー入力Ｃｉｎ＝１を入力し、 Ｚ＝Ｘ＋Ｘ1's ＋１＝Ｘ＋Ｘ2's ＝Ｘ−Ｘ の演算を実行し、演算結果Ｚをディストネーションレジ
スタ３２に保持する。
コントローラ４４の制御により加算命令ＳＵＢを出力し
ていることから、第１オペランドＸ、第２オペランドＸ
1's及びキャリー入力Ｃｉｎ＝１を入力し、 Ｚ＝Ｘ＋Ｘ1's ＋１＝Ｘ＋Ｘ2's ＝Ｘ−Ｘ の演算を実行し、演算結果Ｚをディストネーションレジ
スタ３２に保持する。
【０１９７】ディストネーションレジスタ３２に保持し
た値は演算結果４０として自己診断コントローラのオー
ルゼロ検出器４８に出力され、全ビットがオール０であ
れば加減算器１２は正常に動作したものと判断し、オー
ルゼロでなければ加減算器１２に異常があることからエ
ラー実行Ｅ４を外部に出力する。
た値は演算結果４０として自己診断コントローラのオー
ルゼロ検出器４８に出力され、全ビットがオール０であ
れば加減算器１２は正常に動作したものと判断し、オー
ルゼロでなければ加減算器１２に異常があることからエ
ラー実行Ｅ４を外部に出力する。
【０１９８】この第１６実施形態にあっては、試験対象
１０となる加減算器１２を使用した１回目の減算で正常
に動作している場合にはオール０となる演算結果を得て
いるため、図３乃至図１９の実施形態に比べ演算回路１
０−１の回路構成が大幅に簡略化できる。また演算回路
１０−１の構成が簡単となることに加え、演算処理のサ
イクルも短いことから、より高速の処理ができる。
１０となる加減算器１２を使用した１回目の減算で正常
に動作している場合にはオール０となる演算結果を得て
いるため、図３乃至図１９の実施形態に比べ演算回路１
０−１の回路構成が大幅に簡略化できる。また演算回路
１０−１の構成が簡単となることに加え、演算処理のサ
イクルも短いことから、より高速の処理ができる。
【０１９９】なお、図２０の第１６実施形態にあって
は、１回の自己診断テストで試験対象１１となる加減算
器１２の演算は１回しか行っておらず、図３〜図１９の
実施形態における試験対象１０となる加減算器１２の演
算動作が２回行われている場合に比べ、自己診断テスト
の評価の信頼性はその分、低くなる。これを解消するた
めには自己診断の演算繰返し数を２倍とすれば、図３乃
至図１９の実施形態と同等な自己診断テストの評価結果
を得ることができる。
は、１回の自己診断テストで試験対象１１となる加減算
器１２の演算は１回しか行っておらず、図３〜図１９の
実施形態における試験対象１０となる加減算器１２の演
算動作が２回行われている場合に比べ、自己診断テスト
の評価の信頼性はその分、低くなる。これを解消するた
めには自己診断の演算繰返し数を２倍とすれば、図３乃
至図１９の実施形態と同等な自己診断テストの評価結果
を得ることができる。
【０２００】図２１は、本発明による自己診断機能を備
えたプロセッサの第１７実施形態の回路ブロック図であ
る。この第１７実施形態にあっては、基本的には図２０
の第１６実施形態と同じ演算回路１０−１の構成を簡略
化したものであり、試験対象１０としてキャリー入力の
ない加減算器６５を対象とした点が相違している。
えたプロセッサの第１７実施形態の回路ブロック図であ
る。この第１７実施形態にあっては、基本的には図２０
の第１６実施形態と同じ演算回路１０−１の構成を簡略
化したものであり、試験対象１０としてキャリー入力の
ない加減算器６５を対象とした点が相違している。
【０２０１】この試験対象１１としてキャリー入力Ｃｉ
ｎを持たない加減算器６５を使用したことで、第２ソー
スレジスタ２６側のマルチプレクサ２２に対するリニア
フィードバックシフトレジスタ８４の出力ラインに、テ
ストデータＸを反転して１の補数Ｘ1's を設けるインバ
ータ９６に続いて＋１インクリメント回路９８を設け、
１の補数Ｘ1's に１を加えることで２の補数Ｘ2's に変
換するようにしている。それ以外の構成は図２０の第６
実施形態と同じである。この第１７実施形態の動作は次
のようになる。
ｎを持たない加減算器６５を使用したことで、第２ソー
スレジスタ２６側のマルチプレクサ２２に対するリニア
フィードバックシフトレジスタ８４の出力ラインに、テ
ストデータＸを反転して１の補数Ｘ1's を設けるインバ
ータ９６に続いて＋１インクリメント回路９８を設け、
１の補数Ｘ1's に１を加えることで２の補数Ｘ2's に変
換するようにしている。それ以外の構成は図２０の第６
実施形態と同じである。この第１７実施形態の動作は次
のようになる。
【０２０２】ＴＡＰコントローラ４２がBIST START信号
をアサートすると、自己診断コントローラ４４が動作
し、汎用レジスタファイル１４から読み出した第１ソー
スデータ１６をマルチプレクサ２０、第１ソースレジス
タ２４を介してリニアフィードバックシフトレジスタ８
４にセットし、それ以降はリニアフィードバックシフト
レジスタ８４からの疑似乱数をテストデータとして自己
診断動作が行われる。
をアサートすると、自己診断コントローラ４４が動作
し、汎用レジスタファイル１４から読み出した第１ソー
スデータ１６をマルチプレクサ２０、第１ソースレジス
タ２４を介してリニアフィードバックシフトレジスタ８
４にセットし、それ以降はリニアフィードバックシフト
レジスタ８４からの疑似乱数をテストデータとして自己
診断動作が行われる。
【０２０３】即ち自己診断動作の際には、制御実行Ｅ２
によってマルチプレクサ２０，２２はリニアフィードバ
ックシフトレジスタ８４側の出力を選択した状態にあ
る。このときリニアフィードバックシフトレジスタ８４
がテストデータＸを出力していたとすると、第１ソース
レジスタ２４にはテストデータＸが第１オペランドとし
て保持され、一方、第２ソースレジスタ２６にはテスト
データＸをインバータ９６で反転して１の補数Ｘ1's に
変換した後、＋１インクリメント回路９８で１を加えて
２の補数Ｘ2's に変換した値が保持される。
によってマルチプレクサ２０，２２はリニアフィードバ
ックシフトレジスタ８４側の出力を選択した状態にあ
る。このときリニアフィードバックシフトレジスタ８４
がテストデータＸを出力していたとすると、第１ソース
レジスタ２４にはテストデータＸが第１オペランドとし
て保持され、一方、第２ソースレジスタ２６にはテスト
データＸをインバータ９６で反転して１の補数Ｘ1's に
変換した後、＋１インクリメント回路９８で１を加えて
２の補数Ｘ2's に変換した値が保持される。
【０２０４】これによって試験対象１０としての加減算
器６５は第１オペランドＸと第２オペランドＹ2's を入
力し、 Ｚ＝Ｘ＋Ｘ2's ＝Ｘ＋Ｘ1's ＋１＝Ｘ−Ｘ の演算を実行し、ディストネーションレジスタ３２に保
持する。
器６５は第１オペランドＸと第２オペランドＹ2's を入
力し、 Ｚ＝Ｘ＋Ｘ2's ＝Ｘ＋Ｘ1's ＋１＝Ｘ−Ｘ の演算を実行し、ディストネーションレジスタ３２に保
持する。
【０２０５】このディストネーションレジスタ３２に保
持された値Ｚは演算結果４０として自己診断コントロー
ラ４４のオールゼロ検出器４８に入力される。オールゼ
ロ検出器４８は演算結果４０の値Ｚが全ビット０であれ
ば試験対象１０としての加減算器６５は正常と判断す
る。一方、演算結果４０としての値Ｚが全ビット０でな
ければ試験対象１０としての加減算器６５は異常と判断
し、エラー信号Ｅ４を外部に出力する。
持された値Ｚは演算結果４０として自己診断コントロー
ラ４４のオールゼロ検出器４８に入力される。オールゼ
ロ検出器４８は演算結果４０の値Ｚが全ビット０であれ
ば試験対象１０としての加減算器６５は正常と判断す
る。一方、演算結果４０としての値Ｚが全ビット０でな
ければ試験対象１０としての加減算器６５は異常と判断
し、エラー信号Ｅ４を外部に出力する。
【０２０６】尚、上記の実施形態にあっては、自己診断
テストにおける演算結果がオールゼロとなるように演算
回路を構成し且つ自己診断処理を行うようにした実施形
態を例にとるものであったが、同様に期待値を使用しな
くとも演算結果の検査が容易なオール１が得られるよう
に演算回路及び自己診断処理部を構成するようにしても
良い。
テストにおける演算結果がオールゼロとなるように演算
回路を構成し且つ自己診断処理を行うようにした実施形
態を例にとるものであったが、同様に期待値を使用しな
くとも演算結果の検査が容易なオール１が得られるよう
に演算回路及び自己診断処理部を構成するようにしても
良い。
【０２０７】この演算結果としてオール１が得られるよ
うにする構成は、上記の各実施形態の負論理の構成をと
った場合である。また本発明は上記の実施形態に限定さ
れず、その目的と利点を損なわない適宜の変形を含む。
更に本発明は上記の実施形態に示した数値による限定は
受けない。
うにする構成は、上記の各実施形態の負論理の構成をと
った場合である。また本発明は上記の実施形態に限定さ
れず、その目的と利点を損なわない適宜の変形を含む。
更に本発明は上記の実施形態に示した数値による限定は
受けない。
【０２０８】以上、本発明の実施形態を説明したが、本
発明の実施の形態は、以下に記載する発明を同様に開示
している。
発明の実施の形態は、以下に記載する発明を同様に開示
している。
【０２０９】自己診断機能を備えたプロセッサに於い
て、演算回路は、第１オペランドＡを格納する第１ソー
スレジスタと、第２オペランドＢを格納する第２ソース
レジスタと、第１又は第２オペランドのいずれか一方を
初期値として入力した後の演算周期毎の乱数発生処理に
より新たなオペランドを発生して第１ソースレジスタに
格納する擬似乱数発生器と、前記乱数発生器が出力する
例えばオペランドＢを反転して１を加算するで２の補数
Ｂ2's を生成して前記第２ソースレジスタに格納する補
数回路と、減算（Ａ−Ｂ）を実行する場合に、前記補正
回路で生成した２の補数Ｂ2's を第１オペランドＡに加
算するキャリー入力なしの診断対象となる２入力の加減
算器と、を備え、自己診断処理部は、擬似乱数発生器か
ら第１及び第２ソースレジスタに格納した所定ビット長
の任意の自己診断用データＸ，及び補数回路で生成した
Ｘの２の補数Ｘ2's を前記加減算器に入力して減算Ｚ＝
（Ｘ−Ｘ）をＺ＝（Ｘ＋Ｘ2's ）＝（Ｘ＋Ｘ1's ＋１）
として実行し、減算結果Ｚが全ビット０の場合は正常と
判断し、全ビット０以外の場合には異常と判断する。 （付記） （付記１）診断対象とする加減算器を備えた演算回路
と、自己診断用データを格納するデータ格納部と、前記
自己診断用データを入力して前記演算回路により演算結
果がオール０又はオール１となるように診断処理を実行
させる自己診断処理部と、を備えたことを特徴とするプ
ロセッサ。（１） （付記２）付記１記載のプロセッサに於いて、前記演算
回路は、第１オペランドＡを格納する第１ソースレジス
タと、第２オペランドＢを格納する第２ソースレジスタ
と、前記第２オペランドＢを反転して１の補数Ｂ1's を
出力する補数回路と、前記第１オペランドＡを被減数と
して入力し、前記補数回路の出力値Ｂ1's を減数として
キャリーと共に入力し、前記１の補数Ｂ1's に１を加算
した２の補数Ｂ2's を内部生成して第１オペランドＡに
加算することにより減算Ｃ＝（Ａ−Ｂ）を実行する診断
対象となるキャリー入力付きの第１加減算器と、前記第
１加減算器の次段に設けられた第２加減算器と、を備
え、前記自己診断処理部は、前記第１及び第２ソースレ
ジスタに格納した所定ビット長の任意の自己診断用デー
タＸ，Ｙを使用し、第１サイクルで前記補数回路及び第
１加減算器を用いて減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ
2's ）＝（Ｘ＋Ｙ1's ＋１）として実行し、第２サイク
ルで前記被減数Ｘと減数Ｙを入れ替えて前記補数回路及
び第１加減算器を用いて減算Ｚ’＝（Ｙ−Ｘ）をＺ´＝
（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）として実行し、第
３サイクルで前記第２加減算器を用いて前記第１及び第
２サイクルの減算結果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ＋
Ｚ’）＝（Ｘ＋Ｘ1's ＋１＋Ｙ＋Ｙ1's ＋１）を実行
し、加算結果が全ビット０の場合は正常と判断し、全ビ
ット０以外の場合には異常と判断することを特徴とする
プロセッサ。（２） （付記３）（オリジナル２） 付記１記載のプロセッサに於いて、前記演算回路は、第
１オペランドＡを格納する第１ソースレジスタと、第２
オペランドＢを格納する第２ソースレジスタと、前記第
２オペランドＢを反転して１の補数Ｂ1's を出力する第
１補数回路と、前記第１オペランドＡを被減数として入
力し、前記第１補数回路の出力値Ｂ1'sを減数としてキ
ャリーと共に入力し、前記１の補数Ｂ1's に１を加算し
た２の補数Ｂ2's を内部生成して第１オペランドＡに加
算することにより減算Ｃ＝（Ａ−Ｂ）を実行する診断対
象となるキャリー付きの加減算器と、前記加減算器の減
算値Ｃを反転して１を加算することで２の補数Ｃ2's を
出力する第２補数回路と、前記加減算器と第２補数回路
の出力を比較する比較器と、を備え、前記演算回路は、
前記第１及び第２ソースレジスタに格納した所定ビット
長の任意の自己診断用データＸ，Ｙを使用し、第１サイ
クルで前記第１補数回路及び加減算器を用いて減算Ｚ＝
（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝（Ｘ＋Ｙ1's ＋１）
として実行し、第２サイクルで前記被減数Ｘと減数Ｙを
入れ替えて前記第１補数回路及び加減算器を用いて減算
Ｚ’＝（Ｙ−Ｘ）をＺ＝（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's
＋１）として実行し、前記第２補数回路から減算結果Ｚ
´の補数Ｚ'2s ＝（Ｚ1's ＋１）を出力して前記第１サ
イクルの減算結果Ｚと比較し、両者が一致（Ｚ'2's＝Ｙ
2's −Ｘ2's ＝Ｘ＋Ｙ2's ＝Ｚ）すれば正常と判断し、
不一致であれば異常と判断することを特徴とするプロセ
ッサ。（３） （付記４）付記１記載のプロセッサに於いて、前記演算
回路は、第１オペランドＡを格納する第１ソースレジス
タと、第２オペランドＢを格納する第２ソースレジスタ
と、前記第２オペランドＢを反転して１を加えることで
２の補数Ｂ2's を出力する補数回路と、前記第１オペラ
ンドＡを被加数として入力し、前記補数回路の出力値Ｂ
2's を加数として入力して加算することにより減算Ｃ＝
（Ａ−Ｂ）を実行する診断対象の第１加減算器と、前記
第１加減算器の次段に設けられた第２加減算器と、を備
え、前記自己診断処理部は、前記第１及び第２ソースレ
ジスタに格納した所定ビット長の任意の自己診断用デー
タＸ，Ｙを使用し、第１サイクルで前記補数回路及び第
１加減算器を用いて減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ
2's ）＝（Ｘ＋Ｙ1's ＋１）として実行し、第２サイク
ルで前記被減数Ｘと減数Ｙを入れ替えて前記補数回路及
び第１加減算器を用いて減算Ｚ’＝（Ｙ−Ｘ）をＺ＝
（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）として実行し、第
３サイクルで前記第２加減算器を用いて前記第１及び第
２サイクルの減算結果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ＋
Ｚ’）＝（Ｘ＋Ｘ1's ＋１＋Ｙ＋Ｙ1's ＋１）を実行
し、加算結果が全ビット０の場合は正常と判断し、全ビ
ット０以外の場合には異常と判断することを特徴とする
プロセッサ。（４） （付記５）付記１記載のプロセッサに於いて、前記演算
回路は、第１オペランドＡを格納する第１ソースレジス
タと、第２オペランドＢを格納する第２ソースレジスタ
と、前記第２オペランドＢを反転して１の補数Ｂ1's を
出力する補数回路と、前記第１オペランドＡを被減数と
して入力し、前記補数回路の出力値Ｂ1's を減数として
キャリーと共に入力し、前記１の補数Ｂ1's に１を加算
した２の補数Ｂ2's を内部生成して第１オペランドＡに
加算することにより減算Ｃ＝（Ａ−Ｂ）を実行する診断
対象となるキャリー入力付きの加減算器と、を備え、前
記自己診断処理部は、前記第１及び第２ソースレジスタ
に格納した所定ビット長の任意の自己診断用データＸ，
Ｙを使用し、第１サイクルで前記補数回路及び加減算器
を用いて減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝
（Ｘ＋Ｙ1's ＋１）として実行し、第２サイクルで前記
被減数Ｘと減数Ｙを入れ替えて前記補数回路及び加減算
器を用いて減算Ｚ’＝（Ｙ−Ｘ）をＺ＝（Ｙ＋Ｘ2's ）
＝（Ｙ＋Ｘ1's ＋１）として実行し、第３サイクルで前
記加減算器を用いて前記第１及び第２サイクルの減算結
果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ＋Ｚ’）＝（Ｘ＋Ｘ1's ＋
１＋Ｙ＋Ｙ1's ＋１）を実行し、加算結果が全ビット０
の場合は正常と判断し、全ビット０以外の場合には異常
と判断することを特徴とするプロセッサ。（５） （付記６）付記１記載のプロセッサに於いて、前記演算
回路は、第１オペランドＡを格納する第１ソースレジス
タと、第２オペランドＢを格納する第２ソースレジスタ
と、前記第２オペランドＢを反転して１を加えることで
２の補数Ｂ2's を出力する補数回路と、前記第１オペラ
ンドＡを被加数として入力し、前記補数回路の出力値Ｂ
2's を加数として入力して加算することにより減算Ｃ＝
（Ａ−Ｂ）を実行する診断対象の加減算器と、を備え、
前記自己診断処理部は、前記第１及び第２ソースレジス
タに格納した所定ビット長の任意の自己診断用データ
Ｘ，Ｙを使用し、第１サイクルで前記補数回路及び加減
算器を用いて減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）
＝（Ｘ＋Ｙ1's ＋１）として実行し、第２サイクルで前
記被減数Ｘと減数Ｙを入れ替えて前記補数回路及び加減
算器を用いて減算Ｚ’＝（Ｙ−Ｘ）をＺ＝（Ｙ＋Ｘ2's
）＝（Ｙ＋Ｘ1's ＋１）として実行し、第３サイクル
で前記加減算器を用いて前記第１及び第２サイクルの減
算結果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ＋Ｚ’）＝（Ｘ＋Ｘ1'
s ＋１＋Ｙ＋Ｙ1's ＋１）を実行し、加算結果が全ビッ
ト０の場合は正常と判断し、全ビット０以外の場合には
異常と判断することを特徴とするプロセッサ。
て、演算回路は、第１オペランドＡを格納する第１ソー
スレジスタと、第２オペランドＢを格納する第２ソース
レジスタと、第１又は第２オペランドのいずれか一方を
初期値として入力した後の演算周期毎の乱数発生処理に
より新たなオペランドを発生して第１ソースレジスタに
格納する擬似乱数発生器と、前記乱数発生器が出力する
例えばオペランドＢを反転して１を加算するで２の補数
Ｂ2's を生成して前記第２ソースレジスタに格納する補
数回路と、減算（Ａ−Ｂ）を実行する場合に、前記補正
回路で生成した２の補数Ｂ2's を第１オペランドＡに加
算するキャリー入力なしの診断対象となる２入力の加減
算器と、を備え、自己診断処理部は、擬似乱数発生器か
ら第１及び第２ソースレジスタに格納した所定ビット長
の任意の自己診断用データＸ，及び補数回路で生成した
Ｘの２の補数Ｘ2's を前記加減算器に入力して減算Ｚ＝
（Ｘ−Ｘ）をＺ＝（Ｘ＋Ｘ2's ）＝（Ｘ＋Ｘ1's ＋１）
として実行し、減算結果Ｚが全ビット０の場合は正常と
判断し、全ビット０以外の場合には異常と判断する。 （付記） （付記１）診断対象とする加減算器を備えた演算回路
と、自己診断用データを格納するデータ格納部と、前記
自己診断用データを入力して前記演算回路により演算結
果がオール０又はオール１となるように診断処理を実行
させる自己診断処理部と、を備えたことを特徴とするプ
ロセッサ。（１） （付記２）付記１記載のプロセッサに於いて、前記演算
回路は、第１オペランドＡを格納する第１ソースレジス
タと、第２オペランドＢを格納する第２ソースレジスタ
と、前記第２オペランドＢを反転して１の補数Ｂ1's を
出力する補数回路と、前記第１オペランドＡを被減数と
して入力し、前記補数回路の出力値Ｂ1's を減数として
キャリーと共に入力し、前記１の補数Ｂ1's に１を加算
した２の補数Ｂ2's を内部生成して第１オペランドＡに
加算することにより減算Ｃ＝（Ａ−Ｂ）を実行する診断
対象となるキャリー入力付きの第１加減算器と、前記第
１加減算器の次段に設けられた第２加減算器と、を備
え、前記自己診断処理部は、前記第１及び第２ソースレ
ジスタに格納した所定ビット長の任意の自己診断用デー
タＸ，Ｙを使用し、第１サイクルで前記補数回路及び第
１加減算器を用いて減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ
2's ）＝（Ｘ＋Ｙ1's ＋１）として実行し、第２サイク
ルで前記被減数Ｘと減数Ｙを入れ替えて前記補数回路及
び第１加減算器を用いて減算Ｚ’＝（Ｙ−Ｘ）をＺ´＝
（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）として実行し、第
３サイクルで前記第２加減算器を用いて前記第１及び第
２サイクルの減算結果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ＋
Ｚ’）＝（Ｘ＋Ｘ1's ＋１＋Ｙ＋Ｙ1's ＋１）を実行
し、加算結果が全ビット０の場合は正常と判断し、全ビ
ット０以外の場合には異常と判断することを特徴とする
プロセッサ。（２） （付記３）（オリジナル２） 付記１記載のプロセッサに於いて、前記演算回路は、第
１オペランドＡを格納する第１ソースレジスタと、第２
オペランドＢを格納する第２ソースレジスタと、前記第
２オペランドＢを反転して１の補数Ｂ1's を出力する第
１補数回路と、前記第１オペランドＡを被減数として入
力し、前記第１補数回路の出力値Ｂ1'sを減数としてキ
ャリーと共に入力し、前記１の補数Ｂ1's に１を加算し
た２の補数Ｂ2's を内部生成して第１オペランドＡに加
算することにより減算Ｃ＝（Ａ−Ｂ）を実行する診断対
象となるキャリー付きの加減算器と、前記加減算器の減
算値Ｃを反転して１を加算することで２の補数Ｃ2's を
出力する第２補数回路と、前記加減算器と第２補数回路
の出力を比較する比較器と、を備え、前記演算回路は、
前記第１及び第２ソースレジスタに格納した所定ビット
長の任意の自己診断用データＸ，Ｙを使用し、第１サイ
クルで前記第１補数回路及び加減算器を用いて減算Ｚ＝
（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝（Ｘ＋Ｙ1's ＋１）
として実行し、第２サイクルで前記被減数Ｘと減数Ｙを
入れ替えて前記第１補数回路及び加減算器を用いて減算
Ｚ’＝（Ｙ−Ｘ）をＺ＝（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's
＋１）として実行し、前記第２補数回路から減算結果Ｚ
´の補数Ｚ'2s ＝（Ｚ1's ＋１）を出力して前記第１サ
イクルの減算結果Ｚと比較し、両者が一致（Ｚ'2's＝Ｙ
2's −Ｘ2's ＝Ｘ＋Ｙ2's ＝Ｚ）すれば正常と判断し、
不一致であれば異常と判断することを特徴とするプロセ
ッサ。（３） （付記４）付記１記載のプロセッサに於いて、前記演算
回路は、第１オペランドＡを格納する第１ソースレジス
タと、第２オペランドＢを格納する第２ソースレジスタ
と、前記第２オペランドＢを反転して１を加えることで
２の補数Ｂ2's を出力する補数回路と、前記第１オペラ
ンドＡを被加数として入力し、前記補数回路の出力値Ｂ
2's を加数として入力して加算することにより減算Ｃ＝
（Ａ−Ｂ）を実行する診断対象の第１加減算器と、前記
第１加減算器の次段に設けられた第２加減算器と、を備
え、前記自己診断処理部は、前記第１及び第２ソースレ
ジスタに格納した所定ビット長の任意の自己診断用デー
タＸ，Ｙを使用し、第１サイクルで前記補数回路及び第
１加減算器を用いて減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ
2's ）＝（Ｘ＋Ｙ1's ＋１）として実行し、第２サイク
ルで前記被減数Ｘと減数Ｙを入れ替えて前記補数回路及
び第１加減算器を用いて減算Ｚ’＝（Ｙ−Ｘ）をＺ＝
（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）として実行し、第
３サイクルで前記第２加減算器を用いて前記第１及び第
２サイクルの減算結果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ＋
Ｚ’）＝（Ｘ＋Ｘ1's ＋１＋Ｙ＋Ｙ1's ＋１）を実行
し、加算結果が全ビット０の場合は正常と判断し、全ビ
ット０以外の場合には異常と判断することを特徴とする
プロセッサ。（４） （付記５）付記１記載のプロセッサに於いて、前記演算
回路は、第１オペランドＡを格納する第１ソースレジス
タと、第２オペランドＢを格納する第２ソースレジスタ
と、前記第２オペランドＢを反転して１の補数Ｂ1's を
出力する補数回路と、前記第１オペランドＡを被減数と
して入力し、前記補数回路の出力値Ｂ1's を減数として
キャリーと共に入力し、前記１の補数Ｂ1's に１を加算
した２の補数Ｂ2's を内部生成して第１オペランドＡに
加算することにより減算Ｃ＝（Ａ−Ｂ）を実行する診断
対象となるキャリー入力付きの加減算器と、を備え、前
記自己診断処理部は、前記第１及び第２ソースレジスタ
に格納した所定ビット長の任意の自己診断用データＸ，
Ｙを使用し、第１サイクルで前記補数回路及び加減算器
を用いて減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝
（Ｘ＋Ｙ1's ＋１）として実行し、第２サイクルで前記
被減数Ｘと減数Ｙを入れ替えて前記補数回路及び加減算
器を用いて減算Ｚ’＝（Ｙ−Ｘ）をＺ＝（Ｙ＋Ｘ2's ）
＝（Ｙ＋Ｘ1's ＋１）として実行し、第３サイクルで前
記加減算器を用いて前記第１及び第２サイクルの減算結
果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ＋Ｚ’）＝（Ｘ＋Ｘ1's ＋
１＋Ｙ＋Ｙ1's ＋１）を実行し、加算結果が全ビット０
の場合は正常と判断し、全ビット０以外の場合には異常
と判断することを特徴とするプロセッサ。（５） （付記６）付記１記載のプロセッサに於いて、前記演算
回路は、第１オペランドＡを格納する第１ソースレジス
タと、第２オペランドＢを格納する第２ソースレジスタ
と、前記第２オペランドＢを反転して１を加えることで
２の補数Ｂ2's を出力する補数回路と、前記第１オペラ
ンドＡを被加数として入力し、前記補数回路の出力値Ｂ
2's を加数として入力して加算することにより減算Ｃ＝
（Ａ−Ｂ）を実行する診断対象の加減算器と、を備え、
前記自己診断処理部は、前記第１及び第２ソースレジス
タに格納した所定ビット長の任意の自己診断用データ
Ｘ，Ｙを使用し、第１サイクルで前記補数回路及び加減
算器を用いて減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）
＝（Ｘ＋Ｙ1's ＋１）として実行し、第２サイクルで前
記被減数Ｘと減数Ｙを入れ替えて前記補数回路及び加減
算器を用いて減算Ｚ’＝（Ｙ−Ｘ）をＺ＝（Ｙ＋Ｘ2's
）＝（Ｙ＋Ｘ1's ＋１）として実行し、第３サイクル
で前記加減算器を用いて前記第１及び第２サイクルの減
算結果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ＋Ｚ’）＝（Ｘ＋Ｘ1'
s ＋１＋Ｙ＋Ｙ1's ＋１）を実行し、加算結果が全ビッ
ト０の場合は正常と判断し、全ビット０以外の場合には
異常と判断することを特徴とするプロセッサ。
【０２１０】（付記７）付記１記載のプロセッサに於い
て、前記演算回路は、第１オペランドＡを格納する第１
ソースレジスタと、第２オペランドＢを格納する第２ソ
ースレジスタと、前記第２オペランドＢを反転して１の
補数Ｂ1's を出力する第１補数回路と、前記第１オペラ
ンドＡを反転して１の補数Ａ1's を出力する第２補数回
路と、前記第１オペランドＡを被減数として入力し、前
記第２補数回路の出力値Ｂ1'sを減数としてキャリーと
共に入力し、１を加算した２の補数Ｂ2's を内部生成し
て第１オペランドＡに加算することにより減算Ｃ＝（Ａ
−Ｂ）を実行する診断対象となるキャリー入力付きの第
１加減算器と、前記第２オペランドＢを被減数として入
力し、前記第１補数回路のの出力値Ａ1's を減数として
キャリーと共に入力して１を加算した２の補数Ａ2's を
内部生成して第２オペランドＢに加算することにより減
算Ｃ´＝（Ｂ−Ａ）を実行すキャリー入力付き第２加減
算器と、前記第１加減算器と第２加減算器の出力を加算
する第３加減算器と、を備え、前記自己診断処理部は、
前記第１及び第２ソースレジスタに格納した所定ビット
長の任意の自己診断用データＸ，Ｙを使用し、第１サイ
クルで前記第１補数回路及び第１加減算器を用いて減算
Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝（Ｘ＋Ｙ1's ＋
１）として実行すると同時に、前記第２補数回路及び第
２加減算器を用いて減算Ｚ’＝（Ｙ−Ｘ）をＺ＝（Ｙ＋
Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）として並列に実行し、第
２サイクルで前記第３加減算器を用いて前記第１加減算
器と第２加減算器の減算結果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ
＋Ｚ’）＝（Ｘ＋Ｘ1's ＋１＋Ｙ＋Ｙ1's ＋１）を実行
し、加算結果が全ビット０の場合は正常と判断し、全ビ
ット０以外の場合には異常と判断することを特徴とする
プロセッサ。
て、前記演算回路は、第１オペランドＡを格納する第１
ソースレジスタと、第２オペランドＢを格納する第２ソ
ースレジスタと、前記第２オペランドＢを反転して１の
補数Ｂ1's を出力する第１補数回路と、前記第１オペラ
ンドＡを反転して１の補数Ａ1's を出力する第２補数回
路と、前記第１オペランドＡを被減数として入力し、前
記第２補数回路の出力値Ｂ1'sを減数としてキャリーと
共に入力し、１を加算した２の補数Ｂ2's を内部生成し
て第１オペランドＡに加算することにより減算Ｃ＝（Ａ
−Ｂ）を実行する診断対象となるキャリー入力付きの第
１加減算器と、前記第２オペランドＢを被減数として入
力し、前記第１補数回路のの出力値Ａ1's を減数として
キャリーと共に入力して１を加算した２の補数Ａ2's を
内部生成して第２オペランドＢに加算することにより減
算Ｃ´＝（Ｂ−Ａ）を実行すキャリー入力付き第２加減
算器と、前記第１加減算器と第２加減算器の出力を加算
する第３加減算器と、を備え、前記自己診断処理部は、
前記第１及び第２ソースレジスタに格納した所定ビット
長の任意の自己診断用データＸ，Ｙを使用し、第１サイ
クルで前記第１補数回路及び第１加減算器を用いて減算
Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝（Ｘ＋Ｙ1's ＋
１）として実行すると同時に、前記第２補数回路及び第
２加減算器を用いて減算Ｚ’＝（Ｙ−Ｘ）をＺ＝（Ｙ＋
Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）として並列に実行し、第
２サイクルで前記第３加減算器を用いて前記第１加減算
器と第２加減算器の減算結果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ
＋Ｚ’）＝（Ｘ＋Ｘ1's ＋１＋Ｙ＋Ｙ1's ＋１）を実行
し、加算結果が全ビット０の場合は正常と判断し、全ビ
ット０以外の場合には異常と判断することを特徴とする
プロセッサ。
【０２１１】（付記８）付記１記載のプロセッサに於い
て、前記演算回路は、第１オペランドＡを格納する第１
ソースレジスタと、第２オペランドＢを格納する第２ソ
ースレジスタと、前記第２オペランドＢを反転して１の
補数Ｂ1's を出力する第１補数回路と、前記第１オペラ
ンドＡを反転して１の補数Ａ1's を出力する第２補数回
路と、前記第１オペランドＡを被減数として入力し、前
記第２補数回路のの出力値Ｂ1's を減数としてキャリー
と共に入力し、１を加算した２の補数Ｂ2's を内部生成
して第１オペランドＡに加算することにより減算Ｃ＝
（Ａ−Ｂ）を実行する診断対象となるキャリー入力付き
の第１加減算器と、前記第２オペランドＢを被減数とし
て入力し、前記第１補数回路の出力値Ａ1'sを減数とし
てキャリーと共に入力し、１を加算した２の補数Ａ2's
を内部生成して第２オペランドＢに加算することにより
減算Ｃ´＝（Ｂ−Ａ）を実行する診断対象となるキャリ
ー入力付き第２加減算器と、前記第２加減算器の減算値
Ｃ´を反転して１を加算することで２の補数Ｃ'2'sを出
力する第３補数回路と、前記加減算器と第３補数回路の
出力を比較する比較器と、を備え、前記自己診断処理部
は、前記第１及び第２ソースレジスタに格納した所定ビ
ット長の任意の自己診断用データＸ，Ｙを使用し、第１
サイクルで前記第１補数回路及び第１加減算器を用いて
減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝（Ｘ＋Ｙ1'
s ＋１）として実行すると同時に、前記第２補数回路及
び第２加減算器を用いて減算Ｚ’＝（Ｙ−Ｘ）をＺ＝
（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）として並列に実行
し、第２サイクルで前記第３補数回路から前記第２加減
算器の減算結果Ｚ´の補数Ｚ'2' ＝（Ｚ1's ＋１）を出
力して前記第１加減算器の減算結果Ｚとを前記比較器で
比較し、両者が一致（Ｚ'2's＝Ｙ2's −Ｘ2's ＝Ｘ＋Ｙ
2's ＝Ｚ）すれば正常と判断し、不一致であれば異常と
判断することを特徴とするプロセッサ。
て、前記演算回路は、第１オペランドＡを格納する第１
ソースレジスタと、第２オペランドＢを格納する第２ソ
ースレジスタと、前記第２オペランドＢを反転して１の
補数Ｂ1's を出力する第１補数回路と、前記第１オペラ
ンドＡを反転して１の補数Ａ1's を出力する第２補数回
路と、前記第１オペランドＡを被減数として入力し、前
記第２補数回路のの出力値Ｂ1's を減数としてキャリー
と共に入力し、１を加算した２の補数Ｂ2's を内部生成
して第１オペランドＡに加算することにより減算Ｃ＝
（Ａ−Ｂ）を実行する診断対象となるキャリー入力付き
の第１加減算器と、前記第２オペランドＢを被減数とし
て入力し、前記第１補数回路の出力値Ａ1'sを減数とし
てキャリーと共に入力し、１を加算した２の補数Ａ2's
を内部生成して第２オペランドＢに加算することにより
減算Ｃ´＝（Ｂ−Ａ）を実行する診断対象となるキャリ
ー入力付き第２加減算器と、前記第２加減算器の減算値
Ｃ´を反転して１を加算することで２の補数Ｃ'2'sを出
力する第３補数回路と、前記加減算器と第３補数回路の
出力を比較する比較器と、を備え、前記自己診断処理部
は、前記第１及び第２ソースレジスタに格納した所定ビ
ット長の任意の自己診断用データＸ，Ｙを使用し、第１
サイクルで前記第１補数回路及び第１加減算器を用いて
減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝（Ｘ＋Ｙ1'
s ＋１）として実行すると同時に、前記第２補数回路及
び第２加減算器を用いて減算Ｚ’＝（Ｙ−Ｘ）をＺ＝
（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）として並列に実行
し、第２サイクルで前記第３補数回路から前記第２加減
算器の減算結果Ｚ´の補数Ｚ'2' ＝（Ｚ1's ＋１）を出
力して前記第１加減算器の減算結果Ｚとを前記比較器で
比較し、両者が一致（Ｚ'2's＝Ｙ2's −Ｘ2's ＝Ｘ＋Ｙ
2's ＝Ｚ）すれば正常と判断し、不一致であれば異常と
判断することを特徴とするプロセッサ。
【０２１２】（付記９）付記１記載のプロセッサに於い
て、前記演算回路は、第１オペランドＡを格納する第１
ソースレジスタと、第２オペランドＢを格納する第２ソ
ースレジスタと、前記第２オペランドＢを反転して１を
加算することで２の補数Ｂ2's を出力する第１補数回路
と、前記第１オペランドＡを反転して１を加算すること
で２の補数Ａ2's を出力する第２補数回路と、前記第１
オペランドＡを被減数として入力し、前記第１補数回路
の出力値Ｂ2'sを減数として入力して減算Ｃ＝（Ａ−
Ｂ）を実行する診断対象の第１加減算器と、前記第２オ
ペランドＢを被減数として入力し、前記第２補数回路の
出力値Ａ2'sを減数として入力して減算Ｃ´＝（Ｂ−
Ａ）を実行する第２加減算器と、前記第１加減算器と第
２加減算器の出力を加算する第３加減算器と、を備え、
前記自己診断処理部は、前記第１及び第２ソースレジス
タに格納した所定ビット長の任意の自己診断用データ
Ｘ，Ｙを使用し、第１サイクルで前記第１補数回路及び
第１加減算器を用いて減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋
Ｙ2's ）＝（Ｘ＋Ｙ1's ＋１）として実行すると同時
に、前記第２補数回路及び第２加減算器を用いて減算
Ｚ’＝（Ｙ−Ｘ）をＺ＝（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's
＋１）として並列に実行し、第２サイクルで前記第３加
減算器を用いて前記第１加減算器と第２加減算器の減算
結果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ＋Ｚ’）＝（Ｘ＋Ｘ1's
＋１＋Ｙ＋Ｙ1's ＋１）を実行し、加算結果が全ビット
０の場合は正常と判断し、全ビット０以外の場合には異
常と判断することを特徴とするプロセッサ。
て、前記演算回路は、第１オペランドＡを格納する第１
ソースレジスタと、第２オペランドＢを格納する第２ソ
ースレジスタと、前記第２オペランドＢを反転して１を
加算することで２の補数Ｂ2's を出力する第１補数回路
と、前記第１オペランドＡを反転して１を加算すること
で２の補数Ａ2's を出力する第２補数回路と、前記第１
オペランドＡを被減数として入力し、前記第１補数回路
の出力値Ｂ2'sを減数として入力して減算Ｃ＝（Ａ−
Ｂ）を実行する診断対象の第１加減算器と、前記第２オ
ペランドＢを被減数として入力し、前記第２補数回路の
出力値Ａ2'sを減数として入力して減算Ｃ´＝（Ｂ−
Ａ）を実行する第２加減算器と、前記第１加減算器と第
２加減算器の出力を加算する第３加減算器と、を備え、
前記自己診断処理部は、前記第１及び第２ソースレジス
タに格納した所定ビット長の任意の自己診断用データ
Ｘ，Ｙを使用し、第１サイクルで前記第１補数回路及び
第１加減算器を用いて減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋
Ｙ2's ）＝（Ｘ＋Ｙ1's ＋１）として実行すると同時
に、前記第２補数回路及び第２加減算器を用いて減算
Ｚ’＝（Ｙ−Ｘ）をＺ＝（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's
＋１）として並列に実行し、第２サイクルで前記第３加
減算器を用いて前記第１加減算器と第２加減算器の減算
結果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ＋Ｚ’）＝（Ｘ＋Ｘ1's
＋１＋Ｙ＋Ｙ1's ＋１）を実行し、加算結果が全ビット
０の場合は正常と判断し、全ビット０以外の場合には異
常と判断することを特徴とするプロセッサ。
【０２１３】（付記１０）付記１記載のプロセッサに於
いて、前記演算回路は、第１オペランドＡを格納する第
１ソースレジスタと、第２オペランドＢを格納する第２
ソースレジスタと、前記第２オペランドＢを反転して１
の補数Ｂ1's を出力する第１補数回路と、前記第１オペ
ランドＡを反転して１の補数Ａ1's を出力する第２補数
回路と、前記第１オペランドＡを被減数として入力し、
前記第２補数回路のの出力値Ｂ1's を減数としてキャリ
ーと共に入力し、１を加算した２の補数Ｂ2's を内部生
成して第１オペランドＡに加算することにより減算Ｃ＝
（Ａ−Ｂ）を実行する診断対象となるキャリー入力付き
の第１加減算器と、前記第２オペランドＢを被減数とし
て入力し、前記第１補数回路の出力値Ａ1'sを減数とし
てキャリーと共に入力し、１を加算した２の補数Ａ2's
を内部生成して第２オペランドＢに加算することにより
減算Ｃ´＝（Ｂ−Ａ）を実行するキャリー入力付き第２
加減算器と、を備え、前記自己診断処理部は、前記第１
及び第２ソースレジスタに格納した所定ビット長の任意
の自己診断用データＸ，Ｙを使用し、第１サイクルで前
記第１補数回路及び第１加減算器を用いて減算Ｚ＝（Ｘ
−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝（Ｘ＋Ｙ1's ＋１）とし
て実行すると同時に、前記第２補数回路及び第２加減算
器を用いて減算Ｚ’＝（Ｙ−Ｘ）をＺ＝（Ｙ＋Ｘ2's ）
＝（Ｙ＋Ｘ1's ＋１）として並列に実行し、第２サイク
ルで前記第１加減算器を用いて第１サイクル目の前記第
１加減算器と第２加減算器の減算結果Ｚ，Ｚ’の加算
Ｚ''＝（Ｚ＋Ｚ’）＝（Ｘ＋Ｘ1's ＋１＋Ｙ＋Ｙ1's ＋
１）を実行し、加算結果が全ビット０の場合は正常と判
断し、全ビット０以外の場合には異常と判断することを
特徴とするプロセッサ。
いて、前記演算回路は、第１オペランドＡを格納する第
１ソースレジスタと、第２オペランドＢを格納する第２
ソースレジスタと、前記第２オペランドＢを反転して１
の補数Ｂ1's を出力する第１補数回路と、前記第１オペ
ランドＡを反転して１の補数Ａ1's を出力する第２補数
回路と、前記第１オペランドＡを被減数として入力し、
前記第２補数回路のの出力値Ｂ1's を減数としてキャリ
ーと共に入力し、１を加算した２の補数Ｂ2's を内部生
成して第１オペランドＡに加算することにより減算Ｃ＝
（Ａ−Ｂ）を実行する診断対象となるキャリー入力付き
の第１加減算器と、前記第２オペランドＢを被減数とし
て入力し、前記第１補数回路の出力値Ａ1'sを減数とし
てキャリーと共に入力し、１を加算した２の補数Ａ2's
を内部生成して第２オペランドＢに加算することにより
減算Ｃ´＝（Ｂ−Ａ）を実行するキャリー入力付き第２
加減算器と、を備え、前記自己診断処理部は、前記第１
及び第２ソースレジスタに格納した所定ビット長の任意
の自己診断用データＸ，Ｙを使用し、第１サイクルで前
記第１補数回路及び第１加減算器を用いて減算Ｚ＝（Ｘ
−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝（Ｘ＋Ｙ1's ＋１）とし
て実行すると同時に、前記第２補数回路及び第２加減算
器を用いて減算Ｚ’＝（Ｙ−Ｘ）をＺ＝（Ｙ＋Ｘ2's ）
＝（Ｙ＋Ｘ1's ＋１）として並列に実行し、第２サイク
ルで前記第１加減算器を用いて第１サイクル目の前記第
１加減算器と第２加減算器の減算結果Ｚ，Ｚ’の加算
Ｚ''＝（Ｚ＋Ｚ’）＝（Ｘ＋Ｘ1's ＋１＋Ｙ＋Ｙ1's ＋
１）を実行し、加算結果が全ビット０の場合は正常と判
断し、全ビット０以外の場合には異常と判断することを
特徴とするプロセッサ。
【０２１４】（付記１１）付記１記載のプロセッサに於
いて、前記演算回路は、第１オペランドＡを格納する第
１ソースレジスタと、第２オペランドＢを格納する第２
ソースレジスタと、前記第２オペランドＢを反転して１
を加算することで２の補数Ｂ2's を出力する第１補数回
路と、前記第１オペランドＡを反転して１を加算するこ
とで２の補数Ａ2's を出力する第２補数回路と、前記第
１オペランドＡを被減数として入力し、前記第１補数回
路の出力値Ｂ2'sを減数として入力して減算Ｃ＝（Ａ−
Ｂ）を実行する診断対象の第１加減算器と、前記第２オ
ペランドＢを被減数として入力し、前記第２補数回路の
出力値Ａ2'sを減数として入力して減算Ｃ´＝（Ｂ−
Ａ）を実行する第２加減算器と、を備え、前記自己診断
処理部は、前記第１及び第２ソースレジスタに格納した
所定ビット長の任意の自己診断用データＸ，Ｙを使用
し、第１サイクルで前記第１補数回路及び第１加減算器
を用いて減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝
（Ｘ＋Ｙ1's ＋１）として実行すると同時に、前記第２
補数回路及び第２加減算器を用いて減算Ｚ’＝（Ｙ−
Ｘ）をＺ＝（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）として
並列に実行し、第２サイクルで前記第１加減算器を用い
て第１サイクル目の前記第１加減算器と第２加減算器の
減算結果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ＋Ｚ’）＝（Ｘ＋Ｘ
1's ＋１＋Ｙ＋Ｙ1's ＋１）を実行し、加算結果が全ビ
ット０の場合は正常と判断し、全ビット０以外の場合に
は異常と判断することを特徴とするプロセッサ。
いて、前記演算回路は、第１オペランドＡを格納する第
１ソースレジスタと、第２オペランドＢを格納する第２
ソースレジスタと、前記第２オペランドＢを反転して１
を加算することで２の補数Ｂ2's を出力する第１補数回
路と、前記第１オペランドＡを反転して１を加算するこ
とで２の補数Ａ2's を出力する第２補数回路と、前記第
１オペランドＡを被減数として入力し、前記第１補数回
路の出力値Ｂ2'sを減数として入力して減算Ｃ＝（Ａ−
Ｂ）を実行する診断対象の第１加減算器と、前記第２オ
ペランドＢを被減数として入力し、前記第２補数回路の
出力値Ａ2'sを減数として入力して減算Ｃ´＝（Ｂ−
Ａ）を実行する第２加減算器と、を備え、前記自己診断
処理部は、前記第１及び第２ソースレジスタに格納した
所定ビット長の任意の自己診断用データＸ，Ｙを使用
し、第１サイクルで前記第１補数回路及び第１加減算器
を用いて減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝
（Ｘ＋Ｙ1's ＋１）として実行すると同時に、前記第２
補数回路及び第２加減算器を用いて減算Ｚ’＝（Ｙ−
Ｘ）をＺ＝（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）として
並列に実行し、第２サイクルで前記第１加減算器を用い
て第１サイクル目の前記第１加減算器と第２加減算器の
減算結果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ＋Ｚ’）＝（Ｘ＋Ｘ
1's ＋１＋Ｙ＋Ｙ1's ＋１）を実行し、加算結果が全ビ
ット０の場合は正常と判断し、全ビット０以外の場合に
は異常と判断することを特徴とするプロセッサ。
【０２１５】（付記１１）付記２乃至１０のいずれかに
記載のプロセッサに於いて、前記演算回路は、更に、前
記第１ソースレジスタに格納した第１オペランドＡを初
期値して入力した後の演算周期毎に新たな第１オペラン
ドを乱数処理により発生して前記第１ソースレジスタに
格納する第１擬似乱数発生器と、前記第２ソースレジス
タに格納した第２オペランドＢを初期値として入力した
後の演算周期毎に新たな第２オペランドを乱数処理によ
り発生して前記第２ソースレジスタに格納する第２擬似
乱数発生器と、を備え、前記自己診断処理部は、前記第
１及び第２ソースレジスタに格納した所定ビット長の任
意の自己診断用データＸ，Ｙを使用した自己診断処理が
正常終了する毎に、前記第１及び第２擬似乱数発生器に
新たな自己診断用データＸ，Ｙを生成させて自己診断処
理を繰返し実行することを特徴とするプロセッサ。
記載のプロセッサに於いて、前記演算回路は、更に、前
記第１ソースレジスタに格納した第１オペランドＡを初
期値して入力した後の演算周期毎に新たな第１オペラン
ドを乱数処理により発生して前記第１ソースレジスタに
格納する第１擬似乱数発生器と、前記第２ソースレジス
タに格納した第２オペランドＢを初期値として入力した
後の演算周期毎に新たな第２オペランドを乱数処理によ
り発生して前記第２ソースレジスタに格納する第２擬似
乱数発生器と、を備え、前記自己診断処理部は、前記第
１及び第２ソースレジスタに格納した所定ビット長の任
意の自己診断用データＸ，Ｙを使用した自己診断処理が
正常終了する毎に、前記第１及び第２擬似乱数発生器に
新たな自己診断用データＸ，Ｙを生成させて自己診断処
理を繰返し実行することを特徴とするプロセッサ。
【０２１６】（付記１２）付記１記載のプロセッサに於
いて、前記演算回路は、第１オペランドを格納する第１
ソースレジスタと、第２オペランドを格納する第２ソー
スレジスタと、前記第１又は第２オペランドのいずれか
一方を初期値として入力した後の演算周期毎の乱数発生
処理により新たなオペランドＡを発生して第１ソースレ
ジスタに格納する擬似乱数発生器と、前記乱数発生器が
発生するオペランドＡを反転した１の補数Ａ1's を前記
第２ソースレジスタに格納する補数回路と、前記第１オ
ペランドＢを被減数として入力し、前記２オペランドＡ
1's を減数としてキャリーと共に入力して１を加算した
２の補数Ａ2's を内部生成して加算することにより減算
Ｃ＝（Ａ−Ａ）を実行する診断対象となるキャリー入力
付きの加減算器と、を備え、前記自己診断処理部は、前
記擬似乱数発生器から前記第１及び第２ソースレジスタ
に格納した所定ビット長の任意の自己診断用データＸ，
Ｘ1's をキャリーと共に前記加減算器に入力して減算Ｚ
＝（Ｘ−Ｘ）をＺ＝（Ｘ＋Ｘ2's ）＝（Ｘ＋Ｘ1's ＋
１）として実行し、減算結果が全ビット０の場合は正常
と判断し、全ビット０以外の場合には異常と判断するこ
とを特徴とするプロセッサ。
いて、前記演算回路は、第１オペランドを格納する第１
ソースレジスタと、第２オペランドを格納する第２ソー
スレジスタと、前記第１又は第２オペランドのいずれか
一方を初期値として入力した後の演算周期毎の乱数発生
処理により新たなオペランドＡを発生して第１ソースレ
ジスタに格納する擬似乱数発生器と、前記乱数発生器が
発生するオペランドＡを反転した１の補数Ａ1's を前記
第２ソースレジスタに格納する補数回路と、前記第１オ
ペランドＢを被減数として入力し、前記２オペランドＡ
1's を減数としてキャリーと共に入力して１を加算した
２の補数Ａ2's を内部生成して加算することにより減算
Ｃ＝（Ａ−Ａ）を実行する診断対象となるキャリー入力
付きの加減算器と、を備え、前記自己診断処理部は、前
記擬似乱数発生器から前記第１及び第２ソースレジスタ
に格納した所定ビット長の任意の自己診断用データＸ，
Ｘ1's をキャリーと共に前記加減算器に入力して減算Ｚ
＝（Ｘ−Ｘ）をＺ＝（Ｘ＋Ｘ2's ）＝（Ｘ＋Ｘ1's ＋
１）として実行し、減算結果が全ビット０の場合は正常
と判断し、全ビット０以外の場合には異常と判断するこ
とを特徴とするプロセッサ。
【０２１７】（付記１３）付記１記載のプロセッサに於
いて、前記演算回路は、第１オペランドを格納する第１
ソースレジスタと、第２オペランドを格納する第２ソー
スレジスタと、前記第１又は第２オペランドのいずれか
一方を初期値として入力した後の演算周期毎の乱数発生
処理により新たなオペランドＡを発生して第１ソースレ
ジスタに格納する擬似乱数発生器と、前記乱数発生器が
出力するオペランドＡを反転して１を加算するで２の補
数Ａ2's を生成して前記第２ソースレジスタに格納する
補数回路と、前記第１オペランドＡを被減数として入力
し、前記第２オペランドＡ2's を減数として入力して減
算Ｃ＝（Ａ−Ａ）を実行する診断対象となる加減算器
と、を備え、前記自己診断処理部は、前記擬似乱数発生
器から前記第１及び第２ソースレジスタに格納した所定
ビット長の任意の自己診断用データＸ，Ｘ1's を前記加
減算器に入力して減算Ｚ＝（Ｘ−Ｘ）をＺ＝（Ｘ＋Ｘ2'
s ）＝（Ｘ＋Ｘ1's ＋１）として実行し、減算結果が全
ビット０の場合は正常と判断し、全ビット０以外の場合
には異常と判断することを特徴とするプロセッサ。
いて、前記演算回路は、第１オペランドを格納する第１
ソースレジスタと、第２オペランドを格納する第２ソー
スレジスタと、前記第１又は第２オペランドのいずれか
一方を初期値として入力した後の演算周期毎の乱数発生
処理により新たなオペランドＡを発生して第１ソースレ
ジスタに格納する擬似乱数発生器と、前記乱数発生器が
出力するオペランドＡを反転して１を加算するで２の補
数Ａ2's を生成して前記第２ソースレジスタに格納する
補数回路と、前記第１オペランドＡを被減数として入力
し、前記第２オペランドＡ2's を減数として入力して減
算Ｃ＝（Ａ−Ａ）を実行する診断対象となる加減算器
と、を備え、前記自己診断処理部は、前記擬似乱数発生
器から前記第１及び第２ソースレジスタに格納した所定
ビット長の任意の自己診断用データＸ，Ｘ1's を前記加
減算器に入力して減算Ｚ＝（Ｘ−Ｘ）をＺ＝（Ｘ＋Ｘ2'
s ）＝（Ｘ＋Ｘ1's ＋１）として実行し、減算結果が全
ビット０の場合は正常と判断し、全ビット０以外の場合
には異常と判断することを特徴とするプロセッサ。
【０２１８】
【発明の効果】以上説明してきたように本発明によれ
ば、任意の自己診断用の入力データに対し、演算結果と
して検査が容易な全ビットがオールゼロまたはオール１
が得られるように演算回路及び自己診断処理部を構成し
たことで、従来の自己診断に必要な期待値及び期待値の
比較回路を不要とし、これによって自己診断を実現する
ための必要な回路規模を小さくし、結果として大サイズ
を小型化し、プロセッサの歩留り向上や低消費電力化に
寄与した自己診断機能を実装したプロセッサなどのプロ
セッサを実現することができる。
ば、任意の自己診断用の入力データに対し、演算結果と
して検査が容易な全ビットがオールゼロまたはオール１
が得られるように演算回路及び自己診断処理部を構成し
たことで、従来の自己診断に必要な期待値及び期待値の
比較回路を不要とし、これによって自己診断を実現する
ための必要な回路規模を小さくし、結果として大サイズ
を小型化し、プロセッサの歩留り向上や低消費電力化に
寄与した自己診断機能を実装したプロセッサなどのプロ
セッサを実現することができる。
【０２１９】またテストデータを外部から読み込む場合
については、期待値を必要としないことから外部データ
の読み込みが短時間にでき、且つプロセッサなどのプロ
セッサの生産計画により１台当たりの自己診断に要する
時間が変わるような場合にも、期待値の準備を必要とし
ない分、柔軟に且つ容易に対応することができる。
については、期待値を必要としないことから外部データ
の読み込みが短時間にでき、且つプロセッサなどのプロ
セッサの生産計画により１台当たりの自己診断に要する
時間が変わるような場合にも、期待値の準備を必要とし
ない分、柔軟に且つ容易に対応することができる。
【図１】本発明の原理説明図
【図２】本発明の基本構成を示したブロック図
【図３】本発明の第１実施形態の回路ブロック図
【図４】図３のキャリー入力つき２入力加減算器の回路
図
図
【図５】本発明の第２実施形態の回路ブロック図
【図６】本発明の第３実施形態の回路ブロック図
【図７】本発明の第４実施形態の回路ブロック図
【図８】本発明の第５実施形態の回路ブロック図
【図９】本発明の第６実施形態の回路ブロック図
【図１０】本発明の第７実施形態の回路ブロック図
【図１１】本発明の第８実施形態の回路ブロック図
【図１２】本発明の第９実施形態の回路ブロック図
【図１３】本発明の第１０実施形態の回路ブロック図
【図１４】擬似乱数発生を用いた本発明の第１１実施形
態の回路ブロック図
態の回路ブロック図
【図１５】図１４で擬似乱数を発生するリニアフィード
バックシフトレジスタの回路図
バックシフトレジスタの回路図
【図１６】擬似乱数発生を用いた本発明の第１２実施形
態の回路ブロック図
態の回路ブロック図
【図１７】擬似乱数発生を用いた本発明の第１３実施形
態の回路ブロック図
態の回路ブロック図
【図１８】擬似乱数発生を用いた本発明の第１４実施形
態の回路ブロック図
態の回路ブロック図
【図１９】擬似乱数発生を用いた本発明の第１５実施形
態の回路ブロック図
態の回路ブロック図
【図２０】擬似乱数発生を用いた本発明の第１６実施形
態の回路ブロック図
態の回路ブロック図
【図２１】擬似乱数発生を用いた本発明の第１７実施形
態の回路ブロック図
態の回路ブロック図
【図２２】従来のプロセッサの基本的なハードウェア構
成のブロック図
成のブロック図
【図２３】図２２のプロセッサにおける命令デコーダを
含む整数演算器の基本構成のブロック図
含む整数演算器の基本構成のブロック図
【図２４】自己診断回路を内蔵した従来の加減算回路の
ブロック図
ブロック図
１０−１：演算回路 １０−２：自己診断処理部 １１：試験対象 １２，７２：加減算器（キャリー入力付き２入力加減算
器） １４：汎用レジスタファイル １６：ソースデータ（第１オペランド） １８：ソースデータ（第２オペランド） ２０，２２，２８，６４，６６，６８，８０，８２，８
８，９０：セレクタ ２４：第１ソースレジスタ ２６：第２ソースレジスタ ３０，５６，７０，７６，９６：インバータ ３２，３４，３８，７４：ディスティネーションレジス
タ ３６：加減算器 ４０：演算結果 ４２：テストアクセスポートコントローラ（ＴＡＰコン
トローラ） ４４：自己診断コントローラ（ＢＩＳＴコントローラ） ４８：オールゼロ検出器 ５０：デコーダ ５２：オペコード ５４：比較器 ５８，６１，７８，９８：＋１インクリメント ６０：エラー検出器 ６５：加減算器（キャリー入力なし） ８４，８８：リニアフィードバックシフトレジスタ（Ｌ
ＦＳＲ） ９２：シフトレジスタ ９４：ＥＸ−ＯＲ
器） １４：汎用レジスタファイル １６：ソースデータ（第１オペランド） １８：ソースデータ（第２オペランド） ２０，２２，２８，６４，６６，６８，８０，８２，８
８，９０：セレクタ ２４：第１ソースレジスタ ２６：第２ソースレジスタ ３０，５６，７０，７６，９６：インバータ ３２，３４，３８，７４：ディスティネーションレジス
タ ３６：加減算器 ４０：演算結果 ４２：テストアクセスポートコントローラ（ＴＡＰコン
トローラ） ４４：自己診断コントローラ（ＢＩＳＴコントローラ） ４８：オールゼロ検出器 ５０：デコーダ ５２：オペコード ５４：比較器 ５８，６１，７８，９８：＋１インクリメント ６０：エラー検出器 ６５：加減算器（キャリー入力なし） ８４，８８：リニアフィードバックシフトレジスタ（Ｌ
ＦＳＲ） ９２：シフトレジスタ ９４：ＥＸ−ＯＲ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/78 ５１０ Ｇ０６Ｆ 7/00 Ａ Ｆターム(参考） 5B016 AA02 BA02 BB01 CA01 CB03 HA01 5B022 AA00 BA02 CA01 CA04 EA08 EA09 FA03 FA08 FA10 5B048 AA02 AA03 AA11 AA20 CC02 CC11 DD05 DD06 5B062 AA08 DD10 JJ05
Claims (5)
- 【請求項１】診断対象とする加減算器を備えた演算回路
と、 自己診断用データを格納するデータ格納部と、 前記自己診断用データを入力して前記演算回路により演
算結果がオール０又はオール１となるように診断処理を
実行させる自己診断処理部と、を備えたことを特徴とす
るプロセッサ。 - 【請求項２】請求項１記載のプロセッサに於いて、 前記演算回路は、 第１オペランドＡを格納する第１ソースレジスタと、 第２オペランドＢを格納する第２ソースレジスタと、 前記第２オペランドＢを反転して１の補数Ｂ1's を出力
する補数回路と、 前記第１オペランドＡを被減数として入力し、前記補数
回路の出力値Ｂ1's を減数としてキャリーと共に入力
し、前記１の補数Ｂ1's に１を加算した２の補数Ｂ2's
を内部生成して第１オペランドＡに加算することにより
減算Ｃ＝（Ａ−Ｂ）を実行する診断対象となるキャリー
入力付きの第１加減算器と、 前記第１加減算器の次段に設けられた第２加減算器と、
を備え、 前記自己診断処理部は、前記第１及び第２ソースレジス
タに格納した所定ビット長の任意の自己診断用データ
Ｘ，Ｙを使用し、 第１サイクルで前記補数回路及び第１加減算器を用いて
減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝（Ｘ＋Ｙ1'
s ＋１）として実行し、 第２サイクルで前記被減数Ｘと減数Ｙを入れ替えて前記
補数回路及び第１加減算器を用いて減算Ｚ’＝（Ｙ−
Ｘ）をＺ´＝（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）とし
て実行し、 第３サイクルで前記第２加減算器を用いて前記第１及び
第２サイクルの減算結果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ＋
Ｚ’）＝（Ｘ＋Ｘ1's ＋１＋Ｙ＋Ｙ1's ＋１）を実行
し、加算結果が全ビット０の場合は正常と判断し、全ビ
ット０以外の場合には異常と判断することを特徴とする
プロセッサ。 - 【請求項３】請求項１記載のプロセッサに於いて、 前記演算回路は、 第１オペランドＡを格納する第１ソースレジスタと、 第２オペランドＢを格納する第２ソースレジスタと、 前記第２オペランドＢを反転して１の補数Ｂ1's を出力
する第１補数回路と、 前記第１オペランドＡを被減数として入力し、前記第１
補数回路の出力値Ｂ1's を減数としてキャリーと共に入
力し、前記１の補数Ｂ1's に１を加算した２の補数Ｂ2'
s を内部生成して第１オペランドＡに加算することによ
り減算Ｃ＝（Ａ−Ｂ）を実行する診断対象となるキャリ
ー付きの加減算器と、 前記加減算器の減算値Ｃを反転して１を加算することで
２の補数Ｃ2's を出力する第２補数回路と、 前記加減算器と第２補数回路の出力を比較する比較器
と、を備え、 前記演算回路は、前記第１及び第２ソースレジスタに格
納した所定ビット長の任意の自己診断用データＸ，Ｙを
使用し、 第１サイクルで前記第１補数回路及び加減算器を用いて
減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝（Ｘ＋Ｙ1'
s ＋１）として実行し、 第２サイクルで前記被減数Ｘと減数Ｙを入れ替えて前記
第１補数回路及び加減算器を用いて減算Ｚ’＝（Ｙ−
Ｘ）をＺ＝（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）として
実行し、前記第２補数回路から減算結果Ｚ´の補数Ｚ'2
s ＝（Ｚ1's ＋１）を出力して前記第１サイクルの減算
結果Ｚと比較し、両者が一致（Ｚ'2's＝Ｙ2's −Ｘ2's
＝Ｘ＋Ｙ2's ＝Ｚ）すれば正常と判断し、不一致であれ
ば異常と判断することを特徴とするプロセッサ。 - 【請求項４】請求項１記載のプロセッサに於いて、 前記演算回路は、 第１オペランドＡを格納する第１ソースレジスタと、 第２オペランドＢを格納する第２ソースレジスタと、 前記第２オペランドＢを反転して１を加えることで２の
補数Ｂ2's を出力する補数回路と、 前記第１オペランドＡを被加数として入力し、前記補数
回路の出力値Ｂ2's を加数として入力して加算すること
により減算Ｃ＝（Ａ−Ｂ）を実行する診断対象の第１加
減算器と、 前記第１加減算器の次段に設けられた第２加減算器と、
を備え、 前記自己診断処理部は、前記第１及び第２ソースレジス
タに格納した所定ビット長の任意の自己診断用データ
Ｘ，Ｙを使用し、 第１サイクルで前記補数回路及び第１加減算器を用いて
減算Ｚ＝（Ｘ−Ｙ）をＺ＝（Ｘ＋Ｙ2's ）＝（Ｘ＋Ｙ1'
s ＋１）として実行し、 第２サイクルで前記被減数Ｘと減数Ｙを入れ替えて前記
補数回路及び第１加減算器を用いて減算Ｚ’＝（Ｙ−
Ｘ）をＺ＝（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）として
実行し、 第３サイクルで前記第２加減算器を用いて前記第１及び
第２サイクルの減算結果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ＋
Ｚ’）＝（Ｘ＋Ｘ1's ＋１＋Ｙ＋Ｙ1's ＋１）を実行
し、加算結果が全ビット０の場合は常と判断し、全ビッ
ト０以外の場合には異常と判断することを特徴とするプ
ロセッサ。 - 【請求項５】請求項１記載のプロセッサに於いて、 前記演算回路は、 第１オペランドＡを格納する第１ソースレジスタと、 第２オペランドＢを格納する第２ソースレジスタと、 前記第２オペランドＢを反転して１の補数Ｂ1's を出力
する補数回路と、 前記第１オペランドＡを被減数として入力し、前記補数
回路の出力値Ｂ1's を減数としてキャリーと共に入力
し、前記１の補数Ｂ1's に１を加算した２の補数Ｂ2's
を内部生成して第１オペランドＡに加算することにより
減算Ｃ＝（Ａ−Ｂ）を実行する診断対象となるキャリー
入力付きの加減算器と、を備え、 前記自己診断処理部は、前記第１及び第２ソースレジス
タに格納した所定ビット長の任意の自己診断用データ
Ｘ，Ｙを使用し、 第１サイクルで前記補数回路及び加減算器を用いて減算
Ｚ＝（Ｘ−Ｙ）をＺ＝ （Ｘ＋Ｙ2's ）＝（Ｘ＋Ｙ1's ＋１）として実行し、 第２サイクルで前記被減数Ｘと減数Ｙを入れ替えて前記
補数回路及び加減算器を用いて減算Ｚ’＝（Ｙ−Ｘ）を
Ｚ＝（Ｙ＋Ｘ2's ）＝（Ｙ＋Ｘ1's ＋１）として実行
し、 第３サイクルで前記加減算器を用いて前記第１及び第２
サイクルの減算結果Ｚ，Ｚ’の加算Ｚ''＝（Ｚ＋Ｚ’）
＝（Ｘ＋Ｘ1's ＋１＋Ｙ＋Ｙ1's ＋１）を実行し、加算
結果が全ビット０の場合は正常と判断し、全ビット０以
外の場合には異常と判断することを特徴とするプロセッ
サ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000287950A JP2002099447A (ja) | 2000-09-22 | 2000-09-22 | プロセッサ |
| US09/814,856 US6721905B2 (en) | 2000-09-22 | 2001-03-23 | Processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000287950A JP2002099447A (ja) | 2000-09-22 | 2000-09-22 | プロセッサ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006158758A Division JP3897356B2 (ja) | 2006-06-07 | 2006-06-07 | 演算処理装置及びその自己診断方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002099447A true JP2002099447A (ja) | 2002-04-05 |
Family
ID=18771615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000287950A Withdrawn JP2002099447A (ja) | 2000-09-22 | 2000-09-22 | プロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6721905B2 (ja) |
| JP (1) | JP2002099447A (ja) |
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| WO2015186170A1 (ja) * | 2014-06-02 | 2015-12-10 | 三菱電機株式会社 | 演算回路診断装置および演算回路診断プログラム |
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| US7240267B2 (en) * | 2004-11-08 | 2007-07-03 | Marvell International Ltd. | System and method for conducting BIST operations |
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| CN104183272B (zh) * | 2014-08-18 | 2018-01-19 | 广州泰瑞捷电子科技有限公司 | 一种邮票孔封装的核心板自检与烧录装置、方法 |
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| JP3151787B2 (ja) | 1992-09-24 | 2001-04-03 | 日本電信電話株式会社 | 集積回路の組み込み自己試験回路及びその評価方法及び設計方法 |
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2000
- 2000-09-22 JP JP2000287950A patent/JP2002099447A/ja not_active Withdrawn
-
2001
- 2001-03-23 US US09/814,856 patent/US6721905B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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