JPH02294730A - 浮動小数点数演算処理装置 - Google Patents

浮動小数点数演算処理装置

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JPH02294730A
JPH02294730A JP2087638A JP8763890A JPH02294730A JP H02294730 A JPH02294730 A JP H02294730A JP 2087638 A JP2087638 A JP 2087638A JP 8763890 A JP8763890 A JP 8763890A JP H02294730 A JPH02294730 A JP H02294730A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、電子データ処理に関し、具体的には、そのオ
ペランドが、固定バイアスによりその真の値からずれた
指数部分を存する、浮動小数点プロセッサに関する。
Ｂ．従来の技術及びその課題 浮動小数点数は、仮数（または小数部）部分と指数部分
としてコンピュータに記憶されている。
小数部はしばしば小数部が正か負かを示す関連する符号
ピットを存する。一方、実際の指数値が正にも負にもな
り得る場合でも、指数は、通常正数のみとして表される
。これは、バイアス値を真の指数値に加算することによ
って実現される。たとえば、８ビットの指数フィールド
は、−１２６ないし＋１２７の実際の指数値を表すこと
ができ、１２７のバイアスを加算することにより＋２な
いし＋２５３の記憶値をもたらす。（記憶値０、１、２
５４、２５５は、エラー状態を意味する。）しかし、バ
イアスされた指数は、乗算及び除算には不利である。乗
算の際にオペランド指数を互いに加算しなければならな
いので、結果の指数は２倍のバイアスを含み、余分のバ
イアス量を引いて除去するのにもう１回演算が必要であ
る。除算では、オペランド指数が減算されて、結果の指
数はバイアスをもたず、バイアスを再度加えるためにも
う１回演算が必要となる。
これまで、乗算及び除算の際のバイアス調整は、オペラ
ンド指数を加算または減算するために使用されるのと同
じ演算機構を用いて別のトリップで実行されてきた。た
とえば、乗算では第１のクロツク・サイクルで２つのレ
ジスタからのオペランド指数を加算し、その和をレジス
タの１つに記憶する。第２のクロック・サイクルでは、
その和と定数のバイアス値を、同じ加算器に入力して、
レジスタの１つに再び記憶する。もう１つの技術は、２
つのカスケード式演算機構をこえるものであるが、より
長いデータ経路に対応するためにより遅いサイクル時間
が必要である。
こうした技術の最もはっきりした欠点は、こうした技術
では余分の時間、バイアスされない指数に必要な時間の
ほぼ２倍の時間を要することである。この余分の時間は
、オペランド中のゼロをスキップし、したがって早期に
終了できる浮動小数点プロセッサでは特に重要である。
これは、他のプロセッサが次に進むことが可能になる前
に、結果の指数における例外条件を知らなければならな
いという、マルチプロセッサ設定においても重要である
。たとえば、本発明の出願人に譲渡されたＴ．Ｊ．ビー
コム（ＢｅａｃｏｌＩ＋）他の米国特許出願「複数プロ
セッサにおける共通ストリームからの順次命令のオーバ
ラップ式実行（Ｏｖｅｒ　ｌａｐｐｅｄＥｘｅｃｕｔｉ
ｏｎ　ｏｆ　Ｓｅｑｕｅｎｔｉａｌ　Ｉｎｓｔｒｕｃｔ
ｉｏｎｓ　ｆｒｏｍ　ａＣｏｍｍｏｎ　Ｓｔｒｅａｍ　
ｉｎ　｝（ｕｌｔｉｐｌｅ　Ｐｒｏｃｅｓｓｏｒｓ）　
Ｊを参照されたい。
もう１つの欠点は、データ経路、レジスタ、加算器など
が、可能な最大の「真」バイアス和の他に余分のバイア
ス量をも処理するために余分のビット位置を持たなけれ
ばならないことである。複数の加算器を使用する場合、
丸め及びオペランドのローディングなど、それが必要で
ない他の演算のためのデータ経路にそのまま残ることが
あり、したがってこれらの演箕も遅くなる。余分の加算
器を交互にオフにするには、より多くのゲーティング論
理回路、制御信号、及び時間量が必要になる。
Ｃ．発明の概要及び解決課題 本発明は、この指数表示を用いて乗算及び除算中に生じ
る時間またはハードウェア上の不利を実質的に除去する
ことにより、バイアス指数浮動小数点プロセッサの利点
を保持するものである。
本発明は、極めて小さい追加ハードウェアによりバイア
ス値の指数を調節することができる。極めて少量の追加
遅延が、バイアス調節経路のミニ現れ、他の演算には影
響を及ぼさない。結果の指数は、プロセッサの単一サイ
クルで利用できる。
乗算または除算中にバイアス値を加算または減算するた
めに、加算は不要である。最大データ幅は増加せず、こ
れまでにオペランド指数及び従来のオーバフロー・ビッ
ト及びアンダフロー・ビッ１・に必要だった幅を上回ら
ない。
広く言えば、本発明は、オペランド指数レジスタの１つ
と指数加算器の間のデータ経路にバイアス調節論理回路
を含む、浮動小数点プロセッサ用の指数機構である。こ
の論理回路は、個別に、または従来の指数加算器と紐み
合わせて、１つのオペランドの高位ビットに対してのみ
作用して、バイアス量の加算または減算と等価な演算を
実行する、単純な組合せ論理回路である。同じ組合せ論
理回路を含む同じ指数機構が、様々な精度レベルまたは
オペランドの書式を処理できる。
本発明のその他の目的と利点、並びに当業者には自明の
修正は、好ましい実施例に関する以下の説明から明らか
になる。
Ｄ．実施例 第１図は、本発明の環境として使用できるデータ処理シ
ステム１００の一部分を示す。プロセッサ・バス１１０
は、主プロセッサ１２０、浮動小数点コブロセッサ１３
０、及び主記憶装置１４０を相互接続する。通常のバス
１１０は、並列な制御線１１１、アドレス線１１２、デ
ータ線１１３を有する。この実施態様では、コブロセッ
サ１３０は、アドレス線１１２を駆動する。主プロセッ
サ１２０は、データ線１１３を介して主記憶装置１４０
からの必要なオペランドの取出し、及びその結果の記憶
を制御する。
通常のマイクロコード制Ｊ装置１５０が、プロセッサ１
２０と１３０の両方を制御する。装置１５０は、水平マ
イクロコード・ワードを記憶する。
各マイクロコード・ワードは、データ経路のゲーティン
グ、演算の指定などのためのフィールドを有する。これ
らのフィールドは、線１５１を介して両方のプロセッサ
に送られる。（本発明では不必要であるが、フィールド
のいくつかは、主プロセッサ１２０に対してある動作を
指定し、コブロセッサ１３０に対して別の動作を指定で
きる。ワード内の他のピットまたはフィールドは、どの
動作を実行するかを決定する。）各ワードはまた、実行
される次のマイクロフード・ワードのアドレスも含む。
このアドレスは、プロセッサ内で発生するある種の条件
によって修正でき、これらの条件は線１５２及び１５３
を介して装置１５０に送られる。クロツク１６０は装置
１５０を駆動して、サイクル毎に新しいマイクロコード
・ワードを取り出す。
したがって上記のブロックは、ワークステーション・ア
ダプタ、大容量記憶ドライブや他の入出力装置（図示せ
ず）などに接続されて、完全なデータ処理システムを形
成する。これらの接続は、バス１１０を介して、あるい
は主プロセッサ１２０に接続された他のバスまたはチャ
ンネル（図示せず）によって行なわれる。
第２図は、第１図の１３０などのコブロセッサ用の従来
技術による指数サブユニット２００の簡略化した例を示
す。レジスタ２１０は、データ線１１３からセレクタ（
またはゲートまたはマルチブレクサ）２１１を介して直
接または間接に第１のオペランド○Ｐ１を受け取る。レ
ジスタ２２０は、セレクタ２２１を介して第２のオペラ
ンドＯＰ２を受け取る。指数加算器２３０は、セレクタ
２３１によって制御される１つの入力とセレクタ２３２
によって制御される他の入力を有する。マイクロワード
制御線１５１は、オペランドが単精度かそれとも倍精度
か（Ｓ／Ｄ）　、及び現命令が要求する演算が乗算かそ
れとも除算か（Ｍ／Ｄ）に応じて、セレクタ２３１の５
つの入力の１つを加算器にゲートする。Ｍ／Ｄビットは
また、加算器２３０がその２つの入力の加算と減算のど
ちらを行なうのかも決定する。セレクタ２３２は、出力
２２２とこの説明には重要でない他のソースとの間の選
択を行なう。線２２２もデータ線１１３に接続されてい
る。出力２３３はセレクタ２２１にフィードバックされ
る。
指数サブユニット２００は、オペランドがロードされた
後に、結果を生成するのに２つのマイクロコード・サイ
クルを必要とする。バイアスされた指数の加算が必要な
、２つの単精度数の浮動小数点乗算の例を考えてみると
、第１サイクルで、セレクタ２３１と２３２は、レジス
タ２１０の内容であるＯＰ１＋ＢＩＡＳ，及びレジスタ
２２０内のＯＰ２＋ＢＩＡＳを加算器２３０に送り、加
算器２３０はそれらを加算する。セレクタ２２１は加算
器の出力２３３をレジスタ２２０にゲートして戻す。（
これらのレジスタは、従来のマスタ／スレーブ段から構
築される。それらの段は、単一サイクルにわたって２段
で動作するので、同じクロック・サイクルで出力を生成
し入力を受け取ることができる。）第１サイクルの終り
に、レジスタ２２０は、中間結果ＯＰＩ＋○Ｐ２＋２＊
ＢＩＡＳを保持する。この数が可能などの最終結果より
も大きいことが、従来の技術の他の欠点である。レジス
タと加算器がより多くの段を必要とする。第２サイクル
で、線１５１がセレクタ２３１に単精度バイアスの負（
−ＢＳ）を第１加算器入力にゲートさせ、セレクタ２３
２は、中間結果を加算器にゲートする。これらの２つの
量の和ＯＰ１＋ＯＰ２＋Ｂ　ＩＡＳが、レジスタ２２０
にゲートして戻され、出力線２２２上に現れる。セレク
タ２３１における他の３つの定数は、単精度除算（＋Ｂ
Ｓ）及び倍精度の乗算（−ＢＤ）と除算（＋ＢＤ）に使
用される。
第３図は、本発明による浮動ｔＪｚ数点コブロセッサ１
３０を示す。様々なサブユニットは、それらが乗算中に
担当する役割によって特徴付けられる。
一部のブロックは、他の演算で異なる機能を果たす。コ
ブロセッサ１３０は、２進浮動小数点数演算のＩＥＥＥ
タスクＰ７５４基準案１０．１に従って様々な書式の数
に対して作用する。この基準の４バイト単精度書式は、
符号ビット、それに続く１２７だけ上方にバイアスされ
た８ビット指数、及び１と２（１０進）の間の値に正規
化された２３ビットの仮数または小数部を必要とする。
脊効な非バイアス指数は−１２５から＋１　２　６の範
囲にある（バイアスされるとエないし２５４）。
１２６と＋１２７の値（バイアスされるとＯと２５５）
は、それぞれアンダフロー及びオーバフ口一条件を表す
。８バイト倍精度書式は、符号ビット、１０２３だけ上
方にバイアスされた１１ビット指数及び５２ビットの正
規化小数部を有する。どちらの書式でも、非正規化数は
、２進１のバイアスされた指数と、小数部の少なくとも
１つの先行ゼロを有する。
コブロセッサ１３０は、オペランドを移動し記憶する転
送機構３００、望ましい演算に応じてオペランド指数を
操作する指数機構３１０、及び選択した演算に応じてオ
ペランドの小数部を操作する小数部機構３５０を有する
。コブロセッサ１３０の様々な経路を介するデータの経
路設定は、通常のシーケンサ３８０によって制御される
。シーケンサ３８０は、線１５１を介して第１図のマイ
クロコード制御装ｉ１５０から命令当り１つの制御ワー
ドを受け取る。シーケンサ３８０は、複数のサイクル中
に線３８１を介してコブロセッサの他の要素に制の信号
を送る。
転送機構３００は、第１図のデータ線１１３との間でオ
ペランドを送受する。メモリ・オペランドを指定する命
令は、データ線１１３からオペランドを読み取り、結果
を線１１３を介して主記憶装置に直接戻すことができる
。浮動小数点オペランドのサイズが大きいため、一部の
命令は、オペランドまたは結果あるいはその両方を記憶
する１組の局所８バイト幅浮動小数点レジスタ３０１を
使用する。内部バス３０２は、それらのソースから機構
３１０と３５０にオペランドを送り、これらの機構から
宛先、すなわちレジスタ３０１または線１１３に結果を
送る。レジスタ３０３と３０４は線１１３上のデータを
保持する。一部のコブロセッサ命令は、演算を全く実行
せず、主記憶装置とレジスタ３０１の間で数を転送する
だけである。
指数機構３１０は、線３１１を介してバス３０２から第
１オペランドの指数フィールドを受け取る。セレクタま
たはマルチブレクサ３１２は、このフィールドのビット
をＦＢＥＸＰレジスタ３１３にゲートする。乗算の例で
は、レジスタ３１３が、乗数のバイアス指数フィールド
ＯＰ１＋ＢＩＡＳを受け取る。線３１４は，第２オペラ
ンド（この例では、被乗数）のバイアス指数フィールド
ＯＰ２＋Ｂ　ＩＡＳをＦＡＥＸＰレジスタ３１６に記憶
するためセレクタ３１５に移送する。セレクタ３１２と
３１５は、コブロセッサ１３０のセレクタすべてと同様
に、第１図の制御装置１５０から発するマイクロコード
・ワードのビットによって制御される。図をわかりやす
くするため、これらの線は第３図には一般に示されてい
ない。レジスタ３１３と３１６は、コブロセッサの他の
すべてのレジスタと同様に、通常のマスタ／スレーブ・
レジスタであり、それらのレジスタは、あらゆるマイク
ロコード・サイクルで２位相クロック信号（図示せず）
を使用する。第１位相中、出力線は、レジスタの内容で
ラッチされたままであるが、入力線は新しいデータをレ
ジスタに受け取る。第２位相の始めに、入力線上のデー
タがラ・７チされる。
第２位相の終りに、ラッチされた入力データが出力線に
現れる。
指数加算器３１７は、オペランドの指数フィールドを組
み合わせて線３１８上に結果を生成するための通常の２
の補数桁上げ伝播加算器である。
加算器は乗算命令では２つの入力を加算するが、除算で
はそれらを減算する。加算が行なわれるのは、線３１９
が線１５１のＭ／Ｄビットの制御下でセレクタ３２１を
介してゲートされるときである。レジスタ３１６はまた
線３２１上に反転出力を生成する。減算が行なわれるの
は、セレクタ３２１がこうした１の補数線をゲートシ、
低位桁上げビットＣｉｎがＭ／Ｄビットによって活動化
されるときである。結果３１８は、セレクタ３１５を介
してレジスタ３１６にロードされる。通常のオーバフ口
ー／アンダフロー検出Ｗ３２２も、その結果を受け取り
、条件線１５３上に第１図の制御装置１５０に影響を及
ぼす信号を生成する。線３１９はまた、局所オペランド
・レジスタまたは主記憶装置に転送するため、レジスタ
３１６の内容を内部バス３０２に搬送する。セレクタ３
２２は、正規化／丸み機構から、通常のようにして結果
指数を正規化する出力３２３を受け取ることができる。
（好ましい正規化／丸み機構は、米国特許出願第３３９
３４８号に示されている。）セレクタ３２２はまた、バ
イアス調節論理回路３２４による変形の後、線３２５を
介してレジスタ３１３の内容をゲートすることができる
。
バイアス調節論理回路３２４は、２つの固定バイアス量
（１０進１２７または１０２３）の１つを線３２６上の
レジスタ３１３の内容と加算または減算を行なう。バイ
アス量は、ＳＺＤ線１５１によって搬送されるオペラン
ドの精度に依存する。
論理回路３２４は、Ｍ／Ｄ制御線１５１で指定されるよ
うに、除算ではバイアスを加え、乗算ではそれを差し引
く。すなわち、乗算では、指数機構３１０は、単一サイ
クルテ、演算（ＯＰＩＥＸＰ＋Ｂ　ＩＡＳ）＋　（ＯＰ
２ＥＸＰ＋Ｂ　ＩＡＳ）−ＢＩＡＳ→（ＲＥＳＥＸＰ＋
Ｂ　ＩＡＳ）を実行する。
除算では、機構３１０は、単一マイクロワード・サイク
ルで線３１８上に（ＯＰ　Ｉ　ＥＸＰ＋Ｂ　Ｉ　ＡＳ）
−　（ＯＰ２ＥＸＰ＋ＢＩＡＳ）＋ＢＩＡＳ→（ＲＥＳ
ＥＸＰ＋Ｂ　ＩＡＳ）を生成する。減算は、上記のよう
に、桁上げビットとの１の補数加算により実施される。
論理回路３２４は、通常の桁上げ伝播または他の力０算
回路でもよい。しかし、この実施例の特定のバイアス量
の特性によっては、かなり簡単でより迅速な回路が使用
できる。論理回路３２４の目的は、指数機構が上記の式
の全体結果を生成するようにレジスタ１３に記憶された
量（○ＰＩＥＸＰ＋ＢＩＡＳ）を修正することである。
下記の表は、バイアス調節論理回路で演算を行なうこと
なく、これが４つの組合せ論理機能によってどのように
実施できるかを示す。線３２６上の上位３ビットの２つ
の３人力機能は、倍精度の乗算及び除算に使用され、こ
れらの線上の上位６ビットの２つの６人力機能は単精度
を扱う。記号″Ｘ″は、どうでもよいビットを示す。記
号“１−″は、入力の組合せが不可能であることを示す
。ｆｆｉｃ　ｉ　ｎは、加算器３１７への通常の低位桁
上げビットである。
２の補数演算では、Ａ−Ｂ＝＝Ａ＋ｎｏ　ｔ　（Ｂ）＋
１であることに注意されたい。
倍精度演算では、有効な指数の範囲は、１１ビットの２
進数を必要とする。しかし、機構１３０は、指数用に１
３ビット・オペランドを使用する。高位ビットＢｉｔ（
０）はアンダフロー・ビットである。すなわち、結果が
Ｂｉｔ（０）＝１のときは、結果が負であることを示す
が、指数は正の和のみを生成するようにバイアスされる
ので、結果は実際には１１ビット数として表すには小さ
すぎる。次の高位ビッ｝Ｂｉｔ（１）はオーバフロー・
ビットである。結果がＢｉｔ（０：１）＝０１をもつと
き、その結果は１１ビット量として表すには大きすぎる
。第３の高位ビッ｝Ｂｉｔ（２）は、１１ビットの結果
の実際の高位ビットである。これら３つのビットのある
種の組合せは論理的に不可能なことに注意されたい。単
精度演算では、有効な指数の範囲は、８ビット数を必要
とする。指数機構１３０はこれらにも１３ビッ｛・を使
用する。
高位ビットは依然としてアンダフロー・ビットであるが
、オーバフロー・ビットはこのときＢｉｔ（４）である
。実際の結果の高位ビットはこのときＢｉｔ（５）であ
る。
倍精度オペランド 里夏方捉式：　（ＲＥＳＥＸＰ＋ＢＩＡＳ）＝　（ＯＰ
ＩＥＸＰ＋ＢＩＡＳ）　＋（ＯＰ２ＥＸＰ＋ＢＩＡＳ）
　−　８’０００１１１１１１１１１１’＝　（ＯＰＩ
ＥＸＰ＋ＢＩＡＳ）　＋　（ＯＰ２ＥＸＰ＋ＢＩＡＳ）
　−　Ｂ’００１００００００００００’＋Ｂ’ＯＯ＝
（ＯＰＩＥＸＰ＋ＢＩＡＳ）　”　（ＯＰ２ＥＸＰ＋Ｂ
ＩＡＳ）　−　Ｂ’ＯＯｉ００００００００００’十〇
ｉｎ途ア方程式：　（ＲＥＳＥＸＰ＋ＢＩＡＳ）＝　（
ＯＰＩＥＸＰ＋ＢＩＡＳ）　−　（ＯＰ２ＥＸＰ＋ＢＩ
ＡＳ）　十Ｂ’ＯＯ０１１１１１１１１１１゛ ＝　（ＯＰＩＥＸＰ＋ＢＩＡＳ）　　＋　（ｎｏｔ（Ｏ
Ｐ２ＥＸＰ＋ＢＩＡＳ）＋Ｃｉｎ）　　十　Ｂ’０００
１１１１１１１１＝（ＯＰＩＥＸＰ＋ＢＩＡＳ）　”　
（ｎｏｔ（ＯＰ２ＥχＰ＋ＢＩＡＳ）＋Ｃｉｎ）　÷Ｂ
’ＯＯ１００００００００００’−　８’００００００
００００００１′＝　（ＯＰＩＥＸＰ＋ＢＴＡＳ）　　
＋　（ｎｏｔ（ＯＰ２ＥＸＰ＋ＢＩＡＳ）＋Ｃｉｎ）　
　＋　Ｂ’ＯＯ１００００００００ＱＯ’−　Ｃｉｎ ＝　（ＯＰＩＥＸＰ＋ＢＩＡＳ）　　＋　ｎｏｔ（ＯＰ
２ＥＸＰ＋ＢＩＡＳ）　　十　　　　　　　　Ｂ’００
１００００００００Ｕ方稈式：　（ＲＥＳＥＸＰ＋ＢＩ
ＡＳ）＝　　（ＯＰＩＥＸＰ＋ＢＩＡＳ）　　＋　（Ｏ
Ｐ２ＥχＰ＋ＢＩＡＳ）　　−　　Ｂ’００００００１
１１１１１１＝　（ＯＰＩＥＸＰ＋ＢＩＡＳ）　＋（Ｏ
Ｐ２ＥＸＰ＋ＢＩＡＳ）　−　Ｂ’０００００１０００
００００’＋Ｂ’ＯＯ００００００００００１　’ ＝　（ＯＰＩＥＸＰ＋ＢＩＡＳ）　＋（ＯＰ２ＥＸＰ＋
ＢＩＡＳ）　−　Ｂ’ＯＯＯＯＯ１０００００００゜＋
　Ｃｉｎ検算方程式：　（ＲＥＳＥＸＰ＋ＢＩＡＳ）＝
　（ＯＰＩＥＸＰ＋ＢＩＡＳ）　−　（Ｐ０２ＥＸＰ＋
ＢＩＡＳ）÷Ｂ’００００００１１１１１１１＝（ＯＰ
ＩＥＸＰ”ＢＩＡＳ）　＋（ｎｏｔ（ＯＰ２ＥＸＰ＋Ｂ
ＩＡＳ）＋Ｃｉｎ）　十Ｂ’ＯＯＯＯ００１１１１１】
１′ ＝（ＯＰＩＥＸＰ＋ＢＩＡＳ）　”　（ｎｏｔ（ＯＰ２
ＥＸＰ＋ＢＩＡＳ）＋Ｃｉｎ）　＋Ｂ’ＯＯＯＯＯ１０
００００００’−　Ｂ’ＯＯ００００００００００１’
＝（ＯＰＩＥＸＰ＋ＢＴＡＳ）　＋（ｎｏｔ（ＯＰ２Ｅ
ＸＰ＋ＢＩＡＳ）＜ｉｎ）　＋Ｂ’ＯＯＯＯＯ１０００
００００’−　Ｃｉｎ ＝（ＯＰＩＥＸＰ＋ＢＩＡＳ）　＋ｎｏｔ（ＯＰ２ＥＸ
Ｐ＋ＢＩＡＳ）　　　　　＋Ｂ’０００００１００００
０上記の関数は、読取り専用メモリ・アレイ、プログラ
ム式論理アレイまたは、高位６ビット用の入力とと乗算
除算及び単／倍精度用のセレクタ線と高位６ビット用の
出力をもつ他の通常の手段により容易に実現できる。
小数部機構３５０は、現命令によって選択された演算に
応じて浮動小数点数演算の仮数または小数部を操作する
。この機構は本発明の一部ではなく、任意の好都合な方
式で機能できる。機構３５０の構成要素については、例
として乗算を使用して説明する。機構３５０は、各マイ
クロコード・サイクル中に乗数の４ビットを再試行する
記録アルゴリズムを利用する。
ＦＢＦＲＡＣレジスタ３５１は、乗算の中間部分積と最
終積を保持する。マイクロコード制御線は４つの入力の
１つをセレクタ３５２を介してレジスタ３５１にゲート
する。線３５３は各クロツク・サイクルの終りに部分積
を搬送する。
線３５４はバス３０２から直接に被乗数オペランドを受
け取ることができる。線３５５は、最終の丸めて正規化
した積を受け取る。最後に、セレクタがオフになって、
すべてゼロの入力がレジスタに到達することができる。
レジスタ出力線３５６はこの結果をバス３０２に戻し、
また部分積を小数部加算器３５７の１人力に送る。シフ
タ３５８は加算器の出力ビットを線３５３に接続して、
左への４ビット・シフトを実施する。シック３５８は、
単に４つのビット位置の配線接続の変位とすることが好
ましい。
ＦＡＦＲＡＣレジスタ３６１は、マイクロコード・ワー
ドがセレクタ３６３を活動化するときに線３６２を介し
てバス３０２からロードされる被乗数オペランドを保持
する。このレジスタの出力は、常に倍数生成機構３８４
に送られる。生成機構３６４は、レジスタ３６１の内容
の４つの倍数を同時に生成する、通常の組合せ回路であ
る。これらの倍数は、−４、−２、０，　＋２、及び＋
４であり、加算器３５７の他の入力ヘ線３６７を介して
転送するため、セレクタ３６５の出力端で得られる。こ
れらの倍数はまた、小数部加算器の第３人力に線３６８
を介して転送するため、他のセレクタ３６６でも２ビッ
ト左にシフトされて（すなわち、−１６、−４、０、＋
４、及び＋１６）得られる。
ＦＣＦＲＡＣレジスタ３７１は、線３７３から、最終的
にはバス３０２からセレクタ３７２を介してゲートされ
る乗数オペランドを保持する。このレジスタの出力は、
線３７４を介して、桁合せ機構３７５と通信する。桁合
せ機構３７５は、各マイクロコード・サイクルの後に乗
数を４ビット右にシフトして、線３７６上の７フトされ
た乗数をセレクタ３７２を介してレジスタ３７１にゲー
トする。（論理ゲートはここではシフトを実施するため
に使用される。というのは、それらのゲートは、他の演
算に必要だからである。）線３７６はまた検出器３７７
にも接続している。検出器３７７は、ゼロの大きなグル
ープの存在を検出し、線１５３を活動化して、位置合せ
機構３７５に次のサイクルでグループ全体をシフトさせ
る。
再コード化論理回路３７８はレジスタ３７１の低位３ビ
ットに接続し、セレクタ３６５を制御して生成機措から
どの非シフト倍数が加算器３５７に送られるかを決定す
るための２ビット出力を生成する。同じ再コード化論理
回路３７９が、レジスタ３７１の第３、第４、及び第５
の低位ビットに接続し、生成機構からどのシフト済み倍
数が加算器３５７に送られるかを決定するための２ビッ
ト出力を生成する。図で示すと、これらの再コード化論
理回路は、シーケンサ３８０の最初の２サイクル中に（
Ｘで表される）乗数の次のビットを見る。
ＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸＡＡ Ａ，Ａ．　　　　　　サイクル１、　ｔレクタ３６５サ
イクル１、　セレクク３６６ サイクル２、　ｔレクタ３６５ ｉイクル２、　ｔレクタ３６６ 両方の再コード化論理回路は同一であり、きわめて小さ
い読取り専用記憶機構または論理アレイの形にすること
ができる。２ビット左にシフトしてセレクタ３６６に入
るため、線３θ８上の倍数は線３６７上の対応する倍数
の４倍である。再コード化論理回路のマッピングは以下
の通りである。
この再コード化は、それ自体、乗数の最下位ビットが１
である場合、すなわち、乗数が奇数である場合を規定し
ていない。この場合、被乗数は最初に線３５４を介して
レジスタ３５１にゲートされ、同時に、線３７３を介し
てレジスタ３７１にゲートされる。これは、１と被乗数
の初期部分積を生成する。偶数の被乗数では、レジスタ
３７２が最初に被乗数をロードして、初期部分積がゼロ
となるとき、セレクタ３５２がオフになる。
各クロック・サイクル中に、各再コード化論理回路は乗
数の３ビットを見、両方の論理回路が、５つの乗数ビッ
トを一緒に見て、部分積を４つの乗数ビットで表される
量だけ増分させる。後続サイクルで調査される低位ビッ
トは、前のサイクルからの高位ビットと同じである。
小数部加算器３５７は、同時に３つのオペランドを加算
して単一出力を生成し、次にこの出力が左にシフトされ
て、線３５３を介して部分積レジスタ３５１に戻される
。これはすべて単一クロック・サイクルで行なわれる。
これを実施するために、加算器３５７は、３つの入力（
線３５７、３６７、３６８）を受け取り、２つの中間出
力を生成する、通常の桁上げセーブ加算器（図示せず）
を含んでいる。通常の桁上げ伝播加算器（図示せず）が
、この２つの中間出力を組み合わせて最終結果にし、そ
れが左に４桁シフトされて線３５３上に現れる。
以下に、完全な乗算を実行するための演算シーケンスを
示す。
制御ワードの取出し バス３０２→ＦＣＦＲＡＣレジスタ（乗数小数部） バス３０２→ＦＡＦＲＡＣレジスタ（被乗数小数部） ＦＡＦＲＡＣ　［５　１］　＝Ｏの場合、０→ＦＢＦＲ
ＡＣレジスタ（低ビットを検査する） ＦＡＦＲＡＣ　［５　１］　＝　１の場合、ＯＰ２→Ｆ
ＢＦＲＡＣレジスタ バス３０２→ＦＢＥＸＰレジスタ→ＢＩＡＳＡＤＪ論理 Ｍ／Ｄビット−ＳＥＬ３２１、Ｃｉｎ（バイアスの減算
） バス３０２→ＦＡＥＸＰレジスタ 演　シーケンサ・サイクル＃１ないし＃Ｎサイクルが＃
１である場合、 ＢＩＡＳＡＤＪ論理→ＥＸＰＡＤＤＥＲ左入力 ＦＡＥＸＰレジスタ→ＥＸＰＡＤＤＥＲ右入力 Ｍ／Ｄビット→ＳＥＬ３２１　（指数の加’Ｘ）Ｍ／Ｄ
ビット＋ＥＸＰＡＤＤＥＲ　　Ｃｉｎ（加算；バイアス
調整） ＥＸＰＡＤＤＥＲ和→ＯＶＥＲＵＮＤＥＲＦＬＯＷ検出
器 ＥＸＰＡＤＤＥＲ和→ＦＡＥＸＰレジスタＦＢＦＲＡＣ
レジスタ→ＦＲＡＣＡＤＤＥＲＦＣＦＲＡＣ　［０−２
コ→ＲＥＣＯＤＥＩ論理→Ｍ　Ｓ　Ｅ　Ｌ　３　７　８
ゲート ＦＣＦＲＡＣ　［２−４］→ＲＥＣＯＤＥＲ２論理→Ｍ
ＳＥＬ３７９ゲート ＦＢＦＲＡＣ＋ＭＧＥＮ論理→ＦＲＡＣＡＤＤＥＲ　［
ＭＳＥＬ３７８コ ＦＢＦＲＡＣ−＋ＭＧＥＮ論理→ＦＲＡＣＡＤＤＥＲ　
［ＭＳＥＬ３７９］ ＦＲＡＣＡＤＤＥＲ和→ＳＨＩＦＴ４Ｌ→ＦＢＦＲＡＣ
レジスタ ＺＥＲＯＴＥＳＴの場合、 ＡＬ　Ｉ　ＧＨＥＲ＝Ｎに設定 ＺＥＲＯＴＥＳＴでない場合 ＡＬ　Ｉ　ＧＮＥＲ＝４に設定 ＦＣＦＲＡＣレジスタ→ＡＬ　Ｉ　ＧＮＥＲ→ＦＣＦＲ
ＡＣレジスタ サイクルが＃Ｎの場合、 ＦＢＦＲＡＣレジスタ→ＮＯＲＭ／ＲＯＵＮＤ論理 ＮＯＲＭ／ＲＯＵＮＤ論理→ＥＸＰＡＤＤＥＲ（正規化
） ＦＡＥＸＰレジスタ→ＥＸＰＡＤＤＥＲＥＸＰＡＤＤＥ
Ｒ和→ＦＡＥＸＰレジスタ制御ワードの記憶 ＦＡＦＲＡＣ→バス３０２ ＦＡＥＸＰ→バス３０２ まず、制御装置１５０からの１つまたは複数の従来のＦ
ＥＴＣＨ制御ワードが、バス３０２を介して主記憶装置
またはＦＰレジスタからオペランドを得る。次に、ＯＰ
ＥＲＡＴＩＯＮ制御ワードが乗算に適した時点でシーケ
ンサ３８０を起動させる。次にシーケンサ３８０が複数
の演算サイクルを実行する。乗算では、各演算サイクル
で乗算の４ビットを処理するので、単精度乗算では６サ
イクルを必要とするが、倍精度乗算では１３サイクルを
必要とする。（連続するゼロの大きなグループは桁合せ
機構３７５により単一サイクルでスキップすることが好
ましい。その詳細は本発明によって重要ではない。）指
数和は最初の命令演算サイクル中に完了するので、指数
例外の早期検出及び小さい乗数の早期終了が可能なこと
を特に注意されたい。シーケンサ３８０の機能に関する
他の詳細は、オーバラップ式実行に関する上記のビーコ
ム他の特許出願に出ている。
Ｅ．発明の効果 上述のごとく本発明によれば指数表示を用いることによ
ってバイアス指数浮動少数点数演算を効率よく実行する
ことを可能とした。
【図面の簡単な説明】
第１図は、本発明の環境として使用されるデータ処理シ
ステムの高レベル構成図である。 第２図は、従来技術による浮動小数点乗数／除数指数サ
ブユニットを示す簡略化した構成図である。 第３図は、本発明による完全な浮動小数点コブロセッサ
の構成図である。 １００・・・・データ処理システム、１１０・・・・プ
ロセッサ・バス、１２０・・・・主プロセッサ、１３０
・・・・浮動小数点コブロセッサ、１４０・・・・主記
憶装置、１５０，．．マイクロコード制ｃｆＢ装置、１
６０・・・・クロツク、３００・・・・転送機構、３０
１、３０３、３０４・・・・レジスタ、３１０・・・・
指数機構、３１２、３１５・・・・マルチブレクサ（セ
レクタ）、３６０・・・・小数部機構、３８０・・・・
シーケンサ。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーシａン 代理人　　弁理士　　頓　　宮　　孝 （外１名） 纂１図 Ｍ２図

Claims (1)

    【特許請求の範囲】
  1. （１）それぞれ小数部部分と指数部分を有する第１及び
    第２オペランドについて乗算及び除算を実行し、各オペ
    ランドの前記指数部分がバイアス・オフセットを有する
    浮動小数点数演算装置において、前記演算の１つを選択
    する乗算または除算信号生成手段、 前記小数部部分について前記乗算及び除算を実行して、
    結果の小数部部分を生成する小数部機構、前記第１オペ
    ランドの指数部分を保持する第１指数レジスタ、 前記第２オペランドの指数部分を保持する第２指数レジ
    スタ、 前記第２指数レジスタに結合され、前記乗算または除算
    信号に応答して、前記第２オペランド中の前記バイアス
    ・オフセットを選択的に除去し含有して、調節済みオペ
    ランド指数を生成するためのバイアス調節手段、 前記バイアス調節手段及び第１レジスタに結合され、前
    記乗算または除算信号に応答して前記調節済みオペラン
    ドを選択的に加算及び減算して、前記第１及び第２オペ
    ランドの指数部分と同じバイアス・オフセットを有する
    結果指数を生成する指数加算器、及び 前記結果指数を記憶する手段 を含む浮動少数点数演算処理装置。
JP2087638A 1989-04-17 1990-04-03 浮動小数点数演算処理装置 Expired - Lifetime JPH07104778B2 (ja)

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