JPS6347827A - 妥当性応答発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は、命令発行部から浮動小数点演算機構に出さ
れる浮動小数点演算命令に対する、浮動小数点演算機構
の妥当性応答を促進するための装置および方法に関する
ものである。

Ｂ、従来技術およびその問題点 浮動小数点演算は、少なくとも１８Ｍシステム／３６０
の登場以来、計算機システムの高精度付属機構として実
現されてきた。浮動小数点演算な実行できる能力をもつ
計算手段は、たとえば１９６０年９月３日付けの米国特
許第３４００３７１号に記載されている１８Ｍシステム
／３７０中に見られる。

浮動小数点は、主に科学計算で、桁数が異なる数を組み
合わせるとき使用される。第６図に浮動小数点数の２進
表示を示す。この２進表示はＢＯないしＢ３１の３２ビ
ット、またはＢＯないしＢＯ３の６４ビツトを含み、前
者は短精度演算に使用され後者は良精度演算に使用され
る。短精度演算でも良精度演算でも第１ビツトＢＯは表
わされる数の代数符号を表わす。すなわち、ビットＢＯ
が０のとき符号は正とみなされ、１のときは負である。

次の７ビツトＢ１ないしＢ７はその数の指数部を表わす
。なお、指数部は２のべき指数を示す。短精度演算の場
合、ビットＢ８ないしＢ３１は少数部の大きさの２進表
示であり、範囲（１゜０］内の値をとる。良精度演算で
は、少数部は上記と同じ範囲に含まれるが、もう３２ビ
ット分高い精度で表わされる。浮動小数点表示で表わさ
れる数は、２のｎ（ただしｎは指数部によって示される
指数）乗と小数部の積である。

浮動小数点数は、普通第７図に示すような１６進数の形
で表わされる。第７図の１６進数で、最初の２つの１６
進数字ＨＯとＨｌは、第６図に示した２進数の最初の８
個の２進数字ＢＯないしＢ７に対応する。第６図の短精
度演算用２進小数部ＢＳないしＢ３１は、第７図の表現
ではＨ２ないしＨｌで表わされる。同様に、良精度演算
用小数部は、１６進表示では数字Ｈ２ないしＨｌ５で表
わされる。

当業者なら理解できることであるが、浮動小数点「演算
」とは、浮動小数点演算「命令」によって呼び出される
特定の演算シーケンスのことである。典型的な場合、Ｉ
　、Ｂ　Ｍシステム／３７０では、浮動小数点演算命令
は第３図に示す形をとり、オペレーション・フィールド
１個とオペランド・フィールド２個（ＦＡとＦＢ）を含
む。１８Ｍシステム／３７０は、浮動小数点レジスタＦ
ＡとＦＢに含まれる１対のオペランドに対して、ＯＰフ
ィールドで指示される演算を実行し、結果を浮動小数点
レジスタＦＡに戻す。

１８Ｍシステム／３７０における通常の浮動小数点演算
命令には、「加算クラス」命令、乗算命令、除算命令、
および比較や開平などその他の特殊命令がある。「加算
クラス」命令には、正規化されたまたは正規化されてい
ない良精度および短精度の加算と減算が含まれる。

正規化加算クラス命令の演算シーケンスは、少なくとも
３つのステップからなる。第１ステツプでは、演算を施
される２個のオペランドの指数部が、比較される。それ
に関して、演算が実行される２個のオペランドの小数部
が、オペランドを比較することにより位置合せされる。

指数部が小さな方のオペランドの小数部が、２つのオペ
ランドの指数部を等しくするのに必要な１６進数字の数
だけ右にシフトされる。次に加算クラス演算が実行され
、レジスタＦＢ内にあるオペランドの小数部がレジスタ
ＦＡ内にあるオペランドの小数部に加えられ、または後
者から差し引かれる。最後に、得られた数の小数部が検
査される。その最上位の数字が０の場合、最上位の数字
がＯでなくなるまで小数部が左にシフトされる。同時に
、小数部の最上位のゼロでない数字を最上位の桁に入れ
るためにシフトしなければならない桁数に対応する量だ
け、指数部が減らされる。非正規化加算クラス演算では
、第３のステップである正規化が省略される。

浮動小数点乗算および除算では、演算シーケンスは、下
記のステップからなる。まず事前正規化ステップで、両
方のオペランドが加算クラス演算について上段で説明し
たのと同じやり方で正規化される。次に、両方のオペラ
ンドの指数部が加算または減算され、必要な演算が乗算
であるがそれとも除算かに応じて小数部が組み合わされ
る。最後に、得られた小数部の最上位の数字が０の場合
、加算クラスの正規化について上段で説明したのと同じ
やり方で事後正規化が行なわれる。

Ｃ１問題点を解決するための手段 本発明はこの問題を解決せんとするものである。

この問題を解決するため、浮動小数点演算装置が浮動小
数点算術命令に応答して一対のオペランドに対して遂行
する浮動小数点算術演算について妥当性応答を発生する
本発明の妥当性応答発生装置は、（ａ）　　浮動小数点
算術命令の完了前に該浮動小数点算術命令のオペランド
を組み合わせて暫定的な指数部を生成し該暫定的な指数
部が所定の値の範囲に人っているかどうかを判断する第
１の手段と、（ｂ）　　オペランドの指数部および小数
部から、浮動小数点算術命令が非ゼロの結果を生ずる有
効加算命令であるのかまたは有効減算命令であるのかを
判断する第２の手段と、（ｃ）　　これらの第１の手段
および第２の手段に応答して、（イ）浮動小数点算術命
令が乗算クラスの命令でありかつ上記暫定的な指数部が
上記所定の値の範囲に人っている場合、又は、（ロ）浮
動小数点算術命令が有効加算命令であり上記暫定的な指
数部が上記所定の値の範囲に入っておりかつ該浮動小数
点算術命令がその実行により非ゼロの結果を生ずるもの
である場合に、上記浮動小数点算術命令の完了前に妥当
性応答を発行する第３の手段と、を有することを特徴と
する。

本発明の作用は以下の実施例と共に説明する。

Ｄ、実施例 はじめに本実施例を概説する。

本実施例に基づく装置は、妥当性応答に応じて条件的に
分岐し割込み可能であるような命令シーケンス中におい
て命令発行部から供給される浮動小数点算術命令に応答
して浮動小数点演算装置が一対のオペランドに対して遂
行する浮動小数点算術演算について早期妥当性応答を発
生する。

妥当性応答の発生をその妥当性応答と関連する浮動小数
点算術命令の実行完了前に時期を早めて行なわせること
で、命令発行部の命令発行速度が増大することができる
。

この早期妥当性応答は現在実行中の浮動小数点算術演算
のオペランドに含まれる指数、符合および小数部から導
出される。この早期妥当性応答はその命令の実行前また
は実行中に作られる。また、本実施例によれば、早期妥
当性応答を付勢する一定の加算クラスの浮動小数点算術
命令の完了前に条件コードを設定する能力が提供される
。さらに、一定の加算および減算命令についての早期妥
当性応答と同期して早期割込み要求も供給される。浮動
小数点比較演算は、本質的には減算であり、通常は適応
浮動小数点減算によって実行される。同様に開平演算は
、浮動小数点環境では、通常、修正除算シーケンスによ
って行なわれる。

浮動小数点演算は１６進指数部で表わすのが常会手段で
あり、以下の本発明の説明でもそれに従うことにする。

したがって、正規化の間に小数部の最上位の１６進数字
、すなわちＨ２が検査される。この小数部の数字Ｈ２が
Ｏの場合、Ｈ２がＯでなくなるまで、その右側にある少
数の１６進数字が左にシフトされる。また、１６進表示
では指数部は１６のべき乗を表わす。したがって、浮動
小数点は、１６のｍ来（ただしｍは指数部の大きさ）と
小数部との積であるまた、指数部は、０から１２７まで
の値をとる。正の整数として表わされる。実際にはこれ
は−６４から＋６３までの範囲の指数部の値をコード化
表示したものである。

すなわち指数部フィールドの値がら６４を引くと、実際
の指数部の値が得られる。通常の言い方では、数６４（
１６進表示で４０）は、「バイアス」量と呼ばれる。

浮動小数点演算の結果は、浮動小数点演算命令を含む命
令シーケンスの決定条件を確立する際に重要である。１
８Ｍシステム／３７ｏでは、これらの決定条件は、プロ
グラム状況ワード（ＰＳＷ）の隣接する２つのビット（
「条件コード（ＣＣ）Ｊと総称される）で表わされる。

条件コードは、００．０１．１０の少なくとも３つの状
態をとり、浮動小数点演算の結果によって影響を受ける
。浮動小数点演算が完了すると、結果がゼロの場合は０
０に、結果が負（くｏ）の場合はｏｌに、また結果が正
（〉Ｏ）の場合はｏｌにセットされる。

周知の通り、条件コードは加算クラス演算および比較演
算の結果によってセットされ、通常は分岐命令の目的命
令を決定するのに使われる。

１８Ｍシステム／３７０で浮動小数点演算を実行すると
、オベレーテインク・システム監視プログラムに対する
割込み要求が生成されることもあり得る。周知の通り、
割込み命令は、条件コードによって示される条件以外の
条件の発生を示す。

一般に割込み要求が出ると、プログラムの実行が中断さ
れる。浮動小数点環境では、いくつかの例外のうちの一
つが発生するとき、割込み要求が生成される。例外とは
、指数部あふれ、指数下位桁あふれ、ゼロによる除算、
負の数の開平、および有効数字例外である。

指数部あふれ例外が発生するのは、結果の最終的指数部
が１２７を越え、かつ結果の小数部がゼロでないときで
ある。通常、指数部あふれは、小数部の最上位の桁の繰
上げを必要とする加算クラス演算から生じ、小数部を右
にシフトし指数部を１だけ増やすことによって調整され
る。乗算または除算では、指数部の計算中に指数部あふ
れが発生する。

指数下位桁あふれ例外が発生するのは、結果の最終的指
数部が負の値となるときで、たとえば加算クラス演算の
正規化や乗算または除算の事後正規化の際に発生する。

指数下位桁あふれは、乗算または除算中の指数部の計算
からも発生する。事前正規化の際の指数下位桁あふれの
場合は、割込み要求が発生しないことに留意されたい。

分母が０のときの除算や負の数の開平を試行したときに
も例外が発生する。

有効数字例外は、プログラム状況ワード（ＰＳＷ）中の
有効数字例外マスク（Ｓ　Ｍ　’）と呼ばれるビットの
状態に応じて発生する。このビットが１であり、加算ク
ラス演算の結果の小数部がＯである場合、割込み要求が
発生する。しかし、ＳＭ値がＯで、加算クラス演算の結
果の小数部が０の場合は、割込みは起こらない。

ＩＢＭシステム／３７０など浮動小数点演算能力を含む
計算機のオペレーションの際には、浮動小数点演算は直
列化される。これは、プログラム割込みと条件コードの
更新を命令ストリームの実行と精密に同期させなければ
ならないという要件によるものである。かかる同期が必
要なのは、命令シーケンスの形と連続性が、条件コード
と割込みレジスタによって決定されるためである。シス
テム／３７０を作り上げている大部分のアーキテクチャ
では、命令ストリームを条件コードの更新および割込み
要求と同期させるために、現在実行中の浮動小数点演算
が完了するまで命令の発行を抑制しており、それによっ
て、演算の結果から生じる条件コードの更新または割込
み要求を使って、命令シーケンスが分岐されるかそれと
も中断されるかが決定できるようになっている。これら
のシステムでは、命令を出す際に、条件コードと割込み
要求信号の現在の状態が考慮されるのは、浮動小数点演
算の実行が完了したと確認できるときだけである。この
完了は、大抵は、浮動小数点演算の完了に応じて出る妥
当性応答信号によって示される。この信号が出されて演
算の完了を示すとき、条件コードと割込み要求の現在の
状態が妥当であると見なされる。

妥当性応答を供給するため浮動小数点演算の結果を待た
なければならないという要件があるので、バイブライン
式処理法または並列処理法を用いた浮動小数点演算機構
の効率が低下する場合がある。

これらの最新式演算装置では、複数の浮動小数点演算処
理が同時に実行できるのであるが、浮動小数点演算の結
果を待って浮動小数点演算命令が直列化される場合、現
在実行中の命令が完了した後でしか浮動小数点演算命令
が開始できず、したがって並列処理の利益がなくなるた
め、バイブライン式浮動小数点演算機構の効率が低下す
る。

本実施例に基づく早期妥当性応答発生装置は、浮動小数
点算術命令（以下、単に「浮動小数点命令」ともいう）
のオペランド中の指数を数値的に組み合わせて暫定的な
指数部を得、出された命令の実行完了前にこの暫定指数
部を所定の閾値範囲と比較する、閾値回路を備えている
。オペランド対の指数部と小数部および出された命令の
命令フィールドによって条件つけられるテスト論理回路
が、加算クラス命令を識別し、識別された加算クラス命
令の実行によってゼロの結果が生成されるか、それとも
ゼロでない結果が生成するかを判定する。妥当性トリガ
論理回路は、閾値検査回路とテスト論理回路に応答して
命令が乗算命令であり暫定指数部が閾値範囲内にある場
合、または命令が加算クラス命令であり暫定指数部が閾
値範囲内にありかつその命令の実行によってゼロでない
結果が生成される場合、出された命令の実行完了前に早
期妥当性応答を出す。

本実施例はまた、浮動小数点演算命令を実行する浮動小
数点演算機構と、浮動小数点命令の完了時に浮動小数点
演算機構が生成する条件コードおよび割込み要求によっ
て決まる順序で浮動小数点命令を出す命令発行部との組
合せとしても表現できる。本実施例は、浮動小数点演算
機構による浮動小数点命令の実行と同期して出される浮
動小数点命令を順序づける、いくつかのバイブライン式
レジスタに関する。浮動小数点演算機構にアクセスして
、バイブライン式レジスタ中で順序づけされて出される
浮動小数点命令のオペランドまたは中間結果の一部分を
選択的に取り出すアクセス回路も含まれる。応答促進機
構がバイブラン式レジスタ内の順序つけされた命令なら
びにバイブライン式レジスタ内のある命令のオペランド
部分とその命令に対して得られた中間結果を受は取って
、浮動小数点演算機構が命令の実行を完了する前に、条
件コードと割込みコードが出された命令の正しい結果を
示すことを確認する妥当性応答を供給する。

本発明にもとづく方法の実施例は、出された浮動小数点
命令を浮動小数点演算機構が受は取ったとき、出された
命令のオペランド中の非正規化指数同志を組み合わせて
、出された命令の実行結果の指数部を近似する暫定指数
部を得るステップを含む。次に暫定指数部を第１の指数
閾値範囲と突き合わせてテストし、暫定指数部が第１の
指数閾値範囲に含まれる場合は、出された演算命令の実
行以前の起点時間に妥当性応答が供給される。この方法
はさらに、出された命令が乗算命令であるかまたはゼロ
でない結果を生成する有効加算命令である場合にだけ、
上記の組合せステップとテスト・ステップを実行するス
テップを含む、それ以外の場合は、浮動小数点演算機構
から暫定指数部が取り出され、それが第２の指数閾値範
囲と突き合わせてテストされ、暫定指数部が第２の指数
閾値範囲に含まれる場合は、起点時間より後の目的時間
に、ただし出された命令の実行以前に、妥当性応答が供
給される。

本発明にもとづく装置または方法を考える場合、当業者
でも、ある種の浮動小数点命令の結果がそれに関連する
浮動小数点演算の完了前に予測できるとは予想できない
かもしれない。しかし、本発明は、まず、浮動小数点乗
算命令の例外が指数部あふれまたは指数下位桁あふれの
みにもとづく故に、オペランドの指数同志を組み合わせ
、この組合せの結果を分析することによりこれらの例外
が命令実行前に予測できるという知見に基づいている。

この知見の重要性は、開運する命令が浮動小数点バイブ
ライン中で順序づけられている間に、乗算オペランドの
指数を分析する機会を与える、バイブライン式浮動小数
点アーキテクチャの場合に極めて顕著である。本発明は
、次に、浮動小数点バイブライン中の加算クラス浮動小
数点命令についても同じオペランド指数の分析が行なえ
、さらにかかる命令のオペランドの符号と小数部の検査
および分析にもとづいて、かかる命令の結果がゼロであ
るかそれともゼロでないかが予測できるという知見にも
基づく。それにより、ゼロを生成する結果に対して有効
数字例外および割込みが発生するかどうかを予測する機
会が得られ、かつゼロでない結果を生成する命令に対し
て早期妥当性応答を供給し条件コードを予測する機会が
得られる。

以下、図面を参照して本実施例を詳説する。

本発明の適用される環境を第４図に示す。第４図におい
て、浮動小数点演算機構（ＦＰＬＩ）１０は、命令発行
部から一連の浮動小数点（ＦＬＰＴ）オペランドと浮動
小数点（ＦＬＰＴ）命令を受は取る。命令発行部は、命
令処理機構（ＩＰＵ）１２、エミュレーション援助処理
機構（ＥＡＰ）１４、および記憶機構１６からなる。第
４図は、本発明を適用した特定の環境に関するものであ
ることに留意されたい。すなわち、本発明を実施するに
際し、命令処理部が必ずしも第４図の構造をとる必要は
ない。たとえば、１８Ｍシステム／３７０によって動作
する通常の計算機複合体で構成されるものでもよい。た
だし、第４図では、ＩＢＭシステム／３７０命令をマツ
ピンクし、命令処理機構１２を介して浮動小数点演算機
構１０に流れる目的命令ストリームにするために、エミ
ュレーション援助処理機構（ＥＡＰ）１４を使っている
。

エミュレーション援助処理機構１４のようなエミュレー
ション援助処理機構は、たとえば米国特許第４５８７６
１２号などに詳しく記載されている。

第４図において、記憶機構１６は、システム／３７０形
式の命令とそれに関連するオペランドからなるプログラ
ムを内蔵している。通常、記憶機構１６は、エミュレー
ション援助処理機構（ＥＡＰ）１４が信号経路上に供給
するアドレス信号によって記憶アクセスが可能となるよ
うに編成されている。これらのアドレス信号を受けて、
信号線１９と２０上に命令とオペランドが供給される。

システム／３７０形式の命令をエミュレーショ援助処理
機構１４が受は取り、通常の変換機構（ＣＯＮＶ）１５
がそれを浮動小数点演算機構が理解できる命令の形に翻
訳する。翻訳された命令は、信号線２１を介して命令処
理機構（ＩＰＵ）１２に供給される。命令処理機構１２
が受は取ったオペランドとそれに関連する命令は、それ
ぞれ浮動小数点（ＦＬＰＴ）オペランドおよび浮動小数
点（ＦＬＰＴ）命令として、データバス２３および２４
上に渡される。信号線２０と２１を介して命令処理機構
１２に供給されたオペランドおよび命令が、バス２３と
２４に供給される。エミュレーション援助処理機構１４
内のロッキング論理回路（ＬＯＧＩＣ）２６で生成され
るプロセッサ・バス・ロッキング制御信号（以下、単に
「ロッキング制御信号」ともいう。）により、バス２３
と２４をロックして新しい命令の供給を防止することが
できる。ロッキング制御信号は、信号線２７を介してバ
ス・ロック機構（ＬＯＣＫ）２９と３０に供給される。

このバス・ロック機構は、たとえばラッチで構成するこ
とができる。

以下の議論では、出される命令が、バス・ロック機構３
０にラッチされるものとする。ある種の命令では、命令
オペランドの一つをバス・ロック機構２９にも保持する
ことができる。ロッキング制御信号は、現在バス・ロッ
ク機構に保持されている命令を信号線２１上の次の命令
で置き換えて命令を出すようになっている。なお、ロッ
キング論理回路２６は、信号線２７上でロッキング制御
信号を生成または抑制することにより、命令を出すか否
かを決定する。

第４図のアーキテクチャの命令発行機能をシステム／３
７０環境で考える場合、エミュレーション援助処理機構
（ＥＡＰ）１４は、信号線２８上で浮動小数点演算機構
１０から妥当性応答を受は取るまで、ロッキング論理回
路（ＬＯＧＩＣ）２６を介して命令の発行を抑制する。

エミュレーション援助処理機構１４は、バス・ロック機
構（ＬＯＣＫ）３０に現在保持されている浮動小数点命
令の完了時に妥当性応答を受は取ると、条件コード信号
ｕ！８１と割込み要求信号線３２を検査して、条件コー
ドの現在の状態を判定し、かつバス・ロック機構３０中
で命令の実行が完了した結果、割込み要求が発生したか
どうか判定する。本発明を理解するには必ずしも必要で
はないが、条件コード信号線３１上の条件コード信号を
使って、現在のプログラム状況ワード（ｐｓｗ）中の条
件コード（ＣＣ）が変更されるかどうかが判定されるこ
とが理解できるはずである。割込み要求信号線３２上で
割込み要求を受は取ると、エミュレーション援助処理機
構１４中のルーチンが割込み分岐ハンドラ（ＢＲｔｏｌ
Ｈ）に分岐する。このハンドラは、通常はソフトウェア
・ルーチンで構成される。

したがって、システム／３７０環境中では、現在供給さ
れている実行すべき３７０命令が、割込みを起こす可能
性のあるタイプのもの、あるいはその演算に対する条件
コードが現在のプログラム状況ワード（ＰＳＷ）を更新
しなければならないものであることをエミュレーション
援助処理機構（ＥＡＰ）１４が検出した場合、バス２８
と２４をロックするための適当なロッキング制御信号を
供給して、命令処理機構（ＩＰＵ）１２が浮動小数点演
算機構（ＦＰＵ）１０またはパス２３と２４に接続され
たその他の機構にそれ以上命令を供給するのを防止する
。このロッキングは、条件コード信号線と割込要求信号
線が検査されたとき、妥当性応答を受は取るまで維持さ
れる。

従来のシステム／３７０環境では、命令が浮動小数点演
算機構１０に供給される速度は、下記の諸刃子によ１て
規定されている。

（１）現在パス・ロック機構（ＬＯＣＫ）３０内にある
命令が要求する動作を浮動小数点演算機構（ＦＰＵ）１
０が完了する速度。

（２）条件コードまたは割込み要求の変化が発生したか
否かを浮動小数点演算機構（ＦＰＬＩ）１０がエミュレ
ーション援助処理機構（ＥＡＰ）１４に通知する速度。

（３）エミュレーション援助処理機構１４がパス・ロッ
ク機構３０をアシロツクして、次の命令を渡す速度。

本発明は、ある種の浮動小数点演算の結果、条件コード
または割込み要求が変化するかどうかを演算の完了前に
事前決定することにより、第２の速度因子の改善をはか
るものである。この事前決定により、信号、ＳＩｉ！２
８上への妥当性応答の供給をパス・ロック機構３０内で
の動作完了前の時点に繰り上げることが可能となる。妥
当性応答の促進により、エミュレーション援助処理機構
（ＥＡＰ　）１４は通常より早く条件コード信号線と割
込み要求信号線をテストし、命令速度シーケンスのステ
ップ３を開始することができる。このため、浮動小数点
演算機構（ＦＰＵ）１０が前の命令の実行を完了する前
に、次の命令を出すことが可能になる。

ステップ２の改善によって得られる効果は、浮動小数点
演算機構１０にバイブライン機能を付与して同時に少な
くとも２個の命令を実行できるようにすると、さらに高
まる。

パイプライン式多重処理浮動小数点演算機構は当技術で
周知である。たとえば、１８Ｍシステム／３７０／９１
は、同時に浮動小数点加算、乗算および除算を実行する
能力をもつ浮動小数点演算機構を備えている。

第５図に浮動小数点演算機構（ＦＰＵ）１０の構造をさ
らに詳細に示した。浮動小数点演算機構（ＦＰＵ）１０
は、ＦＰＵ制御機構３２、記憶／指数処理機構３４、お
よびそれぞれ乗算、除算と開平演算、加算クラス演算を
含む浮動小数点小数部操作を実行するための演算実行機
構３８．４０．４２を含んでいる。ＦＰＵ制御機構３２
は、パス２４を介して浮動小数点命令とオペランド・ア
ドレスを受は取り、すべての機能単位の動作を調整し同
期させるための論理回路を含んでいる。記憶／指数処理
機構３４は、浮動小数点演算の施されるオペランド対を
記憶するための浮動小数点レジスタ（ＦＰ、Ｒ）を含ん
でいる。記憶／指数処理機構３４は、また指数演算、事
前正規化、および事後正規化を行なうための通常の回路
を含んでいる。

データ・インターフェース８６は、データ・パス２３を
介して浮動小数点演算機構（ＦＰＵ）１０と命令処理機
構（ＩＰＵ）１２の間でオペランドをステージングする
。パス２３上で受は取られたオペランドは、データ・イ
ンターフェース３６により、浮動小数点演算機構内にあ
る結果パス４３を介して記憶／指数処理機構３４にステ
ージングされる。記憶／指数処理機構３４に供給された
オペランドは、浮動小数点レジスタの、ＦＰＵ制御機構
３２によって信号線４５上に供給されるＦＰＲアドレス
が示す位置に記憶される。オペランドは、やはり浮動小
数点演算機構（ＦＰＵ）１０内にあるオペランド・パス
４４ｆ：介して、演算実行機構３８．４０．４２に供給
される。−組のオペランドが演算実行機構に渡されるの
と同時に、ＦＰＵ制御機構３２から適切な演算実行機構
に演算実行機構起動信号が供給される。オペランド対と
演算実行機構起動信号が渡されると、指定された演算実
行機構は、出された命令が要求するオペランド対の小数
部に対して演算を実行する。この小数部の演算の結果が
、結果パス４３を介して記憶／指数処理機構３４内の浮
動小数点レジスタに戻されて記憶される。結果オペラン
ドは、浮動小数点レジスタからオペランド・バスを介し
てデータ・インターフェース３６に転送され、データ・
インターフェース３６からパス２３を介して命令処理機
構（ＩＰＵ）１２に送り戻される。

本実施例によれば、浮動小数点レジスタから信号線４８
を介して、またデータ・インターフェース３６から信号
線４９を介して得られる閾値検査データを用いて、ＦＰ
Ｕ制御機構３２内で早期妥当性応答が生成される。以下
の説明では、「閾値検査データ」の語は、命令バス２４
を介して浮動小数点演算機構１０に出される命令が使用
するオペランド対の符号、指数部、および小数部から直
接または間接に導出される情報を指すものとする。

閾値検査データ信号線４９は、記憶機構から第２のオペ
ランドを取り出す、周知のＲＸ型浮動小数点命令に必要
である。したがって、ＲＸ型浮動小数点命令の場合、記
憶機構から抜き出されたオペランドから導出された閾値
検査データが、信号線４９を介してＦＰＵ制御機構３２
に供給され、浮動小数点レジスタ中のもう一方のオペラ
ンドに対する閾値検査データが信号線４８を介して供給
される。これ以外の場合はすべて、両方のオペランドに
対する閾値検査データが信号線４８を介して供給される
。

本実施例にもとづくオペレーションに際して、ＦＰＵ制
御機構３２は、浮動小数点演算機構（ＦＰＵ）１０に出
された命令を実行するのに必要な浮動小数点演算で使わ
れる２つのオペランドの指数を組み合わせる。オペラン
ドの事前正規化およびその結果生じる指数の調整ならび
に結果の事後正規Ｔヒおよびその最終指数の調整を考慮
すると、指数下位桁あふれまたは指数部あふれの正確な
量が決定できる。しかし、多くの場合、通常の命令セッ
トではこの種の例外は稀なので、エミュレーション援助
処理機構（ＥＡＰ　）１４に対して妥当性応答を生成す
る際には、このような厳密な情報は不要である。本発明
は、浮動小数点演算の実行完了前に割込みが発生しない
ことが保証できるなら、演算がまだ実行中に浮動小数点
演算機構（ＦＰＵ）１０が妥当性応答を提供できるとい
う知見によるものである。本発明はまた、演算に関係す
るオペランドの指数から導出された暫定指数部が、予め
定められた許容指数閾値範囲に含まれるとの知識にもと
づいて、かかる保証が可能なことに基づく。この閾値範
囲内では、事前正規化または事後正規化により最大数の
シフトが起こったとしても、演算の結果、指数下位桁あ
ふれや指数部あふれは起こらない。すなわち、後述する
条件のもとで、暫定指数部が予め定められた指数閾値範
囲に含まれるとの判断を使って、浮動小数点演算機構１
０のＦＰＵ制御機構３２が早期妥当性応答を生成する。

もちろん、指数閾値範囲として選ばれた限界が、（演算
の実行完了後に）例外を生じることのない演算について
妥当性応答を促進できないことがあり得る。したがって
、演算の実行完了前に妥当性応答を促進する機会を複数
提供する。

ここで、暫定指数部とは、最後に出された浮動小数点命
令の適用を受ける浮動小数点オペランドの指数を代数的
に組み合わせたものをいう。この組合せは、加算、減算
または比較である。したがって、記憶／指数処理機構３
４とデータ・インターフェース３６から第５図のＦＰＵ
制御機構３２に渡される「閾値検査データ」には、オペ
ランドの指数が含まれる。

暫定指数部を指数閾値範囲と突き合わせて比較する閾値
検査は、個々のオペランドの指数が事前正規化または事
後正規化によって調整される実際の量は無視して、結果
について指数部あふれおよび指数下位桁あぶれがあるが
どうが、暫定指数部を評価する。指数閾値範囲検査はさ
らに、各オペランドが可能な最大の事前正規化または事
後正規化を施され、その結果、暫定指数部が一方の範囲
限界の方向に移動すると仮定している。

たとえば、良精度の乗算の間に可能な下位桁あふれが生
じるかどうかテストする場合、演算に関係する各オペラ
ンドが１６進数で１３桁という可能な最大の事前正規化
を受け、結果が１６進数で１桁の可能な最大の事後正規
化を受けるものと仮定される。したがって、暫定指数部
が全体で２７桁下がることがあり得る。好都合な指数閾
値範囲の下限は３２となる。暫定指数部がこの下限より
も低い（すなわち範囲外の）場合、早期妥当性応答は延
期される。好ましい実施例では、範囲の上限は１２７に
設定され、したがって良精度乗算用の指数閾値範囲は［
３２，１２７コとなる。短精度乗算では、指数閾値範囲
は［１６，１２７コである。

当業者なら理解できることであるが、良精度および短精
度乗算の指数閾値範囲を用いると、指数部あふれまたは
指数下位桁あふれを生じない多くの乗算が排除される。

こういった場合、第２の指数範囲を用い、今度は記憶／
指数処理機構３４が行なう事前正規化の調整によって生
成される指数を暫定指数部として使う。この場合の第２
の指数閾値範囲は［１６，１２７］である。この場合は
閾値範囲の下限は下位桁あぶれの１桁上であり、１桁の
事後正規化処理が許容される。第２の指数閾値範囲に含
まれない乗算、除算および開平演算では、浮動小数点演
算機構（ＦＰＵ）１０は、通常時にすなわち演算の実行
が終了し完成したときに妥当性応答を供給するように制
約される。

好ましい実施例では、正規化されたならびに正規化され
ていない加算または減算を含む短精度および良精度の「
加算」クラス演算も、妥当性応答の促進のために分析さ
れる。この点に関して、加算クラス命令のオペランドの
指数部を上記に定義した第１および第２の指数閾値範囲
に含まれるかどうか分析することはできるものの、これ
らの演算では、結果の小数部がゼロとなるとき、有効数
字例外が発生する機会もあることがわかった。この可能
性は、「有効減算」と呼ばれるすべての演算で存在する
。本明細書では、「有効減算」の語は、オペランドＦＢ
がオペランドＦ　Ａから有効に差し引かれる浮動小数点
演算の意味で用いる。有効減算とは、オペランドの符号
と演算の符号を考慮に入れて、奇数個のマイナス符号を
含む加算クラス演算であると定義される。したがって、
たとえば正のオペランドと負のオペランドの加算は、マ
イナスの符号をもつオペランドがプラスの符号をもつオ
ペランドから有効に差し引かれるので、有効減算である
。負のオペランドから負のオペランドを引く減算も有効
減算である。

「有効加算」と呼ばれる加算クラス演算でも、結果がゼ
ロとなる可能性は存在する。有効加算とは、小数部の符
号と演算の符号を考慮にいれて、偶数個のマイナス符号
を含む演算であると定義される。したがって、例えば、
正のオペランドから負のオペランドを引く演算は有効加
算である。同様に、２つの負のオペランドの加算も有効
加算である。有効加算では、両方のオペランド小数部が
すべてゼロのときだけ、結果がゼロとなる可能性がある
。

従来技術では加算クラス演算での有効数字例外の検出は
、演算終了時に、結果の小数部を上記のようにプログラ
ム状況ワード（ＰＳＷ）中のＳＭ（有効数字マスク）に
照らして検査し分析するときに行なわれる。

したがって、早期妥当性応答をもたらすには、加算クラ
ス命令の場合、演算結果を早期に分析することが必要で
ある。実際には、この分析で結果がゼロであるかないか
を予測し、ゼロでない場合は結果の符号を予測しなけれ
ばならない。こうすることが必要なのは、妥当性応答が
促進されたとき、割込みが検出され供給されるようにす
るためである。また、条件コードを正確に設定するため
にも必要である。

本実施例の手順は、第１図を参照すると理解できる。第
１図はこの手順の各操作ステップを示す流れ図である。

まず、浮動小数点命令（この命令について早期妥当性応
答が供給される可能性がある）が、浮動小数点演算機構
（ＦＰＵ）１０に供給される。前記のように、浮動小数
点演算機構１０はパイプライン式である。したがって、
浮動小数点演算機構で実行される算術演算は、後でさら
に詳しく論じるように、ＦＰＵクロックと同期した一連
の操作ステップからなる。各算術演算は、ＦＰＬＩクロ
ックの数サイクルの間続く。本発明では、妥当性応答が
、特定の演算に必要なＦＰＬＩクロックのサイクル数に
対して促進される。妥当性応答は、複数の応答レベルの
１つで促進される。

レベル１が最も早く、レベル４は通常の応答時間、すな
わち演算終了時に対応する。

第１図において、本発明に基づく方法は、浮動小数点演
算機構（ＦＰＵ）１０に浮動小数点命令を供給すること
から始まる。これによって、浮動小数点演算機構１０内
で命令操作シーケンスが開始される。命令が演算実行機
構３８．４ｏ、または４２のうちの１つの使用を必要と
しない場合、本手順から出るので、妥当性応答が本発明
にもとづいて促進されることはない。逆に命令がある演
算実行機構の使用を必要とする場合は、演算が分析され
て、それが乗算またはゼロでない結果オペランドを生成
する有効加算であるがどうが判定される。どちらの場合
でも、ステップ５０の肯定出口から出る。

ステップ５０の肯定出口で、２つのオペランドの指数部
にもとづいて暫定指数部（ＩＮＴ　　ＣＨ）が生成され
、関係する演算によって大きさの変わる第１の指数閾値
範囲と比較される。予想される結果がゼロでない有効加
算の場合、暫定指数部は、演算に関係する２つのオペラ
ンドの指数部のうち大きい方である。この暫定指数部が
範囲［１６，１２６］と比べて評価される。この範囲の
下限１６は、設計の都合上便宜的に選んだもので、事後
正規化の際に結果が左シフトされ得る最大桁数があると
仮定している。良精度加算の場合、最大シフトは１６進
数で１３桁なので、この範囲の下限は、結果の指数に対
して、余分に３桁の調整桁のマージンを見込んである。

範囲の上限１２６は、小数部を１６進数で１桁左にシフ
トし、続いて結果の指数を１だけ増やすことを必要とす
る、繰上げの可能性を見込んだものである。

乗算クラスの演算の暫定指数部は、２つのオペランドの
指数部を加算し、余分のバイアス量６４の分だけ合計を
調整し、調整後の暫定指数部の値を第１の指数閾値範囲
と比較することによって得られる。短精度乗算の場合、
この範囲は［１６，１２７］、良精度乗算の場合の範囲
は［３２，１２７コである。最後に、指数下位桁あふれ
２２７（ＥＵＭ）と呼ばれるプログラム状況ワード（Ｐ
ＳＷ）ビットがリセットされ、演算が乗算である場合、
ブロック５１で特別の措置が施される。この場合、暫定
指数部が１５以下であれば、暫定指数部は第１の指数閾
値範囲内にあると見なされる。

ブロック５１でテストされた暫定指数部が上記の第１の
指数閾値範囲に含まれるとき、そのブロックの肯定出口
から出る。好ましい実施例では、ブロック５１の肯定出
口から出た後、さらに２つのテストが行なわれる。これ
らのテスト、すなわちブロック５３と５４は、浮動小数
点演算機構（ＦＰＵ）１０の特定の構造と動作に応じて
必要となる。統合方式の異なる別の浮動小数点演算機構
では、本発明の主目的あるいは基本概念に影響を与える
ことなく、これらのステップが省略できる。

ステップ５３では、ブロック５１で暫定指数部の算出に
使ったオペランド指数データが古いがどうかテストが行
なわれる。この検査は、指数データが新しく、完了した
浮動小数点演算から得られたものであることを確認する
ためのものである。このデータが新しくない場合、指数
データが進行中の浮動小数点演算の結果から供給される
ものと仮定される。

ステップ５４で、短精度ＲＸタイプの浮動小数点算術演
算であるかどうかテストされる。かがる演算は、浮動小
数点演算機構（ＦＰＵ）１０のデータ・インターフェー
ス３６（第５図）を通してデータをステージングするこ
とにより開始される。こういった演算では、演算開始と
同時に、オペランド全体がデータ・インターフェース３
６にステージングされる。オペランドは記憶／指数処理
機構３４内の浮動小数点レジスタを通ってステージング
されずに、上記の演算実行機構に転送される。

ＦＰＵ制御機構３２が信号線４９を介して閾値検査デー
タを得るには、ＦＰＵクロック・サイクルが１サイクル
余分に必要となる。したがって、短精度ＲＸタイプの浮
動小数点演算用の指数データは、演算開始の１サイクル
後にＦＰＵ制御機構３２が使用できる。ＦＡオペランド
に対する閾値検査データは演算開始時に完全に使用可能
ではないので、妥当性応答の促進をＩＦＰＵサイクルだ
け遅延させなければならない。これとは対照的に良精度
ＲＸタイプの演算では、連続する２ＦＰＵサイクル中に
オペランド・データがデータ・インターフェース３６に
ステージングされ、この２ＦＰＵサイクルの最初のサイ
クル中に指数データが転送される。それに対応する良精
度ＲＸタイプの演算は、２転送サイクルの最後のサイク
ルまで開始されず、その結果、信号ＩＪＩ４９上の閾値
検査データが信号線４８上の閾値検査データと同時に、
浮動小数点演算の開始の１サイクル前に使用可能になる
。

指数データが新しく、かつ演算が短精度１”ＬＸタイプ
のものではないと仮定すると、ブロック５１の肯定出口
から出て、可能な最も早い時間に早期妥当性応答がもた
らされる。この時間をレベル１と名づける。

算術演算がテスト・ブロック５０で合格せず、ブロック
５１の否定出口またはブロック５３もしくは５４の肯定
出口から出ると仮定すると、上記の暫定指数部が浮動小
数点演算機構（ＦＰＵ）１０の記憶／指数処理機構３４
から得られ、第２の指数閾値範囲［１６，１２６］に突
き合わせてテストされる。第２の指数閾値範囲は、除数
がゼロの除算と負の数の開平演算以外のブロック５６に
入るすべての演算に関係する。暫定指数部が第２の指数
閾値範囲に含まれない場合、あるいは、演算がゼロによ
る除算まはた負の数の開平である場合、演算の完了時に
レベル４の妥当性応答が供給される。

第１図で、出された命令がレベル１の応答であるかどう
か調べるどのテストにも失格した場合、ブロック５６に
移り、そこで再度その命令がテストされ、それが加算ク
ラス演算に関するものであるかどうか判定される。加算
クラス演算でない場合は、ブロック５７に移って、ゼロ
のオペランドを含む除算または負の数の開平演算である
かどうか判定される。命令がこのどちらの演算にも関係
しない場合、否定出口からブロック５８に移る。

ブロック５６で命令が加算クラス演算であると判定され
た場合も、ブロック５６の肯定出口からＸブロック５８
に入る経路がある。すなわち、ブロック５９で、加算ク
ラス演算が再度テストされ、それがゼロでない結果を生
成する有効加算であるかどうか判定される。有効加算の
場合は、ブロック５９の肯定出口からブロック５８に人
って、暫定指数部のテストを受ける。

ブロック５８では、関係する演算の暫定指数部が範囲［
１６，１２６］と突き合わせてテストされる。その範囲
に含まれる場合は、この演算からレベル２の妥当性応答
が生成される。レベル２は、レベル１の応答の後、レベ
ル４の応答の前に発生する。

ブロック５９の否定出口から出るのは、演算がゼロのオ
ペランドを含む有効加算または有効減算の場合である。

この場合、関係するオペランドの暫定指数部がブロック
５８の指数閾値範囲に含まれるなら、ブロック６０の肯
定出口から出て、妥当性応答がレベル３に促進される。

レベル８の妥当性応答は、演算完了前、レベル２の応答
が使用可能となる時間より後に発生する。

ブロック５７の肯定出口、あるいはブロック５８または
６０の否定出口から出た場合、演算は完了するまで実行
され、その後、演算完了後の通常の時間にレベル４の応
答が供給される。

次に第２Ａ図、第２Ｂ図、第１１Ａ図、−第１１Ｂ図を
参照すると、浮動小数点演算の実行に対する早期妥当性
応答の生成とタイミングが理解できる。第２Ａ図および
第２Ｂ図では、ＦＰＵ制御機構とデータ・インターフェ
ースは、依然として参照番号３２と３６で示しであるが
、浮動小数点演算機構（ＦＰＵ）１０の残りの部分はま
とめてブロック６６として示しである。以下の説明では
、ブロック６６を統合記憶／実行機構（Ｃ３ＥＵ’）と
呼ぶことにする。

第２Ａ図において、ＦＰＵ制御機構３２は、いくつかの
パイプライン式レジスタ６８ないし７５を含んでいる。

これらのレジスタは、順次並列構造に配列されており、
その中を命令データが、統合記憶／実行機構（Ｃ５ＥＵ
　）６６が行なう浮動小数点演算命令の実行と同期して
シフトされる。

このバイブライン式レジスタは、前記の各レベルの妥当
性応答に対応する多段シーケンスを定義する。この点に
関して、命令が出されたとき、その命令に関係する情報
は、まず第１のＦＰＬＪサイクル中にレジスタ６８に記
憶される。このレジスタ６８を「バイブ」レジスタと名
づける。次に、情報は「バイブ」レジスタ６８から「ソ
ース」レジスタ６９に並列にシフトされる。命令データ
は、ソース・レジスタに記憶された後、３つのレジスタ
７０．７１．７２のうちの一つにシフトされる。

レジスタ７０．７１．７２を、それぞれ「加算目的」レ
ジスタ、「乗算目的」レジスタ、「除算目的」レジスタ
と名づける。データは、出された命令を実行するのに必
要な演算に対応する目的レジスタにシフトされる。すな
わち、乗算命令の場合、命令データはソース・レジスタ
６９から乗算目的レジスタ７１に転送される。目的レジ
スタに続いて、一連の３つのレジスタ７３．７４．７５
がある。レジスタ７３．７４．７５は、それぞれ「書込
みステージ」レジスタ、「書込み目的」レジスタ、「書
込みバックアップ」レジスタ、と呼ばれる。データは、
連続する３ＦＰＵサイクルの間にこの３つのレジスタ中
に配列される。

第１１Ａ図および第１１Ｂ図に示す４組の波形図を見る
とわかるが、情報は連続するＦＰＵサイクル中にバイブ
ライン式レジスタを通って反復転送される。特定の実施
例の環境では、各ＦＰＵサイクルは、４つのサブサイク
ルＯ５１，２、Ｌに細分される。命令バイブライン・シ
ーケンスの第１のバイブ・サイクルでは、命令情報がバ
イブ・レジスタ６８に保持される。バイブ・サイクルの
しサブサイクルの終り（時間ＴＬ）に、命令情報がソー
ス・レジスタに転送され、ソース・サイクル中そごに保
持される。ソース・サイクルのしサブサイクル中に命令
情報は目的レジスタ７０．７１．７２のうちの適切なレ
ジスタに転送される。

命令情報は関連する演算が終了するまで目的レジスタ７
０．７１、または７２内に保持される。演算には数ＦＰ
Ｕサイクルかかるが、それらのサイクルは目的サイクル
と呼ばれる。演算の終了時に、命令情報が当該の目的レ
ジスタから書込みステージ・レジスタ７３にシフトされ
、１ステージ・サイクルの間そこに保持される。

好ましい実施例の特定の環境では、関連する命令のソー
ス・サイクル中に適格な演算に対するレベル１の早期妥
当性応答がもたらされる。事前正規化が不要の場合、最
初の目的サイクル中にその命令に対するレベル２の妥当
性応答がもたらされる。事前正規化サイクルが必要な場
合、後続の目的サイクルでレベル２の妥当性応答がもた
らされる。第１または第２の妥当性応答レベルに該当し
ない命令は、ステージ・サイクル中にレベル３の妥当性
応答をもたらすことができる。レベル４の妥当性応答は
省略時の妥当性応答条件に対応するもので、レベル１．
２、または３の早期妥当性応答を生成せずに命令が書込
み目的レジスタ７４に到着した場合に与えられる。

第２Ａ図および第２Ｂ図の構成図に戻ると、出された命
令は、命令バス２４を介してＦＰｔＪＰｔ様構３２に供
給される。第２Ａ図において、命令バス２４は、命令コ
ード・バス２４ａとオペランド・アドレス・バス２４ｂ
からなる。出された命令に対応する命令コードが命令コ
ード・バス２４ａを介してバイブ・レジスタ６８の命令
コード（ＩＮＳＴＲ）フィールドに供給される。統合記
憶／実行機構（ＳＥＵ）６６内の特定の浮動小数点レジ
スタ（ＦＰＲ）に対応するアドレス情報がアドレス・バ
ス２４ｂ上に供給される。命令がＲＸタイプでない場合
、バイブ・レジスタのＦＡフィールドに入力される、第
１のオペランドを保持する浮動小数点レジスタのアドレ
スと、バイブ・レジスタのＦＢフィールドに入力される
、第２のオペランドを保持する浮動小数点レジスタのア
ドレスと、バイブ・レジスタのＦＴフィールドに入る、
その命令の結果が記憶される浮動小数点レジスタのアド
レスがＦＰＲアドレスとなる。命令がＲＸタイプの場合
は、ＦＡアドレスとＦＴアドレスだけがバイブ・レジス
タに供給される。

バイブ・レジスタ６８とソース・レジスタ６９は、とも
に命令のＦＡ、ＦＢ、ＦＴ、およびｌＮ５ＴＲの各フィ
ールドを記憶し、また応答妥当（ＲＶ）ビットを記憶す
る。ＲＶビットは、命令が演算実行モジュール３８．４
０．４２のうちの一つを必要とする算術命令である場合
に、命令の命令コード（ＩＮＳＴＲ）を受けてデコーダ
８０が供給する。ＲＶビット、ＦＰＲアドレスおよび命
令コードを含む情報がパイプ・レジスタ６８からソース
・レジスタ６９に転送されるが、ソース・レジスタ６９
からは結果アドレスＦＴとＲＶビットだけが目的レジス
タ７０，７１．７２のうちの一つに転送される。したが
って、目的レジスタとは、浮動小数点演算の結果を書き
込むべきＦＰＲレジスタである。演算の実行段階が完了
すると、ＲＶフィールドとＦＴフィールドは書込みステ
ージ・レジスタ７３、書込み目的レジスタ７４、書込み
バックアップ・レジスタ７５中を順次転送される。この
時点では演算は完了しておらず、なお事後正規化が必要
なこともある。

オペランドを浮動小数点レジスタ８２に入れるには、通
常ＦＰＦＬアレイ・マルチプレクサ８４を介して行なう
。周知の通り、浮動小数点レジスタは８個の６４ビツト
・レジスタを含んでおり、それぞれが短精度オペランド
を記憶するための上位３２ビツト・セクションと、良精
度オペランドを記憶するための下位３２ビツト・セクシ
ョンに分かれている。オペランドが浮動小数点レジスタ
に入るとき、オペランドの符号と指数部がＦＰＵ制御機
構３２に供給される。さらに、ゼロ検査回路８５が、小
数部のビットＢ８ないしＢ３１についてのゼロ・ビット
Ｚ１と、小数部のビットＢ３２ないしＢ６３についての
ゼロ・ビットＺ２の、１対のＦＰＲ小Ｒ小数ロ・ビット
を出力する。小数部の各部分の値がゼロの場合、それに
対応するゼロ・ビットがセットされ、そうでない場合は
、そのゼロ・ビットがリセットされる。このとき浮動小
数点レジスタ８２に書き込まれているオペランドのＦＰ
Ｒアドレスは、書込み目的レジスタ７４中のＦＴアドレ
スである。浮動小数点レジスタが書き込まれた後のサイ
クルで、書込みバックアップ・レジスタのアドレスがＦ
ＰＵ制御機構３２内のレベル１符号／ゼロ／指数レジス
タ・アレイ８７に供給される。レベルルジスタ・アレイ
８７は、アドレス可能レジスタ・アレイであり、あるオ
ペランドの浮動小数点レジスタ・アドレスに対応するレ
ジスタ・アドレスにそのオペランドに対する閾値検査デ
ータを含んでいる。

命令が出されると、その命令は浮動小数点演算機構（Ｆ
ＰＵ）１０に供給され、データをまずパイプ・レジスタ
６８に入れる。パイプ・レジスタ６８では、１対のオペ
ランドが送られてくると当該のＦＰＵ演算実行機構に合
図することにより、すべての演算が始まる。パイプ・レ
ジスタ６８内にある浮動小数点レジスタ・アドレスと命
令コード（ＩＮＳＴ）”ｔ）フィールドの内容が、通常
の競合回避論理回路８９に供給され、そこで浮動小数点
レジスタ、内部ＦＰＵバス、演算実行機構などのＦＰＵ
資源に対するアクセスが直列化される。

パイプ・レジスタ６８内の命令の命令コード・フィール
ドが示す演算の実行にＦＰＵ資源が使用できる場合、適
切な処理開始信号が演算実行機構に送られ、パイプ・レ
ジスタ６８内の情報がソース・レジスタ６９に転送され
る。ソース・レジスタ６９は、１サイクル分だけの命令
情報を保持し、主としてどの演算実行機構がオペランド
・バスの使用権を持っているかを示すのに使われる。事
前正規化が不要な場合、ソース・サイクルの４つのサブ
サイクルで、ＦＡレジスタとＦＢレジスタの内容を当該
の演算実行機構に転送してその演算実行機構の演算を開
始させるのに充分である。次にＦＴフィールドに入って
いる結果アドレスが適切な目的レジスタに渡される。目
的レジスタ７１ないし７３は、演算実行機構から結果が
完了したとの信号を受は取るまで、そのアドレスを保持
する。

次に結果アドレスが書込みレジスタ７３ないし７５に渡
され、そこで結果を浮動小数点レジスタに記憶するのを
制御するために使われる。

特に図示してはいないが、上記のタイプのサブサイクル
ＦＰＵクロックを生成するには、もちろん通常の回路を
使用できる。さらに、自明のことながら、バイブライン
式レジスタ中での情報の転送は、バイブラインの対応す
るステージについて得られる条件に応じて、ＦＰＵクロ
ックの適切なサブサイクルを各レジスタにゲートするこ
とによって実現することができる。

ＲＶビットは、潜在的な各早期妥当性応答レベルでその
妥当性応答が早いレベルで供給されたかどうかを示すた
め、バイブライン・レジスタ中で命令情報に随伴する。

妥当性応答が供給されると、ＦｔＶビットがリセットさ
れ、それ以降に同じ命令に対して応答が生成されるのを
抑制する。すなわち、エミュレーション援助処理機構（
ＥＡＰ）１４に妥当性応答を供給しなければならない命
令は、バイブ・レジスタ６８内でデコーダ８０によりそ
のＲＶビットがセットされる。早期妥当性応答が生成さ
れると、その命令がバイブライン式レジスタ内のどこに
あろうと、そのＦＬＹビットはリセットされる。命令が
書込み目的レジスタ７４に到達し、ＲＶビットがリセッ
トされていない場合、レベル４の妥当性応答が与えられ
る。命令処理機構（ＩＰＵ）１２は、エミュレーション
援助処理機構１４によって活動開始されるまで、別の命
令を出すことができないので、バイブライン式レジスタ
内に２つの命令が人っている場合、それらが同時に妥当
性応答を生成できないことが保証されている。当業者に
は自明の通り、これによって、各応答レベルに必要な合
計のロックアウト制御部が減少する。

レベル１の妥当性応答の生成 次に、本発明に基づきレベル１の妥当性応答がどのよう
にして生成されるのかを理解するため、第２Ａ図、第２
Ｂ図、および第１１Ａ図を参照する。まず第１１Ａ図に
おいて、レベル１応答と記されている波形群を考える。

レベル１の応答を生成する際は、その命令のソース・サ
イクルのＴ１と同時に、ＦＰＵ制御機構３２によって、
「早期応答」と記されているレベル１応答の波形が生成
される。好ましい実施例では、エミュレーション援助処
理機構１４の動作により、ＦＰＵ制御機構３２が早期妥
当性応答を生成した後の第２サイクルのＴ２中に呂され
た命令に続く次の可能な命令が生成される。したがって
、命令処理機構（ＩＰＵ）１２とエミュレーション援助
処理機構１４からなる命令発行部は、レベル１の応答を
受けると、レベル１応答シーケンス中の第２の目的サイ
クルの時間Ｔ２から後、次の命令を出すことができる。

第２Ａ図および第２Ｂ図において、早期妥当性応答の処
理は、浮動小数点演算機構（ＦＰＵ）１０に浮動小数点
演算命令が到着すると、開始される。その命令がデコー
ダ８０でデコードされ、それが条件コードの更新または
割込みを起こさなければならないタイプのものかどうか
が判定される。

そういったタイプのものである場合、ｒｔＶビットが１
個生成され、オペランド・アドレス（ＦＡとＦＢ）、結
果アドレス（ＦＡまたはＦＴ）、および命令コード（Ｉ
ＮＳＴＲ）と共にバイブ・レジスタ６８のＲＶフィール
ドにラッチされる。当然のことながら、Ｉ”ＬＸタイプ
の命令の場合は、ＦＡフィールドがソース・レジスタと
目的レジスタを兼ね、ＦＢフィールドは充填されない。

バイブ・レジスタ６８内の命令が、その命令を実行する
のに必要な資源が使えるかどうかを競合回避論理回路８
９が判定するのを待つ間、レベル１符号／ゼロ／指数レ
ジスタ・アレイ８７にバイブ・レジスタ６８内の２つの
ソース・アドレスＦＡとＦＢがアクセスする。これは、
その命令のバイブ・サイクルのＴ１とＴ２中に行なわれ
る。

アレイ８７のＦＡ位置とＦＢ位置にあるデータは、先に
説明したように前の命令の結果によってそこに入れられ
たものであり、その命令が浮動小数点レジスタに書き込
まれている間に、その閾値検査データが統合記憶／実行
機構（Ｃ５ＥＵ）６６から転送された。バイブ・レジス
タ６８内の命令がＩ’ｔＸタイプのものである場合、Ｆ
Ｂオペランドは、オペランド・パス２３からデータ・イ
ンターフェース３６内のデータ・レジスタ９４を介して
得られる。データ・インターフェース３６内のゼロ検査
回路９２は、第２のオペランドに関する小数部ゼロ情報
を小数部ゼロ・ビットＺ１と２２の形で供給する。

さらに、バイブ・レジスタ内の命令コード（ＩＮＳＴＲ
）フィールドに人っている命令コードが命令デコーダ１
０６ａに供給され、そこでデコードされて、制御情報Ｄ
ＩＶ、Ｍ、ＡＤＤ、Ｌ／Ｓ。

Ｓ／Ｃ，ＲＸ　　ＯＰ、５ＱｒｔＴをもたらす。なお、
ＤＩＶ、Ｍ、ＡＤＤはそれぞれ除算命令、乗算命令、加
算クラス命令を表わす。Ｌ／Ｓは、それがセットされて
いる場合は良精度演算を示し、リセットされている場合
は短精度演算を示す。Ｓ／Ｃは、減算または比較演算に
対応する。ＲＸ　　ＯＰは、セットされている場合、Ｆ
ＬＸ演算を表わす。５ＱｒｔＴは、セットされている場
合、開平演算を表わす。

レベル１の妥当性応答を判定するための閾値検査データ
の使い方を第８図に示す。図かられかるように、レベル
１符号／ゼロ／指数レジスタ・アレイ８７は、たとえば
単一書込みアドレス（ＷＲＡＤＤ）ボートを有する記憶
素子から構成することができ、この記憶素子は、書込み
バックアップ・レジスタ７５のＦＴフィールドのアドレ
スに対応する位置に今完了した演算に対する閾値検査デ
ータを記憶する。これは、その命令の実行が完了したサ
イクルの次のサイクルの時間ＴＯに、通常の書込み許可
信号とＦＴフィールドの内容を供給することによって行
なわれる。レベルルジスタ・アレイ８７は次に読取り可
能となり、パイプ・レジスタ６８のＦＡフィールドとＦ
ＢフィールドがＴ１ないしＴ２にレベルルジスタ・アレ
イ８７に供給される。パイプ・サイクルの時間Ｔ１にＦ
ＡアドレスとＦＢアドレスに記憶されていた閾値検査デ
ータが、それぞれレベルルジスタ・アレイ８７の読取リ
ポートＡ（ＲＰＡ）および読取りボートＢ　（ＲＰＢ　
）を介して供給される。命令がＲＸ演算（ＲＸ　　ＯＰ
）に関係するものである場合、マルチプレクサ９４が、
データ・インターフェース・ブロック３６からのＲＸ閾
値検査データをゲートする。閾値検査データの７ビツト
のオペランド指数がレベル１閾値検査回路９５に入り、
一方、符号とゼロ・ビット・データは有効加算テスト回
路９６に供給される。

レベル１閾値検査回路９５は、７ビツト加算器９７、加
算器９７の出力の上位３ビツト（０，１，２）を時間Ｔ
ｏでラッチする３ビツト・レジスタ９８、マルチプレク
サ９９、加算器９７の繰上げ状態（Ｃ）を時間ＴＯでラ
ッチするレジスタ１０１、乗算組合せ論理回路１０２、
インバータ１０３、デジタル・ラッチング比較機構１０
５、比較機構１０７、加算組合せ論理回路１０８、およ
びＯＲゲートから構成される。

第８図において、バイブ・レジスタ６８内の出された命
令に対する両方のオペランドの２つの７ビツト指数が７
ビツト加算器９７に供給される。

これらの指数の供給源は、演算のタイプによって異なる
。演算が非ＲＸタイプのものである場合、有効加算テス
ト回路９６はレベルルジスタ・アレイ８７のＲＰＢボー
トから第２の指数を供給する。そうでない場合は、命令
デコーダ１０６ａによってＲＸ　　ＯＰビットがセット
され、それによって有効加算テスト回路９６がデータ・
インターフェース３６からの指数データを供給する。

演算が乗算の場合、命令デコーダ１０６ａからのＡＤＤ
ビットはリセットされ、Ｍビットがセットされる。ＡＤ
Ｄビットがリセット状態であると、加算器９７は通常の
やり方で７ビツトの指数を加算する。ＡＤＤビットがリ
セットされると、さらにマルチプレクサ９９が加算器９
７の出力の上位３ビツトをレジスタ９８に供給する。加
算で繰上げが生じる場合、加算器９７の繰上げ（ＣＯ）
ボートからのビットがレジスタ１０１に供給される。

レジスタ１０１の出力は、繰上げ（Ｃ）ビットと呼ばれ
る。乗算では、レジスタ９８と１０１の内容がデコーダ
１０６ａからのＭビットおよびＬ／Ｓビットと共に、乗
算組合せ論理回１１１０２に供給される。さらに、プロ
グラム試況ワード（ＰＳＷ）の下位桁あふれマスク（Ｕ
Ｍ）も乗算組合せ論理回路１０２に供給される。乗算で
は、Ｍビットがセットされ、Ｌ／Ｓビットの状態が、良
精度乗算と短精度乗算のどちらを実行するのかを示す。

乗算組合せ論理回路１０２は、Ｍビットが乗算であるこ
とを示すとき使用可能となる。この場合、乗算組合せ論
理回路１０２は、乗算境界外れ（ＭＯＯＢ）信号を供給
する。この信号は、第１表のいずれかの項が真の場合に
セットされる。

第　　１　　表 互　　　　−註−Ｊ〜 Ｃ・０　　　　　　　　　指数桁あふれ一四１・ＵＭ　
　　　　　　　　指数下位桁あ不れＣ・０・Ｔ・２・■
Ｔ−Ｕ　ｂ＋　　　　　定精度範囲下限Ｃ・０・工・Ｌ
／Ｓ−ＩＪＭ　　　　　　長精度範囲下限第１表におい
て、Ｃ・０はオペランド指数の和が１９２以上であるこ
とを示す。乗算に関与する余分のバイアス量６４を消去
すると、この項は、指数の和が１２７を超えることを予
測し、それを短精度および良精度の乗算指数閾値範囲の
上限より上に設定することが理解できる。

第２の項で−Ｔ℃−７■−Ｍは、指数の和が６４未満で
あり、指数下位桁あふれマスク（ＬＩＭ）がないことを
示す。この場合も、浮動小数点乗算に関して指数を加算
することにより導入された余分のバイアス量６４を除去
すると、得られる指数は正にはなり得ないことがわかる
。第１表の３番目と４番目の項は、乗算によって生じた
余分のバイアス量６４を考慮に入れつつ、それぞれ短精
度および良精度の乗算指数閾値範囲の下限を超えたかど
うか検査する。

第１表のいずれかの項が真であれば、乗算組合せ論理回
路１０２は乗算境界外れ信号（ＭＯＯＢ）をセットする
。逆に第１表のどの項も真でなければ、乗算境界外れ信
号がリセットされる。乗算境界外れ信号はインバータ１
０３によって反転され、正論理検出信号ＭＵＬＴ　　Ｗ
ＩＢ（乗算境界内信号）をもたらす。正論理検出信号が
セットされると、バイブ・レジスタ６８内の命令に対す
る乗算結果の指数は、第１の指数閾値範囲に含まれるこ
とになる。

パイプ・レジスタ６８内の命令が加算クラス命令の場合
、デコーダ１０６ａはＡＤＤ信号をセットする。加算ク
ラス演算が減算または比較演算である場合、デコーダ１
０６から供給されるＳ／Ｃ信号もセットされる。加算ク
ラス命令がバイブ・レジスタ内にあるとき、ＡＤＤ信号
がセット状態であると、加算器９７はその演算を反転し
、減算器として働く。セットされたＡＤＤ信号は、加算
器の繰上り（ＣＩ）ボートにも供給され、その結果、加
算器９７が２の補数マシンとして有効に動作する。当業
者なられかるように、指数の２の補数加算によって繰上
げが起こるのは、２の補数形式の数の絶対値が補数化さ
れていない数の絶対値よりも小さい場合だけである。し
たがって、この繰上げを使って加算クラス演算で２つの
指数のどちらが大きいかを識別することができる。大き
い方の指数の選択は、マルチプレクサ９９がレジスタ１
０１内の繰上げ信号（ＣＯ）の状態にもとづいて行なう
。したがって、加算クラス演算では、ＡＤＤ信号と繰上
げ信号（Ｃｏ）が共にセットされると、マルチプレクサ
９９は、大きい方の指数の上位３ビツトをレジスタ９８
に供給し、選択された指数のすへてのビットをデジタル
・ラッチング比較機構１０５に供給する。デジタル・ラ
ッチング比較機構１０５では、大きい方の指数が評価さ
れ、すべて１からなるかどうか調べられる。この比較の
結果が、ソース・サイクルの時間Ｔｏでデジタル・ラッ
チング比較機構１０５によってラッチされる。ソース・
サイクルの時間ＴＯで、大きい方の指数の上位３ビツト
が、比較機構１０７内で値１６のデジタル表示と突き合
わせて比較される。加算組合せ論理回路１０８が、比較
機構１０５と１０７の出力を比較し、比較の結果、指数
が加算クラス演算に対する第１の指数閾値範囲に含まれ
ることが示された場合、加算クラス境界内信号（ＡＤＤ
　　ＷＩＢ）を活動化させる。

レベル１閾値検査回路９５の出力は、レベル１境界内信
号（ＷＩＢ）としてＯＲゲート１０９を経て供給される
。

パイプ・レジスタ６８内の命令が加算クラス命令の場合
、有効加算テスト回路９６がＡＤＤ信号によって活動化
される。有効加算テスト回路９６は、レジスタ１１２と
有効加算論理回路１１３で構成される。レジスタ１１２
は、各オペランドごとにそれに対する符号ビットとゼロ
・ビットな受け取る。各オペランドに対するＺ１ビット
とＺ２ビットがゲート１１４および１１５内で組み合わ
される。ゲート１１４は、式ＺＡ＝（Ｚ、・Ｚ２）＋（
ＵＴ’Ｈ−ｚｔ）から求められる信号ＺＡをもたらす。

同様に、信号ＺＢ＝（Ｚｔ・Ｚ２）＋（ＬＩｓ−Ｚ、）
は、オペランドＦＢの小数部がゼロであるか否かを示す
。符号ビット８ＡとＳＢは、その通常の値を保持する。

（すなわち、オペランドが正の数の場合、このビットは
ゼロのデジタル値をとる。）以下の説明では、ＺＡとＺ
Ｂを「ゼロ・ビット」と呼び、ＳＡとＳＢを「符号ビッ
ト」と呼ぶことにする。最後に、プログラム状況ワード
（ｐｓｗ）からの有効数字マスク（ＳＭ）とデコーダ１
０６からのＳ／Ｃ信号も、レジスタ１１２中に捕捉され
る。レジスタ１１２内に捕捉された信号は、有効加算論
理回路１１３に供給される。

この有効加算命令回＊１１３は、第２表にもとづいて動
作する。

第　　２　　表 （その他すべての場合）　　　　　　　　Ｏ第２Ａ図お
よび第２Ｂ図に示すように、有効力ロ算テスト回路９６
から供給されるＡ信号は、演算が上段で定義した有効加
算であることを示す。

第２表の１行目で、プログラム状況ワード（ＰＳＷ）内
の有効数字マスク（ＳＭ）の値がゼロで、両方のオペラ
ンドがゼロのとき、Ａビットがセットされる。この場合
、結果の小数部は確実にゼロであると予測できるが、有
効数字マスク（Ｓ　Ｍ　）ビットもゼロであるため、有
効数字例外にはならない。したがって、早期の妥当性応
答が、予想される条件コードと共に供給できる。第２表
の次の４行は、基本的に、その結果の小数部がゼロでな
いと予測できる、有効加算を定義するものである。

たとえば、第２表の２行目は、符号が反対で小数部がゼ
ロでない２つのオペランドを組み合わせる減算である。

この場合、結果オペランドの小数部は絶対値が２つのオ
ペラン、ドの和に等しく、小数部の符号がマイナスであ
ることがわかる。

ここで第２Ａ図に戻ると、レベル１閾値検査回路９５の
出力と有効加算テスト回路９６の出力が、レベル１応答
トリガ回路１１６に供給される。レベル１応答トリガ回
路１１６は閾値検査回路９５からレベル１境界内信号（
ＷＩＢ）を受は取り、有効加算テスト回路９６からＡ信
号を受は取り、パイプ・レジスタ６８内の命令からＫＶ
ビットを受は取る。第９図に示すように、レベル１応答
トリガ回路１１６は、応答トリガ論理回路１１８とリセ
ット可能ラッチ１１９から構成される。応答トリガ論理
回路１１８は、式（１）にもとづいてレベル１の妥当性
応答を供給する。

レベル１応答＝　（ＡＤＤ　５Ｔ−Ａ−ＷＩＢ−ＰＩＰ
Ｅ　ＲＶ）＋（ＭＵＬＴ　５Ｔ−ＷＩＢ−ＰＩＰＥ　Ｒ
Ｖ）　　（１）式（１）の第１項が活動化されるのは、
パイプ・レジスタ６８内の命令が、その結果がゼロでな
いと予測され、かつその暫定指数部が加算クラス合金に
対する第１の指数閾値範囲に含まれる有効加算命令のと
きである。式（１）の第２項が活動化されるのは、パイ
プ・レジスタ６８内の命令が、その暫定指数部が良精度
演算または短精度演算に対する第１の指数閾値範囲に含
まれる乗算命令のときである。レベル１妥当性応答は、
Ａ信号と境界内信号（ＷＩＢ）が共にソース・サイクル
のサブサイクルＴＯ（第１１Ａ図）で活動化されるのを
受けて、応答トリガ論理回路１１〜８によって生成され
る。したがって、ＴＯサブサイクルでＡ信号および境界
内信号とほぼ同時に、応答トリガ論理回路１１８によっ
てラッチされないレベル１応答が活動化される。この応
答信号は、Ｔ１サブサイクルでリセット可能ラッチ１１
９によってラッチされ、ソース・サイクルの次の第１の
目的サイクルのＴ１までそこに保持される。

第２Ａ図に戻ると、ラッチされたレベル１応答がＯＲゲ
ート１２０に供給される。このＯＲゲート１２０は、別
のＯＲゲート１２１に接続されている。レベル１応答が
生成されると、Ｏｒｔゲート１２０と１２１を通過して
、レベル１に早期妥当性応答として供給される。

第１１Ａ図のレベル１応答の波形を見るとわかるように
、レベル１の妥当性応答が生成されると、ソース・サイ
クルのＴ１サブサイクルの始めにラッチ１１９の動作に
よってそれが活動化され、ソース・サイクルの後の目的
サイクルのＴ１サブサイクルの始めに非活動化される。

レベル２およびレベル３の応答 次に第２Ｂ図、第１１Ａ図および第１１Ｂ図を参照する
と、妥当性応答のレベル２またはレベル３についての促
進に対する閾値検査データは、統合記憶／実行機構（Ｃ
３ＥＵ　）６６の暫定指数部レジスタ（ＩＣＲ）１２５
．１２６．１２７がら得られる。暫定指数部レジスタの
内容は、浮動小数点演算中に統合記憶／実行機構（ＳＣ
ＥＵ）６６内の回路によって計算された暫定指数部であ
る。

指数部計算回路は通常のものであり、したがって本明細
書では図示も説明もしない。

浮動小数点演算では、暫定指数部は通常オペランド小数
部の算術演算の前に計算されるので、実行すべき命令に
ついての暫定指数部は、適切な演算実行機構に対する開
始信号が競合回避論理回路８９によって生成されるとき
までに、計算されて暫定指数部レジスタの１つに入れら
れている。開始信号は、ＦＰＵ計算ブロック内の演算実
行機構を活動化するが、マルチプレクサ１２９を構成す
るのにも使われる。マルチプレクサ１２９は、選択され
た暫定指数部レジスタからの暫定指数部をレベル２およ
び３閾値検査回路１３０に供給する。

好ましい実施例では、閾値検査回路１３０は統合記憶／
実行機構（Ｃ５ＥＵ　）６６中に含まれる。

ただしこれは設計上の一選択にすぎない。別の設計では
、レベル２および８閾値検査回路１３０を、ＰＦＵ制御
機構３２中に配置することもできる。

レベル２および３閾値検査回路１３０は、レベル１閾値
検査回路９５と機能的に同等な回路な実現するものであ
り、暫定指数部が第２の指数閾値範囲に含まれる場合、
暫定指数部境界内信号（ＷＩＢ）を供給する。

さらに、有効加算テスト回路９６と基本的に同等の有効
加算テスト回路１３１のあるレベルが、浮動小数点演算
機構１０のオペランド・バス４４から小数部ゼロ・ビッ
トと符号ビットを受は取る。

これらの信号は、通常加算クラス演算実行機構４２内で
生成される。有効加算テス゛ト回路１３１は、第２表に
もとづいてＡ信号を出力し、このＡ信号はその暫定指数
部に対する実行開始信号および境界内信号（ＷＩＢ）と
−緒に、レベル２応答トリガ回路１３２およびレベル３
応答トリガ回路１３３に供給される。

レベル２応答トリガ回路１３２は、ソース・サイクルの
後の最初の目的サイクルのＴ１の始めに、レベル２応答
を供給する。レベル２応答は、第３表の各項にもとづい
て生成される。

裏−」Ｌ−入 レベル２応答の項 １　　　　　　　　　　　　　　　条　　　件（ＩＣＷ
ＩＢ−ＤＩＶ　５Ｔ−Ｓ（ＪＲＴ−ＺＩＴ−非セロテ割
る５ＯＵＲＣＥ　ＲＶ） （ＩＣＷＩＢ−ＤＩＶ　５Ｔ−ＳＱＲＴ−ＳＡ・　　　
正の数の開平５ＯＵＲＣＥ　ＲＶ） （ＩＣＷＴＢ−ＡＤＤ　５Ｔ−Ａ−ＳＯＵＲＣＥ　ＲＶ
）　　有効加算・非セロ（ＩＣＷＩＢ−ＭＵＬＴ　５Ｔ
−ＳＯＵＲＣＥ　ＲＶ）　　乗算境界内第１項は、その
暫定指数部が第２の指数閾値範囲に含まれ、除数がゼロ
でない除算に対する応答を生成させる。第２項は、正の
数に関する開平に対するレベル２応答をもたらす。第３
項は、第１図の判断ブロック５３と５４でレベル１応答
の条件に該当しなかった有効加算に対するレベル２応答
をもたらす。第４項は、その暫定指数部が第２の指数閾
値範囲に含まれるが、第１図のステップ５１．５３．５
４のテストにすべて失格した乗算に対するレベル２応答
をもたらす。

レベル２応答トリガ回路１３２は、レベル１応答トリガ
回路１１６と同じやり方で、ラッチされた形式およびラ
ッチされない形式のレベル２応答を供給する。ラッチさ
れたレベル２応答は、ＯＲゲート１２０と１２１を通過
して、妥当性応答信号を条件づける。

レベル３応答は、加算クラス演算、すなわち有効減算ま
たは結果がゼロの有効加算の場合、有効数字マスク（Ｓ
Ｍ）が解除された（すなわちＳＭ＝０の）とき、レベル
３応答トリガ回路１３３によって供給される。好ましい
実施例では、レベル３応答トリガ回路１８３はステージ
・サイクルのＴ１中に活動開始される。加算クラス演算
の場合、ステージ・サイクルは、バイブ・サイクルから
３つ後のサイクルである。レベル３応答は、適切な目的
レジスタ中のＲＶがセットされたままのとき有効に活動
開始される。好ましい実施例では、適切な目的レジスタ
のＲＶビットの状態は、レベル２有効加算テスト回路１
８１の出力をラッチすることにより与えられる。レベル
３応答トリガ回路１３３は、適切な目的レジスタ内のＲ
Ｖビットの実際の状態を検出することにより、この機能
を重複できることは明らかである。

最後に、バイブライン式レジスタ中の命令が早期妥当性
応答をもたらさずに書込み目的レジスタ７４に移る場合
、その命令の演算シーケンスが完了したとき、通常通り
レベル４応答トリガ回路１３５が妥当性応答をもたらす
。レベル４応答は、レベル４応答トリガ回路１３５から
ＯＲゲート１２１を経て直接、妥当性応答として供給さ
れる。

容易にわかるように、応答トリガ回路１１６．１３２．
１３３．１３５は、基本的に適切なバイブライン式レジ
スタ内のＲＶビットの状態によってゲートされる。した
がって、ＲＶビットが妥当性応答の生成とほぼ同時にリ
セットされることが重要である。バイブライン式レジス
タ中のＲＶビットは、応答トリガ回路１１６．１３２．
１３３のうちの１つがあるレベルの応答を生成したとき
、リセットされる。このため、それ以降、応答は生成さ
れなくなる。たとえば、レベル１応答トリガ回路１１６
がレベル１応答を活動化すると、ＯＲゲート１２０の出
力がＯＲゲート１２１だけでなく、ソース・レジスタ６
９のＲＶフィールドを制御するゲーテインク回路にも供
給される。図には示してないが、ソース・レジスタのＫ
Ｖフィールド用のゲーティング回路は、好ましい実施例
では通常のラッチから構成され、その人力ボートがバイ
ブ・レジスタのＲＶフィールドの内容を受は取る。この
ラッチは、ゲートされたＴＬツクックによってクロック
される。ＴＬツクック・ゲートは、ＯＲゲート１２０か
ら出力されるリセット信号の状態によって制御される。

好ましい実施例では、ＯＲゲート１２０から出力された
リセット信号が正の状態のとき、各バイブライン式レジ
スタのＲ■フィールドがリセットされる。したがって、
いずれかのバイブライン式レジスタ内でＲＶビットがセ
ットされている場合、当然のことながら、関連する命令
については妥当性応答は生成されず、したがって次の命
令は出されないことになる。このため、ｌ’ｔＶビット
がセットされた命令がレジスタ内にある限り、バイブラ
イン式レジスタは後続の命令に対してロックされる。ま
たバイブライン式レジスタのどのレジスタのＲＶビット
もセットされていないとき、バイブライン式レジスタは
有効にアシロツクされる。

早期妥当性応答と順序を合わせた条件コードのセツティ
ングおよび割込み要求の生成は、第１０図、第１１Ａ図
および第１１Ｂ図を参照すれば理解できる。先に述べた
ように、条件コードは、加算クラス演算の影響を受ける
。したがって、レベル１またはレベル２の早期妥当性応
答をもたらす有効加算では、結果の予想出力にもとづい
て条件コードを生成しなければならない。レベル１また
はレベル２の早期妥当性応答を生成する有効加算用の１
対のデコーダが、単一のブロック１７０で示しである。

レベル１条件コード・デコーダおよびレベル２条件コー
ド・デコーダは、第２Ａ図のレベル１およびレベル２応
答トリガ回路で使用できる信号と同等の信号を受けて同
等に動作する。

すなわち、レベル１条件コード・デコーダは、テスト回
路が使用する２Ｂ信号およびＳＡ倍信号入力として受は
取る。レベル２条件コード・デコーダは、レベル２有効
加算テスト回路１３１が使用する対応する信号を受けて
動作する。レベル１およびレベル２のデコード動作は、
次式で記載される。

Ｂ＝ＺＢ−５Ａ　　　　　　　（２） Ｃ＝ＺＢ−５Ａ　　　　　　　（３） レベル３条件コード・デコーダは、浮動小数点演算機構
（ＦＰＵ）１０の結果バス４３を介して結果の小数部と
符号を受は取り、第４表にもとづいて条件コードを生成
する。

第　　４　　表 ＺＲＦ　　５ＦｔＦ　　Ｂ　　Ｃ 第４表で、項ＺＦｔＦは結果の小数部オール・ゼロ・ビ
ットであり、項ＳＲＦは結果の小数部符号ビットであり
、どちらも加算クラス演算実行機構４２から結果バス４
３を介して得られる。出力項ＢとＣは、２ビツトの条件
コードを定義する。

条件コード・デコーダ１７０と１７１の出力は、それぞ
れ３つのＡＮＤゲート１７２．１７３．１７４を経て供
給される。これらのＡＮＤゲートの出力端子は単一のＯ
ＦＬゲート１７５に結合されている。ＯＲゲート回路１
７５の出力は、条件コード・レジスタ１７６にラッチさ
れ、３状態ドライバ回路１７７に供給される。３状態ド
ライバ回路１７７の出力端子は、別の３状態ドライバ回
路１７９と共通の２ビツト幅のバス１７８に結合されて
いる。３状態ドライバ回路１７９は、妥当性応答がレベ
ル４で供給される場合、条件コードを供給する。３状態
ドライバ１７７と１７９の出力は、条件コードとしてエ
ミュレーション援助処理機構（ＲＡＰ）１４に供給され
る。

割込み要求が、レベル３の早期妥当性応答と同期してＡ
ＮＤゲート１８０によって生成される。

ＡＮＤゲート１８０は、加算実行機構４７から結果小数
部オール・ゼロ・ビットＺＲＦを受は取り、プログラム
状況ワード（ｐｓｗ）から有効数字マスク（ＳＭ）を受
は取り、また書込みステージ書込みゲート信号を受は取
る。書込みステージ書込みゲート信号は、実行を完了す
べき命令が加算クラス演算命令のとき通常通り生成され
る。たとえば命令が比較命令の場合、書込みステージ書
込みゲート信号は非活動化され、割込み要求は抑制され
る。ＡＮＤゲート１８０の出力は、割込み要求レジスタ
１８２に供給され、割込み要求レジスタ１８２の出力は
３８態ドライバ回路１８３に送られる。３状態ドライバ
回路１８３の出力端子は、エミュレーション援助処理機
構（ＥＡＰ）１４につながる割込み要求バス１８４に通
常通り接続されている。３状態ドライバ回路１８５も割
込み要求バス１８４に接続され、正しい条件が得られか
つ今実行を完了したばかりの演算に対して以前の割込み
要求が生成されていないとき、通常通りレベル４で割込
み要求信号を生成するようになっている。

ＡＮＤゲート１７２．１７３．１７４はぞれぞれラッチ
１９０．１９１．１９２の出力によって活動化される。

ラッチ１９０，１９１．１９２は、それぞれラッチされ
たレベル１、レベル２およびレベル３の妥当性応答を受
は取るように接続されている。このため、それぞれの早
期応答レベルで生成される条件コードの供給とそのレベ
ルに対する適切な妥当性応答信号が同期される。たとえ
ば、第１１Ａ図のレベル１応答の波形で、ＯＦｔゲート
１２０に入力されたラッチされたレベル１の妥当性応答
を表わす早期妥当性応答の波形２２０は、ソース・サイ
クルのＴ１サブサイクル以降、エミュレーション援助処
理機構（ＥＡＰ）１４に供給される。（また、ラッチさ
れないレベル１の妥当性応答は、波形２２０の破線部分
２２１で表わすように、同じサイクルの時間ＴＯで活動
化されることにも留意されたい。）早期妥当性応答（波
形２２０の実線部分）をエミュレーション援助処理機構
１４が受は取ると、エミュレーション援助処理機構１４
は、波形２２２の正の部分で定義される時間内に条件コ
ード信号と割込み要求信号を抽出する。条件コードは３
状態ドライバ回路１７７を経てエミュレーション援助処
理機構１４に供給される。３状態ドライバ回路１７７は
、ソース・サイクルのＴ２でラッチ１９０によって活動
化されるレベル１応答によって活動開始される。ただし
、条件コード自体が３状態ドライバ回路１７７に供給さ
れるのは、ソース・サイクルのＴＬでＡＮＤゲート１９
５が活動開始されてからである。すなわち、条件コード
信号（波形２２４）は、ソース・サイクルの最終サブサ
イクル中に条件コード・バス１７８を介してエミュレー
ション援助処理機構１４に出力され、エミュレーション
援助処理機構１４の抽出期間（波形２２２）中にエミュ
レーション援助処理機構１４による抽出に使用できる。

３状態ドライバ回ｉ！８１７７は、レジスタ１９８がク
ロックされると、ソース・サイクルから２つ後のサイク
ルのＴＯでリセットされ、波形２２４を遷移２２５で降
下させる。

３状態ドライバ回路１７９と１８５は、早期妥当性応答
が供給されるとき、プッシュプル・ドライバ回路２１３
によって使用禁止にされる。３状態ドライバ回路１７９
と１８５は、条件コード・パスと割込み要求バス上の信
号状態を整定させるため、３状態ドライバ回路１７７と
１８３が活動開始される前に使用禁止になる。これは、
第１１Ａ図のレベルｌ応答の波形で波形２２６として示
しである。プッシュプル・ドライバ回路２１３は、ラッ
チされない応答がＯＲゲート２２１を経てＯＲゲート２
１２に供給されることにより、できるだけ早い時間に活
動化される。このため、プッシュプル・ドライバ回路２
１３は、ソース・サイクルの始めに浮動小数点レジスタ
・デゲート信号を出力することができる。レジスタ２１
０と２１１は、ソース・サイクルの後のｌｌ７２サイク
ルの間、ラッチされた応答信号をラッチし、それによっ
て、早期妥当性応答と可能な条件コードがエミュレーシ
ョン援助処理機構（ＥＡＰ’）１４に供給される間中ず
つと、３状態ドライバ回路１７９と１８５はデゲートさ
れたままとなる。

最後に、レベル１応答の波形は、早期妥当性応答の生成
後に命令が波形２２６を出すと浮動小数点演算機構（Ｆ
ＰＵ）１０が予想できる最も早い時間を示す、波形２２
７を含んでいる。

第１１Ａ図のレベル２応答の波形および第２Ａ図の回路
を調べると、レベル１の早期妥当性応答について今説明
した信号シーケンスが、ＩＦＰＵサイクルだけ時間的に
遅れていることが確認できる。

レベル３応答の波形は、可能な割込み要求が生成できる
のはレベル３の間だけである点が興味深い。この点に関
して、割込み要求ドライバ回路１８３は条件コード・ド
ライバ回！！８１７７と同じやり方で活動開始される。

したがって、レジスタ１８２から３状態ドライバ回路１
８３に入力される割込み要求線の状態が、割込み要求パ
ス上の信号を決定する。ソース・サイクルの後の最初の
目的サイクルの完了時に、結果の小数部が加算クラス演
算実行機構４２によって浮動小数点演算機構（ＦＰＵ）
１０の結果バス４３上に供給され、統合記憶／実行機構
６６から利用できる。このとき、ＡＮＤゲート１８０の
出力は、結果の小数部とプログラム状況ワード（ｐｓｗ
）中の有効数字マスク（ＳＭ）の状態に応じた状態を取
る。結果の小数部がすべてゼロで、かつ有効数字マスク
がセットされている場合、ＡＮＤゲートの出力が活動化
される。活動化された出力は目的サイクルの時間ＴＬで
レジスタ１８２に捕捉され、ステージ・サイクルの後の
最初のサイクルまで、ドライバ回路１８３に割込み要求
パスをドライブさせる。

レベル４応答の波形は、１８Ｍシステム／３７０が浮動
小数点演算の完了時にどのようにして非早期妥当性応答
を供給するかを示すために示したものである。

以上、本発明を具体的に好ましい実施例を参照しながら
図示し説明してきたが、特許請求の範囲に示す如き本発
明の概念とその範囲から外れることなく、それに変更を
加えることができることを、当業者なら容易に理解する
はずである。

Ｅ０発明の詳細 な説明した如く本発明によれば、現在実行中の浮動小数
点算術命令についての妥当性応答が命令の実行完了前に
供給されるので、同時に複数の浮動小数点算術命令が実
行でき、パイプライン式アーキテクチャの利点を生かす
ことができる。また命令の発行速度が加速されるので合
計の計算速度も向上する。

【図面の簡単な説明】

第１図は本発明の実施例に基づく早期妥当性応答発生の
流れを示す図、第２Ａ図および第２Ｂ図は第１図の流れ
図を実現するためのパイプライン式制御機構の構成を示
す図、第３図は浮動小数点算術命令の基本形式を示す図
、第４図は条件的に割込み可能な順序で命令を出す命令
発行部に対し演算を行なう浮動小数点演算機構およびそ
れに関連する構成要素構成を示す図、第５図は第４図の
浮動小数点演算機構の詳細を示す図、第６図は２進表示
による浮動小数点算術命令のオペランドを示す図、第７
図は１Ｂ進表示による浮動小数点算術命令のオペランド
を示す図、第８図は第２Ａ図および第２Ｂ図のパイプラ
イン式制御機構で使われる指数閾値検査論理回路および
有効加算論理回路の構成を示す図、第９図は妥当性応答
トリガ論理回路の構成を示す図である。ヤ１ｏ　ｉ　１
漆渾＃４’ｅ肖出願人　　インターナショナル・ビジネ
ス・マシーンズ・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） 才　３　の　　や金形式゛ ２道（ｆ父、ｊ５づれｒニオぜランド ′γ！鱈／ｌＪ・速算小数部− 才　７　図　１６４．春示９ｒ０才ぜランドＯ鳴Ｎ ＋”−６／ １←

Claims (1)

1. 【特許請求の範囲】 浮動小数点演算装置が浮動小数点算術命令に応答して一
   対のオペランドに対して遂行する浮動小数点算術演算に
   ついて妥当性応答を発生する装置であって、 （ａ）浮動小数点算術命令の完了前に該浮動小数点算術
   命令のオペランドの指数を組み合わせて暫定的な指数部
   を生成し該暫定的な指数部が所定の値の範囲に入ってい
   るかどうかを判断する第１の手段と、 （ｂ）オペランドの指数部および小数部から、浮動小数
   点算術命令が非ゼロの結果を生ずる有効加算命令である
   のかまたは有効減算命令であるのかを判断する第２の手
   段と、 （ｃ）上記第１の手段および第２の手段に応答して、 （イ）浮動小数点算術命令が乗算クラスの命令でありか
   つ上記暫定的な指数部が上記所定の値の範囲に入ってい
   る場合、または、 （ロ）浮動小数点算術命令が有効加算命令であり上記暫
   定的な指数部が上記所定の値の範囲に入っておりかつ該
   浮動小数点算術命令がその実行により非ゼロの結果を生
   ずるものである場合に、 上記浮動小数点算術命令の完了前に妥当性応答を発行す
   る第３の手段と、 より成る妥当性応答発生装置。