JPH0192829A - 浮動小数点演算器 - Google Patents
浮動小数点演算器Info
- Publication number
- JPH0192829A JPH0192829A JP62247801A JP24780187A JPH0192829A JP H0192829 A JPH0192829 A JP H0192829A JP 62247801 A JP62247801 A JP 62247801A JP 24780187 A JP24780187 A JP 24780187A JP H0192829 A JPH0192829 A JP H0192829A
- Authority
- JP
- Japan
- Prior art keywords
- condition code
- mantissa
- operands
- floating point
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000010606 normalization Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- SYCLRLSYDSKRQU-RVMDOCBSSA-N (5e,8e,11e,14e)-20-fluoranylicosa-5,8,11,14-tetraenoic acid Chemical compound OC(=O)CCC\C=C\C\C=C\C\C=C\C\C=C\CCCCC[18F] SYCLRLSYDSKRQU-RVMDOCBSSA-N 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 235000011962 puddings Nutrition 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に関し、特に科学技術計算に用
いられる浮動小数点データの演算を実行する浮動小数点
演算器に関する。
いられる浮動小数点データの演算を実行する浮動小数点
演算器に関する。
科学技術計算の分野では、主たるデータ表現形式に浮動
小数点データ形式が用いられる。これは実数を１ビツト
の符号部Ｓ、７ビツトの指数部Ｅ。
小数点データ形式が用いられる。これは実数を１ビツト
の符号部Ｓ、７ビツトの指数部Ｅ。
および仮数部Ｍにより表わす。指数は１６を基底とする
。これによれば、実数は８６ＦＸ１１６ のように表わ
される。仮数は短精度形式では６桁５バイトであり、良
精度形式では、１４桁７バイトである。
。これによれば、実数は８６ＦＸ１１６ のように表わ
される。仮数は短精度形式では６桁５バイトであり、良
精度形式では、１４桁７バイトである。
浮動小数点データの加減算のアルゴリズムには次のよう
になっている。
になっている。
【１）２つのオペランドの指数を比較する。
（２）指数の小なるオペランドの仮数を、指数の差分の
桁数分布にシフトし、両オペランドの桁を合わせる。
桁数分布にシフトし、両オペランドの桁を合わせる。
Ｃ５）仮数同志の加算域を行なう。
（４）中間和の上位より連続するゼロの桁数を調べる。
（５）中間和な左くシフトして上位のゼロの桁をつめる
。
。
（６）中間和なシフトした桁数だけ大なる指数より減算
する。
する。
（７）７ＪｒＪ減算の結果より符号乞決定する。
（８）演算結果を調べて条件コードを決定する。
条件コードは、演算結果の仮数が０の場合はへ仮数が０
でない場合は符号が負であればｔ 正であ几ば２のよう
に決定する。
でない場合は符号が負であればｔ 正であ几ば２のよう
に決定する。
従来の技術では、条件コードを決定する時期が遅いため
、条件コードを変更する浮動小数点命令の後に、条件付
分岐命令を実行すると、判定が条件コードの決定まで遅
れるという問題があった。
、条件コードを変更する浮動小数点命令の後に、条件付
分岐命令を実行すると、判定が条件コードの決定まで遅
れるという問題があった。
すなわち、条件付分岐命令の実行サイクル数が多いため
、性能上の問題があった。これに関連するものとして例
えば特公昭５７−９０８８号公報がある。
、性能上の問題があった。これに関連するものとして例
えば特公昭５７−９０８８号公報がある。
本発明の目的は浮動小数点命令において条件コードを早
期に決定することにより、条件は分岐命令の実行性能を
改善することにある。
期に決定することにより、条件は分岐命令の実行性能を
改善することにある。
上記目的は２つの入力オペランドを直接比較して条件コ
ードを決定することにより達成される。
ードを決定することにより達成される。
すなわち、両オペランドの符号比較情報、指数比較情報
、仮数比較情報、および条件コード生成制御情報により
、条件コードを演算結果を待つことな（早期に決定する
。
、仮数比較情報、および条件コード生成制御情報により
、条件コードを演算結果を待つことな（早期に決定する
。
まず、符号比較回路は両オペランドの符号を比較し、演
算が真の加算となるか真の減算となるかを調べる。指数
比較回路は両オペランドの指数を比較し、大小関係を調
べる。仮数比較回路は両オペランドの上位桁の大小関係
を判定し、かつ各オペランド毎の仮数がオールゼロかど
うかｔｖ４べろ。・条件コード生成回路は命令のａ類に
対応する条件コードを上記の比較結果を用いて生成する
。条件コード選択回路は条件コード生成回路で生成した
各命令対応の条件コードを条件コード制御情報にもとづ
いて選択し、条件コードを決定する。
算が真の加算となるか真の減算となるかを調べる。指数
比較回路は両オペランドの指数を比較し、大小関係を調
べる。仮数比較回路は両オペランドの上位桁の大小関係
を判定し、かつ各オペランド毎の仮数がオールゼロかど
うかｔｖ４べろ。・条件コード生成回路は命令のａ類に
対応する条件コードを上記の比較結果を用いて生成する
。条件コード選択回路は条件コード生成回路で生成した
各命令対応の条件コードを条件コード制御情報にもとづ
いて選択し、条件コードを決定する。
第１図は本発明の一実施例を示す。
１０は第２オペランドを転送するデータバスで、ＦＡＡ
几２０はそのデータを保持するラッチである。
几２０はそのデータを保持するラッチである。
１１は第１オペランドを転送するデータバスで、ＦＡ
Ｂ Ｒ２１はそのデータを保持するランチである。
Ｂ Ｒ２１はそのデータを保持するランチである。
Ｐ几ＢＡ３０はラッテＦＡＡ凡２０とラッチＦＡＩ３几
２１にセットされた浮動小数点データの指数部を入力し
、大小比較を行なう比較回路である。Ｐ几５Ｈ３１はそ
の結果により指数の小なる方のオペランドの仮数ｓｔ選
び、指数の差分だげ右にシフトして１桁合せを行なうプ
リンタである。
２１にセットされた浮動小数点データの指数部を入力し
、大小比較を行なう比較回路である。Ｐ几５Ｈ３１はそ
の結果により指数の小なる方のオペランドの仮数ｓｔ選
び、指数の差分だげ右にシフトして１桁合せを行なうプ
リンタである。
Ｔ／Ｃ３２は指数の大なる方のオペランドの仮数部を選
び、演算が真の減算の場合にはその１の補数を作成する
真数／補数回路である。ＰＡ５５はプリン７りＰ几８Ｈ
３１とＴ／Ｃ３２の出力を入力し、２進加算を行なう並
列加算器である。
び、演算が真の減算の場合にはその１の補数を作成する
真数／補数回路である。ＰＡ５５はプリン７りＰ几８Ｈ
３１とＴ／Ｃ３２の出力を入力し、２進加算を行なう並
列加算器である。
ＺＤＥ（１４は並列加算器ＰＡ３３から出力される仮数
の中間和を調べて、上位から連続する零の桁数を求める
。これをボスト・ノーマライズ数と呼ぶ。シフタＰＯ３
Ｈ５５はボストノーマライズ数だけ中間和を左にシフト
し、仮数をボストノーマライズする。演算器Ｐ ＯＢ
Ａ５６はボストノーマライズ数だけ指数より減算し、指
数のボストノーマライズを行なう。
の中間和を調べて、上位から連続する零の桁数を求める
。これをボスト・ノーマライズ数と呼ぶ。シフタＰＯ３
Ｈ５５はボストノーマライズ数だけ中間和を左にシフト
し、仮数をボストノーマライズする。演算器Ｐ ＯＢ
Ａ５６はボストノーマライズ数だけ指数より減算し、指
数のボストノーマライズを行なう。
符号回路５ＧＮ５７は演算結果の符号を決める論理であ
る。ラッチＦＡＰＺ２２は、以上の演算結果を保持する
ラッチであり、データバスｚ１２より外部へ転送する。
る。ラッチＦＡＰＺ２２は、以上の演算結果を保持する
ラッチであり、データバスｚ１２より外部へ転送する。
条件コード決定回路ＰＣＣ４０は、符号回路５ＧＮ３７
が生成する演算結果の符号と、零検出回路ＺＤＥＣ５４
にて検出する仮数部の零状態を調べて条件コードを決定
する。
が生成する演算結果の符号と、零検出回路ＺＤＥＣ５４
にて検出する仮数部の零状態を調べて条件コードを決定
する。
条件コード決定回路ＦＣＣ５０は、ラッチＦＡＡＲ２０
とラッチＦＡＢＲ２１に保持されている各々第２オペラ
ｙドと第１オペランドのデータを直接調べて条件コード
を決定する。
とラッチＦＡＢＲ２１に保持されている各々第２オペラ
ｙドと第１オペランドのデータを直接調べて条件コード
を決定する。
第２図は条件コード決定回路ｐｃｃｓｏｙ、−さらに詳
細に示す図である。
細に示す図である。
符号比較回路５１は第１オペランド（ＯＰｌ）と第２オ
ペランド（ＯＦ２）の符号を入力し、その組合せを求め
る回路である。指数比較回路５２は両オペランドの指数
音入力し、大小関係′Ｆｒ：調べる回路である。仮数比
較回路５３は、両オペランドの仮数す調べて、オールゼ
ロであることの検出および、。
ペランド（ＯＦ２）の符号を入力し、その組合せを求め
る回路である。指数比較回路５２は両オペランドの指数
音入力し、大小関係′Ｆｒ：調べる回路である。仮数比
較回路５３は、両オペランドの仮数す調べて、オールゼ
ロであることの検出および、。
上位４ビツト（１桁）の大小関係ｙｒｇべる回路である
。条件コード生成回路５４は、符号比較回路５１指数比
較回路５λおよび仮数比較回路５５の結果を組合せて命
令毎の条件コードを生成する。条件コード選択回路５５
は命令コードに応じて、条件コード生成回路５４が生成
した命令毎の条件コードの中から選択して条件コードを
決定する。
。条件コード生成回路５４は、符号比較回路５１指数比
較回路５λおよび仮数比較回路５５の結果を組合せて命
令毎の条件コードを生成する。条件コード選択回路５５
は命令コードに応じて、条件コード生成回路５４が生成
した命令毎の条件コードの中から選択して条件コードを
決定する。
第３図は、ＦＣＣ５０内の各部の機能をさらに詳細に表
わした表である。
わした表である。
第３図中のＦｌ／Ｆ２．ｆ １／ｆ ２．Ｅ１／Ｅ２゜
８１／８２は、各々第１／２オペランドの仮数。
８１／８２は、各々第１／２オペランドの仮数。
仮数の上位４ビツト、指数、符号を表わす。
ロード命令では、第２オペランドの仮数が０（Ｆ２−０
）の場合、条件コードは０に、Ｆ２？０の場合は、第２
オペランドの符号が０（８２−０）と１（８２−１）に
対応して、各々条件コードを２と１に決定する。
）の場合、条件コードは０に、Ｆ２？０の場合は、第２
オペランドの符号が０（８２−０）と１（８２−１）に
対応して、各々条件コードを２と１に決定する。
加算命令と比較命令では、次のように条件コードを決定
する。
する。
まず、両オペランドの仮数がともに０ （ＰＩ −０で
かつＦ’２−ｏ）ならば条件コードｔＯＫ決定する。
かつＦ’２−ｏ）ならば条件コードｔＯＫ決定する。
次にどちらか一方の仮数が０でない（Ｆ１崎０ｏｒＦ１
＋ｏ）場合について説明する。
＋ｏ）場合について説明する。
符号を比較してともに負（８１ｗ１．ａｎｄ ８２−
１）であれば、指数を比較し、指数の犬なる方のオペラ
ンドの仮数が０でなければ条件コードを１に決定し、も
し０であれば予測ができないため、予測成功を表わす信
号な０にリセットする。指数が等しい場合はどちらか一
方の仮数は０でないから条件コードを１に決定する。両
オペランドの符号がともＫＯ（８１−Ｏａｎｄ ８２−
０）の場合も同様である。
１）であれば、指数を比較し、指数の犬なる方のオペラ
ンドの仮数が０でなければ条件コードを１に決定し、も
し０であれば予測ができないため、予測成功を表わす信
号な０にリセットする。指数が等しい場合はどちらか一
方の仮数は０でないから条件コードを１に決定する。両
オペランドの符号がともＫＯ（８１−Ｏａｎｄ ８２−
０）の場合も同様である。
次に、両オペランドの符号が異なり、８１−０でかつ８
２−０の場合を説明する。
２−０の場合を説明する。
指数の大小関係を比較し、指数大なる方の仮数の上位４
ビツトが０でなければ（ｆ２ＡｖＯ，またはｆ １４０
）、条件コードを各々１／２に決定する。もし仮数の
上位４ビツトが０であれば、予測できないので、予測成
功信号ｔｏにリセットする。
ビツトが０でなければ（ｆ２ＡｖＯ，またはｆ １４０
）、条件コードを各々１／２に決定する。もし仮数の
上位４ビツトが０であれば、予測できないので、予測成
功信号ｔｏにリセットする。
指数が等しい場合（Ｅｌ−Ｅ２）は、さらに仮数の上位
４ビツトの大小関係を比較し、ｆｌ（ｆｌでは１に、ｆ
ｌ）ｆｌでは２に条件コードを決定する。ｆｌ−ｆｌで
は予測できないので、予測成功信号な０にリセットする
。５１−１かつＳ２−〇の場合も同様である。
４ビツトの大小関係を比較し、ｆｌ（ｆｌでは１に、ｆ
ｌ）ｆｌでは２に条件コードを決定する。ｆｌ−ｆｌで
は予測できないので、予測成功信号な０にリセットする
。５１−１かつＳ２−〇の場合も同様である。
第４図は浮動小数点演算器のタイムチャートを表わして
いる。演算のためのオペランドが入力レジスタであるＦ
ＡＡＲ２０とＦＡＢＲ２１にセットされてから、演算を
実行し、その結果を結果レジスタＦＡＰＺ２２にセット
するまで２マシンサイクルを必要とする。一方、条件コ
ードは演算より求めたＰＣＣａＯは演算開始より２マシ
／サイクル後に確定するのに対し、予測回路により求め
るＦＣＣ５０は１マシンサイクルで確定する。
いる。演算のためのオペランドが入力レジスタであるＦ
ＡＡＲ２０とＦＡＢＲ２１にセットされてから、演算を
実行し、その結果を結果レジスタＦＡＰＺ２２にセット
するまで２マシンサイクルを必要とする。一方、条件コ
ードは演算より求めたＰＣＣａＯは演算開始より２マシ
／サイクル後に確定するのに対し、予測回路により求め
るＦＣＣ５０は１マシンサイクルで確定する。
本発明によれば浮動小数点演算により決定する条件コー
ドを、演算結果から生成する場合に比べて１マシンサイ
クル以上も早く確定することができる。この条件コード
の決定時期の前倒しは、条件コードを調べて判定する条
件付分岐命令の性能の改善になる。条件付分岐命令の実
行には約５マシンサイクル必要とされるため、約３０％
の性能改善をすることが可能である。
ドを、演算結果から生成する場合に比べて１マシンサイ
クル以上も早く確定することができる。この条件コード
の決定時期の前倒しは、条件コードを調べて判定する条
件付分岐命令の性能の改善になる。条件付分岐命令の実
行には約５マシンサイクル必要とされるため、約３０％
の性能改善をすることが可能である。
第１図は本発明の一実施例を示す図。
第２図は第１図の条件コード決定回路の詳細を示す図、
第３図は第２図を説明する図、
第４図は本発明の一実施例の動作タイムチャートを示す
。 ５１・−符号比較回路、５２−・・指数比較回路、５５
−・仮数比較回路、５４・−条件コード生成回路、５５
・・・条件コード選択回路。
。 ５１・−符号比較回路、５２−・・指数比較回路、５５
−・仮数比較回路、５４・−条件コード生成回路、５５
・・・条件コード選択回路。
Claims (1)
- １、浮動小数点データの２つのオペランドを直接比較し
、符号比較回路、指数比較回路、仮数比較回路から構成
される条件コード決定回路を有することを特徴とする浮
動小数点演算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62247801A JPH0192829A (ja) | 1987-10-02 | 1987-10-02 | 浮動小数点演算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62247801A JPH0192829A (ja) | 1987-10-02 | 1987-10-02 | 浮動小数点演算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0192829A true JPH0192829A (ja) | 1989-04-12 |
Family
ID=17168856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62247801A Pending JPH0192829A (ja) | 1987-10-02 | 1987-10-02 | 浮動小数点演算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0192829A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0256358A2 (en) * | 1986-08-15 | 1988-02-24 | International Business Machines Corporation | Accelerated validity response permitting early issue of instructions dependent upon outcome of floating point operations |
| JP2011086133A (ja) * | 2009-10-16 | 2011-04-28 | Fujitsu Ltd | 浮動小数点加算器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128331A (ja) * | 1985-11-29 | 1987-06-10 | Nec Corp | 情報処理装置 |
-
1987
- 1987-10-02 JP JP62247801A patent/JPH0192829A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128331A (ja) * | 1985-11-29 | 1987-06-10 | Nec Corp | 情報処理装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0256358A2 (en) * | 1986-08-15 | 1988-02-24 | International Business Machines Corporation | Accelerated validity response permitting early issue of instructions dependent upon outcome of floating point operations |
| JP2011086133A (ja) * | 2009-10-16 | 2011-04-28 | Fujitsu Ltd | 浮動小数点加算器 |
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