DE10393845T5

DE10393845T5 - Halbleitertestgerät

Info

Publication number: DE10393845T5
Application number: DE10393845T
Authority: DE
Inventors: Hideyuki Oshima
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2002-12-20
Filing date: 2003-12-18
Publication date: 2005-11-10
Also published as: US7196534B2; US7330045B2; US20060156126A1; CN100424518C; US20070146000A1; JP4446892B2; KR20050084376A; WO2004057354A1; CN1729400A; JPWO2004057354A1; KR100942104B1

Abstract

Halbleitertestgerät, dadurch gekennzeichnet, dass es folgendes umfasst:
einen ersten Zeitinterpolator, in den Takte, die von einem Prüfling ausgegeben werden, eingegeben werden und der die Takte durch eine Vielzahl von Freigaben empfangt, die konstante Zeitablaufintervalle aufweisen, und der die Takte als zeitsequentielle Pegeldaten ausgibt;
einen zweiten Zeitinterpolator, in den Ausgabedaten, die von einem Prüfling ausgegeben werden, eingegeben werden und der die Ausgabedaten durch eine Vielzahl von Freigaben empfangt, die konstante Zeitablaufintervalle aufweisen, und der die Ausgabedaten als zeitsequentielle Pegeldaten ausgibt; und
eine erste Auswahlschaltung, die die zeitsequentiellen Pegeldaten empfängt, die aus dem ersten und zweiten Zeitinterpolator ausgegeben werden, wodurch die Ausgabedaten ausgewählt werden, die in den zweiten Zeitinterpolator mit dem Flankenzeitablauf der Takte eingegeben werden, die in den ersten Zeitinterpolator eingegeben werden, und die ausgewählten Daten als Messdaten des Prüflings ausgegeben werden,
wobei der erste und/oder zweite Zeitinterpolator mit einem Flankenselektor ausgestattet ist, in den die zeitsequentiellen...

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft ein Halbleitertestgerät, der ein Bestehen/Versagen eines Prüflings durch Vergleichen von Ausgabedaten, die vom Prüfling ausgegeben werden, mit festgelegten Erwartungswertedaten erfasst. Um genauer zu sein, die Erfindung betrifft ein Halbleitertestgerät, das eine Source-Synchronous-Schaltung enthält, die in der Lage ist, Takte und Ausgabedaten zu erhalten, die vom Prüfling als zeitsequentielle Pegeldaten ausgegeben werden, und die Ausgabedaten des Prüflings mit dem Zeitablauf einer ansteigenden Flanke, einer fallenden Flanke oder sowohl ansteigender als auch fallender Flanken eines Taktsignals abzurufen, das vom Prüfling ausgegeben wird, und die demgemäß in der Lage ist, die Ausgabedaten an einem Signaländerungspunkt synchronisiert mit dem Jittern des Bauelements abzurufen, wodurch ungeachtet dem Jittern ein korrektes Testergebnis erhalten wird, und das speziell geeignet ist zum Testen eines Bauelements vom DDR-Typ, aus dem Daten sowohl an ansteigenden als auch an fallenden Flanken eines Takts als Datenraten ausgegeben werden.
Erfindungshintergrund
Im Allgemeinen erfasst oder bestimmt ein Halbleitertestgerät (LSI-Tester), das ein Halbleiterbaueelement testet, durch Eingabe eines festgelegten Testmustersignals in einen Prüfling (DUT) als Testobjekt und Vergleichen der Ausgabedaten aus dem Prüfling mit einem festgelegten Erwartungswertemustersignal, um eine Übereinstimmung derselben zu erfassen, ob der Prüfling in Ordnung/fehlerhaft ist.
Unter Bezugnahme auf 8 wird ein Halbleitertestgerät dieses Typs beschrieben werden. 8 ist ein Blockdiagramm, das einen schematischen Aufbau eines herkömmlichen allgemeinen Halbleitertestgeräts (LSI-Tester) zeigt.
Wie es gezeigt ist, umfasst ein herkömmlicher LSI-Tester 110 einen Pegelkomparator 111 zum Vergleichen von Ausgabedaten eines Prüflings (DUT) 101 mit einer Vergleichsspannung bezüglich des Pegels, einen Musterkomparator 112 zum Vergleichen der Ausgabedaten des Prüflings 101 mit einem festgelegten Erwartungswert und ein Flip-Flop 121 zum Eingeben der Ausgabedaten des Prüflings 101 in den Musterkomparator 112 mit einem festgelegten Zeitablauf.
Beim derart aufgebauten herkömmlichen LSI-Tester 110 wird ein festgelegtes Testmustersignal aus einem (nicht gezeigten) Mustergenerator in den Prüfling 101 eingegeben und ein festgelegtes Signal wird als Ausgabedaten aus dem Prüfling 101 ausgegeben. Die Ausgabedaten, die aus dem Prüfling 101 ausgegeben werden, werden in den Pegelkomparator 111 eingegeben.
Die Ausgabedaten, die in den Pegelkomparator 111 eingegeben worden sind, werden bezüglich des Pegels mit der Vergleichsspannung verglichen und an das Flip-Flop 121 ausgegeben.
Das Flip-Flop 121 hält ein Signal aus dem Pegelkomparator 111 als Eingabedaten fest und gibt Ausgabedaten mit einem festgelegten Zeitablauf unter Verwendung einer Freigabe aus einem (nicht gezeigten) Zeitablaufgenerator als ein Taktsignal ausgegeben.
Die Ausgabedaten, die aus dem Flip-Flop 121 ausgegeben werden, werden in den Musterkomparator 112 eingegeben und mit festgelegten Erwartungswertedaten verglichen, die vom Mustergenerator im Tester ausgegebene werden, und es wird ein Ergebnis des Vergleichs ausgegeben.
Dann wird auf der Grundlage des Ergebnisses des Vergleichs eine Übereinstimmung/Nichtübereinstimmung zwischen den Ausgabedaten und dem Erwartungswert erfasst und festgestellt, ob der Prüfling 101 in Ordnung/fehlerhaft ist (Bestehen/Versagen).
Auf diese Weise werden beim herkömmlichen LSI-Tester die Ausgabedaten, die vom Prüfling ausgegeben werden, mit dem Zeitablauf einer Freigabe abgerufen, die mit dem im Tester festgelegten Zeitablauf ausgegeben wird, und der Ausgabezeitablauf der Freigabe wird festgesetzt. Die Ausgabedaten des Prüflings weisen jedoch Jittern auf (unregelmäßige Schwankungen des Zeitablaufs). In der Folge sind die mit dem festen Zeitablauf der Freigabe eingeholten Ausgabedaten nicht konstant, auch im Fall der gleichen Daten, was ein Problem der Unmöglichkeit verursacht, ein genaues Testergebnis zu erhalten.
Unter Bezugnahme auf die 9(a) und 9(b) wird solch eine durch Jittern verursachte Fluktuation in den eingeholten Daten beschrieben werden.
Wie es in 9(a) gezeigt ist, weisen die Ausgabedaten des Prüflings in der Breite eines bestimmten Umfangs Jittern auf und ein Änderungspunkt (ansteigende oder abfallende Flanke) der Ausgabedaten werden um einen Betrag verschoben, der diesem Jitterumfang entspricht. Wenn Ausgabedaten, die solch ein Jittern aufweisen, durch feste Freigaben abgerufen werden, wie es beispielsweise in 9(b) gezeigt ist, werden demgemäß die eingeholten Daten im Fall von „Ausgabedaten 1" ( 9(a)) „H", während die eingeholten Daten im Fall von „Ausgabedaten 2" (9(b)) „L" werden.
Demgemäß tritt beim herkömmlichen Testgerät zum Einholen von Ausgabedaten durch feste Freigaben wegen des Einflusses des Jitterns eine Schwankung der Daten auf, die grundsätzlich identisch sein müssen.
Ein Einfluss solch einem Jitterns ist besonders bei Hochgeschwindigkeits-Halbleiterbauelementen, beispielsweise einem Halbleiterbauelement vom DDR-Typ oder dergleichen, deutlich geworden.
Das Double Data Rate (DDR) ist ein System zum Übertragen von Daten mit dem Zeitablauf sowohl ansteigender als auch fallender Flanken eines jeden Taktsignals. Im Vergleich zu einem Single-Data-Rate-System (SDR-System) zum Übertragen von Daten nur durch eine ansteigende Flanke (oder fallende Flanke) eines Takts, kann das DDR-System zweimal so viele Daten wie der gleiche Taktzyklus übertragen, aber es wird leicht durch das vorhin erwähnte Jittern beeinträchtigt. Demgemäß ist ein genaues Testen tendenziell schwierig.
Darüber hinaus ist beim herkömmlichen Testgerät durch die festen Freigaben ein Problem der Unmöglichkeit des genauen Testens des Prüflings aufgetreten, welcher selbst einen Takt ausgibt. Kürzlich ist ein Bauelement entwickelt worden, das zu Hochgeschwindigkeitsverarbeitung in der Lage ist, welches „RapidIO" (eingetragenes Warenzeichen), „HyperTransport" (eingetragenes Warenzeichen) oder dergleichen verwendet, das als E/A-Schnittstelle der nächsten Generation zum Erreichen einer höheren Geschwindigkeit der Datenübertragung eines Halbleiterbauelements (beispielsweise die CPU von IBM für nächste „PowerPC" (eingetragenes Warenzeichen) oder dergleichen) wahrgenommen werden. Solch ein Bauelement nutzt einen Aufbau, bei dem das Bauelement selbst ein Taktsignal ausgibt und bei dem Ausgabedaten aus dem Prüfling mit dem Flankenzeitablauf eines Takts abgerufen werden, der vom Bauelement selbst ausgegeben wird. Im Fall des Bauelements vom DDR-Typ müssen Ausgabedaten sowohl mit dem Zeitablauf der ansteigenden als auch der abfallenden Flanken des Takts abgerufen werden, der vom Bauelement ausgegeben wird. In der Folge ist es bei herkömmlichen Testgeräten, die die Ausgabedaten durch die festen Freigaben beziehen, schwierig geworden, das Bauelement dieses Typs genau zu testen, da die Ausgabedaten mit dem Zeitablauf abgerufen werden, der keinen Zusammenhang mit dem Takt aufweist, der vom Bauelement ausgegeben wird.
Die vorliegende Erfindung ist vorgeschlagen worden, um die vorhin erwähnten Probleme zu lösen, die der herkömmlichen Technik innewohnen, und es ist eine Aufgabe der Erfindung, ein Halbleitertestgerät bereitzustellen, das eine Source-Synchronous-Schaltung enthält, die in der Lage ist, Takte und Ausgabedaten zu erhalten, die vom Prüfling als zeitsequentielle Pegeldaten ausgegeben werden, und die Ausgabedaten des Prüflings mit dem Zeitablauf einer ansteigenden Flanke, einer fallenden Flanke oder sowohl ansteigender als auch fallender Flanken eines Taktsignals abzurufen, das vom Prüfling ausgegeben wird, und die demgemäß in der Lage ist, die Ausgabedaten an einem Signaländerungspunkt synchronisiert mit dem Jittern des Bauelements abzurufen, wodurch ungeachtet dem Jittern ein korrektes Testergebnis erhalten wird, und das speziell geeignet ist zum Testen eines Bauelements vom DDR-Typ, aus dem Daten sowohl an ansteigenden als auch an fallenden Flanken eines Takts als Datenraten ausgegeben werden.
Offenbarung der Erfindung
Ein Halbleitertestgerät der vorliegenden Erfindung, wie es in Anspruch 1 beschrieben wird, umfasst einen ersten Zeitinterpolator, in den Takte, die von einem Prüfling ausgegeben werden, eingegeben werden und der die Takte durch eine Vielzahl von Freigaben empfängt, die konstante Zeitablaufintervalle aufweisen, und der die Takte als zeitsequentielle Pegeldaten ausgibt; einen zweiten Zeitinterpolator, in den Ausgabedaten, die von einem Prüfling ausgegeben werden, eingegeben werden und der die Ausgabedaten durch eine Vielzahl von Freigaben empfängt, die konstante Zeitablaufintervalle aufweisen, und der die Ausgabedaten als zeitsequentielle Pegeldaten ausgibt; und eine erste Auswahlschaltung, die die zeitsequentiellen Pegeldaten empfängt, die aus dem ersten und zweiten Zeitinterpolator ausgegeben werden, wodurch die Ausgabedaten ausgewählt werden, die in den zweiten Zeitinterpolator mit dem Flankenzeitablauf der Takte eingegeben werden, die in den ersten Zeitinterpolator eingegeben werden, und die ausgewählten Daten als Messdaten des Prüflings ausgegeben werden, wobei der erste und/oder zweite Zeitinterpolator mit einem Flankenselektor ausgestattet ist, in den die zeitsequentiellen Pegeldaten, die durch die Vielzahl von Freigaben erhalten wurden, eingegeben werden und der selektiv Pegeldaten ausgibt, die den Zeitablauf von ansteigenden und/oder fallenden Flanken der Pegeldaten indizieren.
Gemäß dem derart aufgebauten Halbleitertestgerät der vorliegenden Erfindung ist eine Source-Synchronous-Schaltung angeordnet, die den Zeitinterpolator enthält, darüber hinaus die Auswahlschaltung und den Flankenselektor, wodurch der Takt und die Ausgabedaten, die vom Prüfling ausgegeben werden, als zeitsequentielle Pegeldaten erhalten werden können. Die zeitsequentiellen Pegeldaten indizieren den Flankenzeitablauf der ein Signaländerungspunkt des Takts (oder der Ausgabedaten) des Prüflings ist. Deshalb können die Pegeldaten erhalten werden, die den Taktflankenzeitablauf indizieren, wodurch es möglich ist, die Pegeldaten als ein Zeitablaufsignal zu verwendet, zum Einholen der Ausgabedaten des Prüflings.
Im Speziellen ist bei der Erfindung der Flankenselektor angeordnet, wodurch die zeitsequentielle Pegeldaten, die durch die Vielzahl von Freigaben im Zeitinterpolator erhalten werden, selektiv als Pegeldaten ausgegeben werden können, die den Zeitablauf der ansteigenden Flanke, der fallenden Flanke oder sowohl der ansteigenden als auch der fallenden Flanke indizieren.
Auch wenn Jittern eine Schwankung im Signaländerungspunkt (ansteigende oder fallende Flanke) verursacht, ist es demgemäß möglich, die Ausgabedaten mit dem Zeitablauf der geänderten Taktflanke abzurufen.
Da die Ausgabedaten mit dem Zeitablauf der ansteigenden Flanke, der fallenden Flanke oder sowohl der ansteigenden als auch der fallenden Flanke des Takts abgerufen werden können, kann im Speziellen nicht nur das Bauelement vom SDR-Typ, sondern auch das Bauelement vom DDR-Typ behandelt werden.
In der Folge kann das Halbleitertestgerät der Erfindung für alle Typen von Bauelementen Ausgabedaten mit dem Zeitablauf einholen, der sich gemäß dem Jittern ändert, immer ein genaues Testergebnis erzielen, ohne durch das Jittern beeinflusst zu werden und es ist besonders geeignet zum Testen eines Hochgeschwindigkeits-DDR-Halbleiterbauelements.
Darüber hinaus umfasst das Halbleitertestgerät der vorliegenden Erfindung, wie es in Anspruch 2 beschrieben ist, darüber hinaus eine zweite Auswahlschaltung, die die zeitsequentiellen Pegeldaten empfangt, die vom ersten Zeitinterpolator ausgegeben werden, wodurch die Takte ausgewählt werden, die in den ersten Zeitinterpolator eingegeben werden, mit dem Zeitablauf der Takte, die in den ersten Zeitinterpolator eingegeben werden, und die ausgewählten Takte als Taktdaten des Prüflings ausgegeben werden.
Darüber hinaus umfasst das Halbleitertestgerät der vorliegenden Erfindung, wie es in Anspruch 3 beschrieben ist, darüber hinaus einen ersten Zeitinterpolator, in den Takte, die von einem Prüfling ausgegeben werden, eingegeben werden und der die Takte durch eine Vielzahl von Freigaben empfängt, die konstante Zeitablaufintervalle aufweisen, und der die Takte als zeitsequentielle Pegeldaten ausgibt; und eine zweite Auswahlschaltung, die die zeitsequentiellen Pegeldaten empfangt, die aus dem ersten Zeitinterpolator ausgegeben werden, wodurch die Takte ausgewählt werden, die in den ersten Zeitinterpolator mit dem Flankenzeitablauf der Takte eingegeben werden, die in den ersten Zeitinterpolator eingegeben werden, und die Takte als Taktdaten des Prüflings ausgegeben werden, wobei der erste Zeitinterpolator mit einem Flankenselektor ausgestattet ist, in den die zeitsequentiellen Pegeldaten, die durch die Vielzahl von Freigaben erhalten wurden, eingegeben werden und der selektiv Pegeldaten ausgibt, die den Zeitablauf von ansteigenden und/oder fallenden Flanken der Pegeldaten indizieren.
Gemäß dem derart aufgebauten Halbleitertestgerät der vorliegenden Erfindung, kann der Takt des Prüflings, der am ersten Zeitinterpolator als die zeitsequentiellen Pegeldaten erhalten wird, auf der Grundlage der Pegeldaten abgerufen werden, die den Flankenzeitablauf indizieren, der ein Signaländerungspunkt des Takts des Bauelements ist.
In der Folge können die Taktdaten, wenn Jittern eine Schwankung im Signaländerungspunkt des Takts (ansteigende oder fallende Flanke) verursacht, durch den geänderten Flankenzeitablauf des Takts abgerufen werden. Wenn ein Erwartungswert im Takt des Prüflings festgelegt ist, ist es beispielsweise durch Vergleichen der Taktdaten mit dem Erwartungswert nur durch die Taktdaten möglich festzustellen, ob der Prüfling in Ordnung/fehlerhaft ist.
Wie es oben beschrieben wurde, kann der Prüfling nur durch den Takt getestet werden, wodurch ein Testprozess vereinfacht und schneller gemacht werden kann. Deshalb ist es möglich, ein einfaches und effizientes Testen von Bauelementen zu realisieren.
Im Speziellen umfasst der erste Zeitinterpolator beim Halbleitertestgerät der vorliegenden Erfindung, wie es in Anspruch 4 beschrieben ist, eine Vielzahl von sequentiellen logischen Schaltungen, in die Takte, die aus dem Prüfling ausgegeben werden, eingegeben werden; eine Verzögerungsschaltung, die der Reihe nach Freigaben verzögert um konstante Zeitablaufintervalle in die Vielzahl von logischen Schaltungen eingibt und die die zeitsequentiellen Pegeldaten aus den sequentiellen logischen Schaltungen ausgibt; einen Flankenselektor, in den die zeitsequentiellen Pegeldaten, die aus der Vielzahl von sequentiellen logischen Schaltungen ausgegeben werden, eingegeben werden und der Pegeldaten, die eine ansteigende Flanke indizieren, Pegeldaten, die eine fallende Flanke indizieren, oder Pegeldaten, die ansteigende und fallende Flanken indizieren, aus den zeitsequentiellen Pegeldaten ausgibt, die durch Eingeben der Takte des Prüflings erhalten werden; und einen Kodierer, in den die Pegeldaten, die aus dem Flankenselektor ausgegeben werden, eingegeben werden und der die Pegeldaten als Zeitablaufdaten kodiert, die den Flankenzeitablauf der Takte des Prüflings indizieren und der die Zeitablaufdaten ausgibt.
Darüber hinaus umfasst der zweite Zeitinterpolator, wie es in Anspruch 5 beschrieben ist, eine Vielzahl von sequentiellen logischen Schaltungen, in die Ausgabedaten, die aus dem Prüfling ausgegeben werden, eingegeben werden; eine Verzögerungsschaltung, die der Reihe nach Freigaben verzögert um konstante Zeitablaufintervalle in die Vielzahl von logischen Schaltungen eingibt und die die zeitsequentiellen Pegeldaten aus den sequentiellen logischen Schaltungen ausgibt.
Der zweite Zeitinterpolator umfasst, wie es in Anspruch 6 beschrieben ist, einen Flankenselektor, in den die zeitsequentiellen Pegeldaten, die aus der Vielzahl von sequentiellen logischen Schaltungen ausgegeben werden, eingegeben werden und der Pegeldaten, die eine ansteigende Flanke indizieren, Pegeldaten, die eine fallende Flanke indizieren, oder Pegeldaten, die ansteigende und fallende Flanken indizieren, aus den zeitsequentiellen Pegeldaten ausgibt, die durch Eingeben der Ausgabedaten des Prüflings erhalten werden; und einen Kodierer, in den die Pegeldaten, die aus dem Flankenselektor ausgegeben werden, eingegeben werden und der die Pegeldaten als Zeitablaufdaten kodiert, die den Flankenzeitablauf der Ausgabedaten des Prüflings indizieren und der die Zeitablaufdaten ausgibt.
Der Flankenselektor umfasst, wie es in Anspruch 7 beschrieben ist, einen oder mehrere Selektorschaltungen, umfassend eine erste UND-Schaltung, in die eine invertierte Ausgabe einer sequentiellen logischen Schaltung und eine nicht invertierte Ausgabe einer logischen Schaltung der nächsten Stufe eingegeben werden, eine zweite UND-Schaltung, in die eine nicht invertierte Ausgabe einer sequentiellen logischen Schaltung und eine invertierte Ausgabe einer logischen Schaltung der nächsten Stufe eingegeben werden, eine ODER-Schaltung, in die Ausgaben der ersten und zweiten UND-Schaltung eingegeben werden, und einen Selektor, der eine der Ausgaben der ersten und zweiten UND-Schaltung und der ODER-Schaltung auswählt.
Die erste Auswahlschaltung umfasst, wie es in Anspruch 8 beschrieben ist, einen Selektor, der einzelne Daten aus den zeitsequentiellen Pegeldaten auswählt, die aus dem zweiten Zeitinterpolator eingegeben werden, unter Verwendung der zeitsequentiellen Pegeldaten, die vom ersten Zeitinterpolator als Auswahlsignale kodiert werden und der die ausgewählten Daten als Messdaten des Prüflings ausgibt.
Die zweite Auswahlschaltung umfasst, wie es in Anspruch 9 beschrieben ist, einen Selektor, der einzelne Daten aus den zeitsequentiellen Pegeldaten auswählt, die aus dem ersten Zeitinterpolator eingegeben werden, unter Verwendung der zeitsequentiellen Pegeldaten, die vom ersten Zeitinterpolator als Auswahlsignale kodiert werden und der die ausgewählten Daten als Taktdaten des Prüflings ausgibt.
Wie aus dem Obigen ersichtlich ist, können gemäß dem Halbleitertestgerät der Erfindung der erste und der zweite Zeitinterpolator, die den Flankenselektor enthalten, und die erste und die zweite Auswahlschaltung, die die Source-Synchronous-Schaltung aufbauen, einfach durch Verwendung bestehender Teile aufgebaut werden, wie etwa die sequentielle logische Schaltung, die Verzögerungsschaltung, den Kodierer, den Selektor, die UND-Schaltung und die ODER-Schaltung.
In der Folge ist es ohne Verkomplizierung oder Vergrößerung des Halbleitertestgeräts der Erfindung und ohne die Kosten zu steigern oder dergleichen möglich, einen LSI-Tester zu realisieren, der die Source-Synchronous-Schaltung der Erfindung mit einem einfachen Aufbau umfasst.
Darüber hinaus kann gemäß der Source-Synchronous-Schaltung des vorhin erwähnten Aufbaus die Zahl der sequentiellen logischen Schaltungen, der Verzögerungsbetrag der Verzögerungsschaltung, die Zahl der Flankenselektoren und dergleichen verändert werden, deshalb kann die Bitbreite (Zahl der sequentiellen logischen Schaltungen) und die Auflösung (Verzögerungsbetrag der Verzögerungsschaltung) der zeitsequentielle Pegeldaten am ersten und zweiten Zeitinterpolator auf beliebige Werte eingestellt werden.
In der Folge werden verschiedene Einstellungen in Einklang mit einer Datenrate, einer Jitterbreite oder dergleichen ermöglicht und es ist möglich, einen äußerst vielseitigen und zweckmäßigen LSI zu realisieren, der in der Lage ist mit allen Typen von LSIs umzugehen.
Gemäß dem Halbleitertestgerät der Erfindung können die sequentiellen logischen Schaltungen die im ersten und zweiten Zeitinterpolator angeordnet sind, einfach unter Verwendung bestehender Schaltungen, wie etwa Flip-Flops oder Auffangregistern, aufgebaut werden. Auf diese Weise ist es ohne Verkomplizieren oder Vergrößern des Zeitinterpolators und ohne die Kosten zu steigern oder dergleichen möglich, einen LSI-Tester durch einen einfachen Aufbau zu realisieren, der die Source-Synchronous-Schaltung der Erfindung umfasst.
Darüber hinaus umfasst das Halbleitertestgerät der vorliegenden Erfindung, wie es in Anspruch 10 beschrieben ist, einen Bus, der den ersten und zweiten Zeitinterpolator miteinander verbindet und der Daten, die vom ersten und zweiten Zeitinterpolator ausgegeben werden, an festgelegte Auswahlschaltungen verteilt.
Gemäß solch einem Aufbaue können beim Halbleitertestgerät der vorliegenden Erfindung die zeitsequentiellen Pegeldaten, die vom ersten und vom zweiten Zeitinterpolator ausgegeben werden, eingegeben werden, indem sie über den Bus auf die erste und zweite Auswahlschaltung verteilt werden, und ein gewünschter Takt wird den gewünschten Ausgangsdaten zugeordnet und in die Auswahlschaltung eingegeben, wodurch eine Messung erzielt werden kann. Auf diese Weise können, auch wenn mehrere erste und zweite Zeitinterpolatoren und erste und zweite Auswahlschaltungen angeordnet sind, Messdaten durch beliebiges Kombinieren eines jeden Takts mit den Ausgangsdaten abgerufen werden. Es ist demgemäß möglich, einen äußerst vielseitigen und zweckmäßigen LSI-Tester zu realisieren.
Zusätzlich kann gemäß dem Halbleitertestgerät der Erfindung, wie es in Anspruch 6 beschrieben ist, ein Flankenselektor und ein Kodierer auf der zweiten Zeitinterpolatorseite angeordnet sein, deshalb können der erste und der zweite Zeitinterpolator exakt gleich aufgebaut sein. Auf diese Weise können, wenn eine Vielzahl von pro Pin entsprechende Source-Synchronous-Schaltungen im LSI-Tester angeordnet sind, alle Synchronschaltungen im Aufbau identisch gemacht werden. En Takt und Ausgabedaten des Prüflings können einem beliebeigen Kanal einer jeden Source-Synchronous-Schaltung zugeordnet werden und die Arbeit der Kanalzuordnung kann leicht und effizient ausgeführt werden.
Darüber hinaus kann durch Anordnung der Source-Synchronous-Schaltungen in identischem Aufbau der Takt und die Ausgabedaten des Prüflings allen aus der Vielzahl von Source-Synchronous-Schaltungen zugeordnet werden. Wenn mehrere Takte oder Ausgabedaten aus dem Prüfling ausgegeben werden, können gewünschte Ausgabedaten durch gewünschten Zeitablauf erhalten werden. Auf diese Weise ist es möglich, ein äußerst vielseitiges und zweckmäßiges Testgerät zu realisieren, das in der Lage ist, mit allen Typen von Bauelementen umzugehen.
Kurze Beschreibung der Zeichnung
1 ist ein Blockdiagramm, das einen Aufbau eines Halbleitertestgeräts gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Die 2(a) und 2(b) sind Signaldarstellungen, die Operationen der Einholung von Ausgabedaten mit dem Zeitablauf einer ansteigenden Flanke eines Takts für einen Prüfling vom SDR-Typ beim Halbleitertestsystem des Ausführungsbeispiels der Erfindung zeigen;
Die 3(a) bis 3(c) sind Signaldarstellungen, die Operationen der Einholung von Ausgabedaten mit dem Flankenzeitablauf eines Takts des Prüflings beim Halbleitertestsystem des Ausführungsbeispiels der Erfindung zeigen: wobei 3(a) einen Fall des Einholens der Ausgabedaten mit dem Zeitablauf einer ansteigenden Flanke zeigt, 3(b) einen Fall des Einholens der Ausgabedaten durch eine fallende Flanke zeigt und 3(c) einen Fall des Einholens der Ausgabedaten sowohl mit dem Zeitablauf einer ansteigenden als auch einer fallenden Flanke zeigt;
Die 4(a) bis 4(c) sind Signaldarstellungen, wenn beim Halbleitertestsystem des Ausführungsbeispiels der Erfindung Ausgabedaten mit dem Zeitablauf einer ansteigenden Flanke eines Takts eines Prüflings 1 vom SDR-Typ eingeholt werden;
Die 5(a) bis 5(c) sind Signaldarstellungen, wenn beim Halbleitertestsystem des Ausführungsbeispiels der Erfindung Ausgabedaten sowohl mit dem Zeitablauf einer ansteigenden als auch einer fallenden Flanke eines Takts eines Prüflings 1 vom SDR-Typ eingeholt werden, wobei ein Fall gezeigt wird, bei dem es einen Erwartungswert im Takt gibt;
Die 6(a) bis 6(c) sind Signaldarstellungen, wenn beim Halbleitertestsystem des Ausführungsbeispiels der Erfindung Ausgabedaten sowohl mit dem Zeitablauf einer ansteigenden als auch einer fallenden Flanke eines Takts eines Prüflings 1 vom SDR-Typ eingeholt werden, wobei ein Fall gezeigt wird, bei dem es keinen Erwartungswert im Takt gibt;
Die 7(a) und 7(b) sind Signaldarstellungen, die den Unterschied zwischen Fällen der Ausführung von Vorder- und Hintertaktflankenerfassung zeigen: 6(a) zeigt den Fall der Vorderflankenerfassung und 7(b) zeigt den Fall der Hinterflankenerfassung;
8 ist ein Blockdiagramm, das den Aufbau eines herkömmlichen Halbleitertestgeräts zeigt; und
Die 9(a) und 9(b) sind Signaldarstellungen, die Ausgabedaten eines Prüflings beim herkömmlichen Halbleitertestgeräts zeigt: 9(a) zeigt Jittern von Ausgabedaten und 9(b) zeigt einen Zustand, in dem wegen Jittern ein Fehler in den erhaltenen Daten auftritt.
Bester Modus zur Ausführung der Erfindung
Ein bevorzugtes Ausführungsbeispiel eines Halbleitertestsystems der vorliegenden Erfindung wird unter Bezugnahme auf die beigefügte Zeichnung beschrieben werden.
1 ist ein Blockdiagramm, das einen Aufbau eines Halbleitertestgeräts gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt. Wie es gezeigt ist, umfasst das Halbleitertestgerät des Ausführungsbeispiels einen LSI-Tester 10 zum Testen von Funktionen eines Prüflings 1. Der LSI-Tester 10 erfasst durch Einholung von Ausgabedaten, die vom Prüfling 1 als Messdaten ausgegeben werden, und Vergleich dieser Daten mit festgelegten Erwartungswertedaten, ob der Prüfling 1 in Ordnung/fehlerhaft ist.
Der Prüfling 1 empfängt von einem (nicht gezeigten) Mustergenerator oder dergleichen eine Signaleingabe und gibt demgemäß festgelegte Ausgabedaten und ein Taktsignal aus. Solch ein LSI, der selbst einen Takt ausgibt, ist beispielsweise ein LSI, der das vorhin erwähnte „RapidIO" (eingetragenes Warenzeichen) oder „HyperTransport" (eingetragenes Warenzeichen) verwendet, ein LSI, der ein Bussystem von einem PCI-Bus in „RapidIO" umfunktioniert oder dergleichen. Im Testgerät des Ausführungsbeispiels kann solch ein Bauelement getestet werden.
Der Prüfling 1 kann nicht nur ein Bauelement vom SDR-Typ enthalten, sondern auch ein Bauelement vom DDR-Typ, wie etwa ein DDR-SDRAM. Das Double Data Rate (DDR) ist ein System zum Übertragen von Daten mit dem Zeitablauf sowohl von ansteigenden als auch abfallenden Flanken eines jeden Taktsignals. Im Vergleich zu einem Single-Data-Rate-System (SDR-System) zum Übertragen von Daten nur durch eine ansteigende Flanke (oder fallende Flanke) eines Taktes ist das Bauelement vom DDR-Typ ein Hochgeschwindigkeitsbauelement, das in der Lage ist, mit dem gleichen Taktzyklus doppelt so viele Daten zu übertragen. Im Halbleitertestsystem des Ausführungsbeispiels kann auch solch ein Bauelement vom DDR-Typ korrekt getestet werden.
Gemäß dem Ausführungsbeispiel werden durch Eingabe des Takts, der vom Prüfling 1 ausgegeben wird, in eine Vielzahl von LSI-Testern 10 die Ausgabedaten des Prüflings 1 mit dem Taktzeitablauf des Prüflings 1 eingeholt und als Messdaten ausgegeben.
Im Speziellen umfasst der LSI-Tester 10 eine Source-Synchronous-Schaltung zur Einholung von Takten und Ausgabedaten, die aus dem Prüfling 1 ausgegeben werden, durch eine Vielzahl von Freigaben, die konstante Zeitablaufintervalle aufweisen, zum Ausgeben der Daten als zeitsequentielle Pegeldaten und zum Auswählen und Einholen von Ausgabedaten (oder Taktdaten) mit dem Flankenzeitablauf des Takts des Prüflings 1 unter Verwendung der zeitsequentiellen Pegeldaten.
Die Source-Synchronous-Schaltung entspricht pro Pin den jeweiligen Takt- oder Ausgabedaten, die vom Prüfling 1 ausgegeben werden, und jedem einzelnen Pin ist eine Schaltung gleichartigen Aufbaus zugeordnet.
Wie es in 1 gezeigt ist, ist gemäß dem Ausführungsbeispiel auf der Taktseite des Prüflings 1 eine Source-Synchronous-Schaltung angeordnet und auf der Ausgabedatenseite des Prüflings 1 sind 1 bis n (1 bis n Kanäle) Source-Synchronous-Schaltungen angeordnet.
Die Source-Synchronous-Schaltungen sind über einen Zeitinterpolatorbus 40 miteinander verbunden. Unter Steuerung des Zeitinterpolatorbusses 40, wie es später beschrieben wird, wird ein Signal zwischen festgelegten Kanälen (Source-Synchronous-Schaltungen) eingegeben/ausgegeben.
Wie es in 1 gezeigt ist, sind die Source-Synchronous-Schaltungen so aufgebaut, dass sie sowohl auf der Takt- als auch auf der Ausgabedatenseite identisch sind. Im speziellen umfasst jede Source-Synchronous-Schaltung einen Pegelkomparator 11, einen Mustergenerator 12, einen Zeitinterpolator 20 und einen Selektor 30.
Der Pegelkomparator 11 empfangt ein Ausgangssignal (Takt oder Ausgabedaten) aus dem Prüfling 1, vergleicht das Signal mit einer festgelegten Vergleichsspannung bezüglich des Pegels und gibt das Signal an den Zeitinterpolator 20 aus.
Der Musterkomparator 12 vergleicht Ausgabedaten des Prüflings 1, die vom Selektor 30 ausgewählt werden, über den Zeitinterpolator 20 (wird unten beschrieben) mit einem festgelegten Erwartungswert und gibt ein Ergebnis des Tests aus.
Der Zeitinterpolator 20 holt die Takte oder die Ausgabedaten, die vom Prüfling 1 ausgegeben werden, durch eine Vielzahl von Freigaben ein, die konstante Zeitablaufintervalle aufweisen, und gibt die Daten als zeitsequentielle Pegeldaten aus.
Im Speziellen umfasst der Zeitinterpolator 20 Flip-Flops 21a bis 21n, die eine Vielzahl von sequentiellen Logikschaltungen sind, eine Verzögerungsschaltung 22, einen Flankenselektor 23 und einen Kodierer 28.
Gemäß dem Ausführungsbeispiel umfasst die Vielzahl von Flip-Flops 21a bis 21n Flip-Flop-Gruppen vom D-Typ, die parallel verbunden sind, von denen jedes das Ausgabesignal (Takt oder Ausgabedaten), das vom Prüfling ausgegeben wird, über den Pegelkomparator 11 als Eingabedaten empfängt. Dann werden, unter Verwendung einer Freigabe über die Verzögerungsschaltung 22 als ein Taktsignal, die Eingabedaten mit festgelegtem Zeitablauf ausgegeben.
Es gilt zu beachten, dass ein erstes Flip-Flop 21a der Vielzahl von Flip-Flops 21a bis 21n für einen anfänglichen Wert da ist und Ausgabedaten der Flip-Flops 21b bis 21n des zweiten und folgenden in den Selektor 30 (wird im Folgenden beschrieben) eingegeben werden.
Hier kann die Vielzahl von sequentiellen Logikschaltungen, die im Zeitinterpolator 20 angeordnet ist, andere sequentielle Logikschaltungen als die Flipflops 21a bis 21n des Ausführungsbeispiels umfassen, beispielsweise Auffangregister. Durch Anordnung von Auffangregistern als die sequentiellen Logikschaltungen im Zeitinterpolator 20 können gleichartige Wirkungen wie jene des Ausführungsbeispiels zur Verfügung gestellt werden. Darüber hinaus können die sequentiellen Logikschaltungen, die im Zeitinterpolator 20 angeordnet sind, irgendeine andere Schaltungstechnik nutzen als die Flip-Flops 21a bis 21n des Ausführungsbeispiel und die Auffangregister, solange der Takt und die Ausgabedaten, die vom Prüfling 1 ausgegeben werden, mit einem festen Zeitablaufintervall eingeholt und als zeitsequentielle Pegeldaten ausgegeben werden können.
Die Verzögerungsschaltung 22 gibt der Reihe nach Freigaben verzögert um konstante Zeitablaufintervalle in Taktanschlüsse der Vielzahl von Flip-Flops 21a bis 21n ein und aus den Flip-Flops 21a bis 21n werden zeitsequentielle Pegeldaten ausgegeben.
Hier kann die Zahl der Flip-Flops 21a bis 21n und der Verzögerungsbetrag der Verzögerungsschaltung 22 beliebig festgesetzt und verändert werden und die Bitbreite (Zahl der sequentiellen Logikschaltungen) und die Auflösung (Verzögerungsbetrag der Verzögerungsschaltung) der zeitsequentiellen Pegeldaten, die im Zeitinterpolator 20 eingeholt werden, können auf gewünschte Werte festgesetzt werden. Demgemäß können zeitsequentielle Pegeldaten, die eingeholt werden, verschiedenartig gemäß einer Datenrate einer Jitterbreite oder dergleichen des Prüflings, der ein Testobjekt wird, eingestellt werden, wodurch alle Typen von LSIs behandelt werden können.
Die Freigaben, die in die Flip-Flops 21a bis 21n eingegeben werden, können auf beliebige Zeitabläufe und Frequenzen eingestellt werden und der Eingabezeitablauf und die Verzögerungsbeträge können zwischen der Taktseite und der Ausgabedatenseite variiert werden. Gemäß dem Ausführungsbeispiel werden Freigaben durch Anordnung eines Zeitablaufgenerators oder dergleichen unterschiedlich von Kanal zu Kanal einer jeden Source-Synchronous-Schaltung auf der Takt- und Ausgabedatenseite unabhängig eingegeben (siehe die in 1 gezeigte „Freigabe 1" der Taktseite und „Freigabe 2" der Ausgabedatenseite). Demgemäß ist es möglich, eine Einstellung zu einem passenden Zeitablauf gemäß einer Phasendifferenz zwischen dem Takt und der Ausgabedaten zu tätigen, die vom Prüfling 1 ausgegeben werden.
Der Takt und die Ausgabedaten, die vom Prüfling 1 ausgegeben werden, stimmen miteinander. bezüglich der Phase nicht immer überein. Beispielsweise kann eine Einstellzeit minus oder positiv werden. Demgemäß kann in einem solchen Fall durch Variieren des Zeitablaufs von Freigaben zwischen der Takt- und der Ausgabedatenseite eine Einstellung getätigt werden, so dass Freigaben mit für den Takt und die Ausgabedaten passendem Zeitablauf ausgegeben werden können, die dazwischen eine Phasendifferenz aufweisen.
Der Flankenselektor 23 empfängt die zeitsequentiellen Pegeldaten, die von den Flip-Flops 21a bis 21n ausgegeben werden, und gibt selektiv Pegeldaten, die eine ansteigende Flanke indizieren, Pegeldaten, die eine fallende Flanke indizieren, oder Pegeldaten, die ansteigende und abfallende Flanken der Pegeldaten indizieren, aus.
Im Speziellen umfasst der Flankenselektor 23 des Ausführungsbeispiels eine Vielzahl von Selektorschaltungsgruppen, die aus zwei UND-Schaltungen 24, 25, einer ODER-Schaltung 26 und einem Selektor 27 entsprechend den Ausgaben der Flip-Flops 21a bis 21n bestehen.
Wie es in 1 gezeigt ist, ist die erste UND-Schaltung 24 (24a bis 24n) eine UND-Schaltung, die eine invertierte Ausgabe eines Flip-Flops (beispielsweise 21a) aus der Vielzahl von Flip-Flops 21a bis 21n und eine nicht invertierte Ausgabe eines Flip-Flops einer nächsten Stufe (beispielsweise 21b) empfängt. Eine Ausgabe dieser ersten UND-Schaltung 24 wird als SDR-Pegeldaten ausgewählt, die eine ansteigende Flanke (Anstieg Kante) eines Takts indiziert.
Wie es n 1 gezeigt ist, ist die zweite UND-Schaltung 25 (25a bis 25n) eine UND-Schaltung, die eine nicht invertierte Ausgabe eines Flip-Flops (beispielsweise 21a) aus der Vielzahl von Flip-Flops 21a bis 21n und eine invertierte Ausgabe eines Flip-Flops einer nächsten Stufe (beispielsweise 21b) empfängt. Eine Ausgabe dieser zweiten UND-Schaltung 25 wird als SDR-Pegeldaten ausgewählt, die eine abfallende Flanke (Abfall Kante) eines Takts indiziert.
Wie es in 1 gezeigt ist, ist die ODER-Schaltung 26 (26a bis 26n) eine ODER-Schaltung, in die Ausgaben der ersten und zweiten UND-Schaltung 24 und 25 eingegeben werden. Eine Ausgabe dieser ODER-Schaltung 26 wird als DDR-Pegeldaten ausgewählt, die sowohl ansteigende als auch abfallende Flanken (Beide Flanken) eines Taktes indizieren.
Wie es in 1 gezeigt ist, ist der Selektor 27 (27a bis 27n) eine Auswahlschaltung, die einen Multiplexer oder dergleichen umfasst, zur Aufnahme der Ausgaben der ersten und zweiten UND-Schaltung 24 und 25 und der ODER-Schaltung 26 und zur Auswahl und zum Ausgeben einer davon durch Schalten eines Flankenauswahlsignals.
Durch Anordnung des Flankenselektors 23 wird, wenn die zweitsequentiellen Pegeldaten, die durch die Vielzahl von Freigaben über die Flip-Flops 21a bis 21n eingegeben werden, durch Auswahl der Selektoren 27a bis 27n eines des Folgenden ausgewählt: (1) die Ausgabe der ersten UND-Schaltung 24 (nur ansteigende Flanke: Anstieg Flanke), (2) die Ausgabe der zweiten UND-Schaltung 25 (nur fallende Flanke: Abfall Flanke) und (3) die Ausgabe der ODER-Schaltung 26 (sowohl ansteigende als auch fallende Flanken: Beide Flanken), und durch einen Kodierer 28 einer nächsten Stufe wird ein Flankenzeitablauf, indiziert durch die ausgewählten Pegeldaten, kodiert.
Von den Ausgaben der Vielzahl von Flip-Flops 21a bis 21n werden die Ausgaben eines Flip-Flops und des Flip-Flops der nächsten Stufe in die Vielzahl von Selektorschaltungsgruppen eingegeben, die den Flankenselektor 23 aufbauen. Demgemäß werden die Pegeldaten, die von den Selektoren 27a bis 27n ausgewählt und ausgegeben werden, um 1 Bit kleinere Daten als die Pegeldaten, die von den Flip-Flops 21a bis 21n ausgegeben werden. Wenn beispielsweise Pegeldaten mit 5 Bit aus fünf Flip-Flops 21a bis 21e ausgegeben werden, werden die vom Flankenselektor ausgewählten und ausgegebenen Pegeldaten Daten mit 4 Bit, die über vier Selektoren 27a bis 27d ausgegeben werden.
Auf diese Weise ist die Zahl der im Flankenselektor 23 angeordneten Schaltungen, d. h. jede der ersten UND-Schaltungen 24a bis 24b, der zweiten UND-Schaltungen 25a bis 25n, der ODER-Schaltungen 26a bis 26n und der Selektoren 27a bis 27b, um 1 kleiner (1 bis n-1) als die der Flip-Flops 21a bis 21n.
Der Kodierer 28 empfangt die zeitsequentiellen Pegeldaten, die von der Vielzahl von Selektoren 27a bis 27n des Flankenselektors 23 ausgegeben werden, und gibt die Pegeldaten aus.
Im Speziellen werden die aus den Flip-Flops 21a bis 21n ausgegebenen Daten der Reihe nach in festen Intervallen über die Selektoren 27a bis 27n des Flankenselektors 23 in den Kodierer 28 eingegeben, das Kodieren wird mit dem Zeitablauf ausgeführt, wenn alle Daten vorbereitet sind, und ein Ergebnis davon wird ausgegeben.
Demgemäß werden die zeitsequentiellen Pegeldaten, die von den Flip-Flops 21a bis 21n ausgegeben werden, über den Flankenselektor 23 ausgewählt und die ausgewählten Pegeldaten werden kodiert und ausgegeben.
Dann empfängt der Kodierer 28 der Source-Synchronous-Schaltung der Taktseite gemäß dem Ausführungsbeispiel die zeitsequentiellen Pegeldaten, die von der Vielzahl von Flip-Flops 21a bis 21n ausgegeben werden, wodurch Zeitablaufdaten kodiert und ausgegeben werden, die den Flankenzeitablauf des Takts des Prüflings 1 indizieren.
In der Source-Synchronous-Schaltung der Ausgabedatenseite werden, wie es später beschrieben wird, die zeitsequentiellen Pegeldaten, die von den Flip-Flops 21a bis 21n ausgegeben werden, direkt in den Selektor 30 eingegeben. Mit anderen Worten, gemäß dem Ausführungsbeispiel wird der Flankenselektor 23 und der Kodierer 28 auf der Ausgabedatenseite nicht verwendet.
Demgemäß kann der Flankenselektor 23 und der Kodierer 28 gemäß dem Ausführungsbeispiel für den Zeitinterpolator 20 der Ausgabedatenseite weggelassen werden.
Der Selektor 30 ist eine Auswahlschaltung, die einen Multiplexer oder dergleichen umfasst, zum Aufnehmen der zeitsequentiellen Pegeldaten, die von der Vielzahl von Flip-Flops 21a bis 21n ausgegeben werden, wodurch Ausgabedaten des Prüflings 1 mit dem Zeitablauf des Takts des Prüflings 1 ausgewählt und die ausgewählten Daten als Messdaten des Prüflings 1 ausgegeben werden.
Im Speziellen sind beim Selektor 30 des Ausführungsbeispiels die Ausgänge der Flipflops 21b bis 21n ausschließlich des Flip-Flops 21a des anfänglichen Werts aus der Vielzahl von Flip-Flops direkt mit einer Dateneingabeseite verbunden und der Zeitinterpolatorbus 40 ist mit einem Auswahlsignalanschluss.
Die zeitsequentiellen Pegeldaten, die von den Flip-Flops 21a bis 21n der Datenausgabeseite ausgegeben werden, werden direkt in den Selektor 30 der Ausgabedatenseite eingegeben, nicht über den Flankenselektor 23 oder den Kodierer 28, und unter Steuerung des Zeitinterpolatorbusses 40 werden die zeitsequentiellen Pegeldaten, die vom Kodierer 28 der Taktseite kodiert werden, als Auswahlsignale des Selektors 30 der Ausgabedatenseite eingegeben.
Demgemäß werden zuerst die zeitsequentiellen Pegeldaten, die von den Flip-Flops 21a bis 21n des Zeitinterpolators 20 der Ausgabedatenseite ausgegeben werden, als Eingabedaten in den Selektor 30 der Ausgabedatenseite eingegeben. Auf diese Weise werden unter Verwendung eines Signals aus dem Kodierer 28 der Taktseite als ein Auswahlsignal einzelne Daten aus den Pegeldaten der Ausgabedatenseite ausgewählt.
Dann werden die Ausgabedaten des Prüflings 1, die durch diesen Selektor 30 ausgewählt werden, an den Musterkomparator 12 ausgegeben und durch den Musterkomparator 12 mit festgelegten Erwartungswerten verglichen und es wird ein Testergebnis ausgegeben.
Andererseits werden die zeitsequentiellen Pegeldaten, die von den Flip-Flops 21a bis 21n der Ausgabedatenseite ausgegeben werden, direkt als Eingabedaten in den Selektor 30 der Taktseite eingegeben, nicht über den Flankenselektor 23 oder den Kodierer 28, und ein Signal aus dem Kodierer 28 der Taktseite wird direkt als ein Auswahlsignal eingegeben.
Demgemäß wird im Selektor 30 der Taktseite das Taktsignal des Prüflings 1 ausgewählt und als Daten ausgegeben und der Takt des Prüflings 1, die als die zeitsequentiellen Pegeldaten am taktseitigen Zeitinterpolator 20 erhalten werden, können durch Pegeldaten abgerufen werden, die einen Flankenzeitablauf indizieren, was ein Signaländerungspunkt des Takts des Bauelements ist.
Auf diese Weise können, wenn ein Erwartungswert im Takt des Prüflings 1 eingestellt ist, die Taktdaten, die über den Selektor 30 ausgegeben werden, durch den Musterkomparator 12 mit einem festgelegten Erwartungswert verglichen werden.
Hier werden bei jedem der Selektoren 30 der Takt- und Ausgabedatenseite Eingabeauswahlsignale unter Steuerung des Zeitinterpolatorbusses 40 geschaltet und es kann ein gewünschter Selektor 30 verwendet werden.
Im Speziellen wird im Fall des Vergleichens der Ausgabedaten des Prüflings 1 mit Erwartungswerten durch Verwendung des Selektors 30 der Ausgabedatenseite ein Signal aus dem Kodierer 28 der Taktseite als ein Auswahlsignal in den Selektor 30 der Ausgabeseite über den Zeitinterpolatorbus 40 eingegeben. In diesem Fall wird der Selektor 30 (und der Musterkomparator 12) der Taktseite nicht verwendet.
Andererseits wird gemäß dem Ausführungsbeispiel im Fall des Vergleichens des Takts des Prüflings 1 mit dem Erwartungswert durch Verwendung des Selektors 30 der Taktseite ein Signal aus dem Kodierer 28 der Taktseite nicht in den Selektor 30 der Ausgabeseite unter Steuerung des Zeitinterpolatorbusses 40 eingegeben. In diesem Fall wird der Selektor 30 (und der Musterkomparator 12) der Ausgabedatenseite nicht verwendet.
Wie es oben beschrieben wurde, wird gemäß dem Ausführungsbeispiel das Ausgabesignal aus dem Zeitinterpolator 20 selektiv in jeden der Selektoren 30 der Takt- und Ausgabedatenseite im Einklang mit den Testinhalten oder dergleichen eingegeben. Im Ergebnis muss der Selektor 30 in Abhängigkeit von den Testinhalten nur in wenigstens einer der Source-Synchronous-Schaltungen der Takt- und Ausgabedatenseite angeordnet werden und der Selektor 30 entweder der Taktseite oder der Ausgabedatenseite kann weggelassen werden.
Durch Anordnung der Selektoren 30 sowohl auf der Takt- als auch auf der Ausgabedatenseite kann jedoch die Einsatzflexibilität und Erweiterbarkeit verbessert werden: beispielsweise können durch Eingabe von Signalen aus dem Kodierer 28 der Taktseite in die Selektoren 30 der Takt- und Ausgabedatenseite ein Takt und Daten gleichzeitig getestet werden, ein Takt oder Ausgabedaten können frei beliebigen Pins eines jeden Selektors 30 der Takt- und Ausgabedatenseite zugeordnet werden und dergleichen. Demgemäß sind gemäß dem Ausführungsbeispiel die Selektoren 30 sowohl auf der Takt- als auch auf der Ausgabedatenseite angeordnet, wie es in 1 gezeigt ist.
Der Zeitinterpolatorbus 40 ist eine Übertragungsleitung zum Verbinden der Source-Synchronous-Schaltungen der Takt- und Ausgabedatenseite. Wie es in 1 gezeigt ist, verbindet der Zeitinterpolatorbus 40 des Ausführungsbeispiels einen Auswahlanschluss des Selektors 30 eines jeden Kanals (Source-Synchronous-Schaltung) der Ausgabedatenseite mit einem Ausgabeanschluss des Kodierers 28 der Taktseite über einen Schalter oder dergleichen und steuert einen Schalter so, dass das Signal aus dem Kodierer 28 der Taktseite als ein Auswahlsignal in den Selektor 30 irgendeiner der Kanäle der Ausgabedatenseite eingegeben werden.
Obwohl es in 1 nicht gezeigt ist, ist eine Vielzahl von Zeitinterpolatorbussen 40 zur Verteilung von Daten auf die Vielzahl von Source-Synchronous-Schaltungen entsprechend den Kanälen der Source-Synchronous-Schaltungen angeordnet.
Information darüber, in welchen Selektor 30 der Kanäle das Signal aus dem Kodierer 28 der Taktseite als ein Auswahlsignal eingegeben wird, wird für gewöhnlich vorher eingestellt. Demgemäß kann entsprechend dieser Information der Schalter auf AN/AUS gestellt werden, bevor das Testgerät verwendet wird. Steuerinformation über das AN/AUS kann im Vorhinein in ein (nicht gezeigtes) Steuerregister oder dergleichen geschrieben werden.
Durch Anordnung solch eines Zeitinterpolatorbusses 40 können die zeitsequentiellen Pegeldaten, die durch die taktseitigen Source-Synchronous-Schaltungen eingeholt werden, als Auswahlsignale in einen gewünschten Selektor der Ausgabedatenseite eingegeben werden.
Auf diese Weise können Ausgabedaten, die über einen gewünschten Kanal eingeholt werden, als Messdaten eingeholt werden. Auch wenn eine Vielzahl von Source-Synchronous-Schaltungen, die Selektoren 30 enthalten, im Übereinstimmung mit einer Konfiguration, einer Datenrate, einer Jitterbreite oder dergleichen des Prüflings 1 angeordnet sind, ist es demgemäß möglich, Messdaten durch beliebiges Kombinieren von Taktdaten und Ausgabedaten abzurufen.
Wenn beispielsweise Vielzahlen von Takten und Ausgabedaten vom Prüfling 1 gesendet werden, können Daten den Kanälen von beliebigen Source-Synchronous-Schaltungen zugeordnet werden: „Takt 1 und Ausgabedaten 1", „Takt 2 und Ausgabedaten 2" und dergleichen.
In diesem Fall können Messdaten unabhängig mit dem Zeitablauf von „Takt 1" für die „Ausgabedaten 1" und mit dem Zeitablauf von „Takt 2" für die „Ausgabedaten" eingeholt werden.
Das Auswahlsignal wird direkt aus dem Kodierer 28 der Taktseite in den Selektor 30 der Taktseite eingegeben. Demgemäß kann ein Signal des „Takt 1" als Messdaten mit dem Zeitablauf des „Takt 1" nicht über den Zeitinterpolatorbus 40 eingeholt werden.
Als nächstes wird die Funktionsweise des Halbleitertestgeräts des derart aufgebauten Ausführungsbeispiels beschrieben werden.
Wenn aus dem (nicht gezeigten) Mustergenerator, der im Testgerät angeordnet ist, ein festgelegtes Testmustersignal in den Prüfling 1 eingegeben wird, werden festgelegte Ausgabedaten und ein festgelegter Takt entsprechend dem Mustersignal aus dem Prüfling 1 ausgegeben.
Der Takt und die Ausgabedaten, die aus dem Prüfling 1 ausgegeben werden, werden in unterschiedliche Kanäle der Source-Synchronous-Schaltung eingegeben.
Der Takt und die Ausgabedaten, die in jede Source-Synchronous-Schaltung eingegeben werden, werden in den Pegelkomparator 11 eingegeben, mit einer Vergleichsspannung bezüglich des Pegels verglichen und dann in jeden Interpolator 20 eingegeben.
Ein Signal (Takt oder Ausgabedaten), das in jeden Zeitinterpolator 20 eingegeben wird, wird zuerst in die Vielzahl von Flip-Flops 21a bis 21n eingegeben, die parallel verbunden sind. Dann werden Freigaben durch die Verzögerungsschaltung 22 mit konstanten Zeitablaufintervallen in die Taktanschlüsse der Flip-Flops 21a bis 21n eingegeben, in die der Takt oder die Ausgabedaten eingegeben sind.
Demgemäß werden der eingegebene Takt oder die Ausgabedaten als zeitsequentielle Pegeldaten aus den Flip-Flops 21a bis 21n eingeholt und ausgegeben.
Dann werden im LSI-Tester 10 der Taktseite die zeitsequentiellen Pegeldaten, die aus den Flip-Flops 21a bis 21n ausgegeben werden, in den Flankenselektor 23 und den Selektor 30 der Taktseite eingegeben.
Die Pegeldaten, die in den Flankenselektor 23 eingegeben werden, werden über die erste und zweite UND-Schaltung 24, 25 und die ODER-Schaltung 26 in die Vielzahl von Selektoren 27a bis 2n eingegeben und Flankenauswahlsignale werden geschaltet, um ein Signal auszuwählen und auszugeben.
Pegeldaten, die aus jedem der Selektoren 27a bis 27n ausgegeben werden, werden als Pegeldaten ausgegeben, die (1) nur eine ansteigende Flanke (Ausgabe der ersten UND-Schaltung 24), (2) nur eine fallende Flanke (Ausgabe der zweiten UND- Schaltung 25) indizieren oder (3) sowohl ansteigende als auch fallende Flanken (Ausgabe der ODER-Schaltung 26), die durch die Pegeldaten indiziert werden.
Die vom Flankenselektor 23 eingeholten Pegeldaten werden in den Kodierer 28 eingegeben und kodiert.
Die vom Kodierer 28 kodierten Pegeldaten werden Zeitablaufdaten, die Flankenzeitabläufe (ansteigende Flanke, fallende Flanke oder sowohl ansteigende als auch fallende Flanken) des Takts indizieren.
Diese Zeitablaufdaten werden in den Zeitinterpolatorbus 40 eingegeben, über den Zeitinterpolatorbus 40 auf festgelegte Source-Synchronous-Schaltungen der Ausgabedatenseite verteilt und als ein Auswahlsignal in den Selektor 30 der Ausgabedatenseite eingegeben.
Zusätzlich werden die Zeitablaufdaten als ein Auswahlsignal direkt in den Selektor 30 der Taktseite eingegeben, d. h. nicht über den Zeitinterpolatorbus 40.
Andererseits werden in der Source-Synchronous-Schaltung der Ausgabedatenseite die zeitsequentiellen Pegeldaten, die durch die Flip-Flops 21a bis 21n eingeholt werden, ausschließlich der Daten des Flipflops 21a des anfänglichen Werts, direkt als Eingabedaten in den Selektor 30 eingegeben. Demgemäß werden im Selektor 30 der Ausgabedatenseite einzelne Daten aus den zeitsequentiellen Pegeldaten, die Ausgabedaten indizieren, durch Verwendung der Zeitablaufdaten, die aus dem taktseitigen Kodierer 28 als ein Auswahlsignal eingegeben werden, ausgewählt und diese Daten werden als Messdaten ausgegeben.
Dann werden die Ausgabedaten, die aus dem Selektor 30 der Ausgabedatenseite ausgegeben werden, in den Musterkomparator 12 eingegeben und mit festgelegten Erwartungswertedaten verglichen, die aus dem Mustergenerator im Tester ausgegeben werden, und ein Ergebnis des Vergleiches wird ausgegeben.
Auf der Grundlage des Ergebnisses des Vergleichs wird eine Übereinstimmung/Nichtübereinstimmung zwischen den Ausgabedaten und dem Erwartungswert erfasst und es wird eine Festlegung gemacht, ob der Prüfling in Ordnung/fehlerhaft (Bestehen/Versagen) ist.
Das heißt, Die Feststellung des Bestehens wird gemacht, wenn die Ausgabe des Selektors 30 mit dem Erwartungswert übereinstimmt. Die Feststellung des Versagens wird im Fall der Nichtübereinstimmung gemacht.
Darüber hinaus werden in der Source-Synchronous-Schaltung der Taktseite die zeitsequentiellen Pegeldaten, die durch die Flip-Flops 21a bis 21n eingeholt werden, ausschließlich der Daten des Flipflops 21a des anfänglichen Werts, direkt als Eingabedaten in den Selektor 30 der Taktseite eingegeben.
Dann werden im Selektor 30 der Taktseite einzelne Daten aus den zeitsequentiellen Pegeldaten, die Takte indizieren, durch Verwendung der Zeitablaufdaten, die aus dem taktseitigen Kodierer 28 als ein Auswahlsignal eingegeben werden, ausgewählt und diese Daten werden als Messdaten ausgegeben.
Demgemäß werden die Ausgabedaten, die aus dem Selektor 30 der Taktseite ausgegeben werden, in den Musterkomparator 12 eingegeben, wodurch sie mit festgelegten Erwartungswertedaten des Takts verglichen werden können.
Auf dies Weise kann auf der Grundlage des Ergebnisses des Vergleichs mit dem Erwartungswert eine Übereinstimmung/Nichtübereinstimmung zwischen den Taktdaten und dem Erwartungswert erfasst werden und es kann eine Festlegung gemacht werden, ob der Prüfling in Ordnung/fehlerhaft (Bestehen/Versagen) ist.
Im Folgenden wird unter Bezugnahme auf die 2(a) bis 8 ein spezielles Ausführungsbeispiel beschrieben werden.
[Grundsätzliche Funktionsweise]
Zuerst wird unter Bezugnahme auf die 2(a) und 2(b) eine Beschreibung der grundlegenden Funktionsweise gemacht, wenn Ausgabedaten mit dem Zeitablauf einer ansteigenden Flanke eines Takts eines Prüflings 1 in einem Testgerät eines Ausführungsbeispiel eingeholt werden. Die 2(a) und 2(b) sind Signaldarstellungen, die Operationen der Einholung von Ausgabedaten mit dem Flankenzeitablauf des Takts des Prüflings 1 zeigen, wobei ein Fall des Einholens von Ausgabedaten mit dem Zeitablauf einer ansteigenden Flanke des Takts bei einem Bauelement vom SDR-Typ gezeigt wird.
Gemäß dem in 2 gezeigten Ausführungsbeispiel umfasst jeder Zeitinterpolator 20, der eine Source-Synchronous-Schaltung aufbaut, fünf Flip-Flops 21a bis 21e, die ein Flip-Flop 21a für den anfänglichen Werts beinhalten, und ein Flankenselektor 23 umfasst vier Selektorschaltungsgruppen (erste UND-Schaltungen 24a bis 24d, zweite UND-Schaltungen 25a bis 25d, ODER-Schaltungen 26a bis 26d und Selektoren 27a bis 27d). Ein Takt und Ausgabedaten, die vom Prüfling 1 ausgegeben werden, werden als Pegeldaten einer Bitzahl „4" an den vier Flip-Flops 21b bis 21e eingeholt, ausschließlich des Flip-Flops 21a für den anfänglichen Wert.
Dann werden ausgabedatenseitige Pegeldaten der Bitzahl „4" durch Taktpegeldaten der Bitzahl „4" eingeholt, die über die erste UND-Schaltungen 14a bis 14d und die Selektoren 27a bis 27d des Flankenselektors 23 der Taktseite ausgegeben werden.
Zuerst befindet sich im Fall eines in 2(a) gezeigten Falls der Zeitablauf der ansteigenden Flanke, durch welche eine Taktausgabe aus dem Prüfling 1 von „L" zu „H" wird, in der Position „1" einer Bitnummer „0 bis 3", während sich der Zeitablauf eines Signaländerungspunkts, durch den Ausgabedaten von „L" zu „H" werden, in einer Position einer Bitnummer „0" befindet (siehe den dickeren Linienteil in der Zeichnung).
In diesem Fall werden zuerst für den Takt beispielsweise Pegeldaten von „0111" („H" ab der Position der Bitnummer „1") durch die Flip-Flops 21b bis 21e, ausschließlich dem für den anfänglichen Wert, des taktseitigen Zeitinterpolators 20 eingeholt und diese Daten werden in den Flankenselektor 23 eingegeben.
Im Flankenselektor 23 des Ausführungsbeispiels werden, wenn der Zeitablauf einer ansteigenden Flanke (Anstieg Flanke) durch ein Flankenauswahlsignal ausgewählt wird und Pegeldaten über die erste UND-Schaltung 24 in die vier Selektoren 27a bis 27d eingegeben werden, Pegeldaten, die „1000" indizieren („H" ab der Position der Bitzahl „1") aus jedem der Selektoren 27a bis 27d ausgegeben.
Darm werden die Pegeldaten „1000" durch den Kodierer 28 als Zeitablaufdaten kodiert (beispielsweise „001"), die eine Bitzahl „1" indizieren.
Es gilt zu beachten, dass wenn es keine ansteigende Flanke im Takt gibt, beispielsweise im Fall von „Hoch vom ersten Wert ab" oder im Fall von „Niedrig vom ersten Wert ab bis zum letzten Wert", eine Ausgabe des Flankenselektors 23 „Überall 0" wird und der Kodierer 28 beispielsweise „100" ausgibt, was eine Vollskala (Überlauf) als ein Auswahlsignal des Selektors 30 indiziert.
Tabelle 1 zeigt einen Zusammenhang zwischen der Position des ansteigenden Takts und den Ausgaben der Flip-Flops 21a bis 21d, einschließlich dem für den anfänglichen Wert, des Flankenselektors 23 und des Kodierers 28 des Ausführungsbeispiels.
Tabelle 1
Die Ausgabedaten des Prüflings 1 werden als Pegeldaten von beispielsweise „1111" („H" ab der Position der Bitnummer „0") durch die Flip-Flops 21b bis 21e, ausschließlich dem für den Anfangswert, der Source-Synchronous-Schaltung der Ausgabedatenseite eingeholt und diese Daten werden in jeden Eingabeanschluss des Selektors 30 eingegeben. Dann werden im Selektor 30 der Ausgabedatenseite Daten eines Eingabeanschlusses entsprechend einer Bitnummer „1" auf der Grundlage eines Auswahlsignals („001") aus der Taktseite ausgewählt. Als ein Ergebnis werden Daten, die aus dem Selektor 30 ausgegeben werden, „H".
Tabelle 2 zeigt einen Zusammenhang zwischen den Ausgabedaten, die in den Eingabeanschluss des Selektors 30 der Ausgabedatenseite eingegeben werden, und dem Auswahlsignal.
Tabelle 2
Andererseits indiziert ein in 2(b) gezeigtes Signal einen Fall, bei dem der Takt und die Ausgabedaten beide wegen Jitterns in der Phase (um 2 Bit) vom Signal von 2(a) verschoben sind.
In diesem Fall befindet sich der Flankenzeitablauf durch den der Takt von „L" zu „H" wird, in der Position „3", während sich der Zeitablauf eines Signaländerungspunkts, durch welchen die Ausgabedaten von „L" zu „H" werden, in einer Position einer Bitnummer „2" befindet (dicker Linienteil in der Zeichnung). Demgemäß werden beispielsweise Pegeldaten von „0001" („H" ab der Position der Bitnummer „3") durch die taktseitigen Flip-Flops 21b bis 21e, ausschließlich dem für den anfänglichen Wert, eingeholt und diese Daten werden in den Flankenselektor 23 eingegeben.
Im Flankenselektor 23 werden Pegeldaten über die erste UND-Schaltung 24 in die vier Selektoren 27a bis 27d eingegeben und Pegeldaten von „0001" („H" ab der Position der Bitzahl „1") werden ausgegeben.
Dann werden die Pegeldaten „0001" durch den Kodierer 28 als Zeitablaufdaten kodiert (beispielsweise „011"), die eine Bitzahl „3" indizieren.
Für die Ausgabedaten, werden beispielsweise Pegeldaten von „0011" („H" ab der Position der Bitnummer „2") durch die Flip-Flops 21a bis 21e, ausschließlich dem für den anfänglichen Wert, des Zeitinterpolators 20 der Ausgabedatenseite, und diese Daten werden in jeden Eingabeanschluss des Selektors 30 eingegeben. Dann werden im Selektor 30 der Ausgabedatenseite Daten eines Eingabeanschlusses entsprechend einer Bitnummer „3" auf der Grundlage eines Auswahlsignals („011") aus der Taktseite ausgewählt. Als ein Ergebnis werden Daten, die aus dem Selektor 30 ausgegeben werden, „H", wie im Fall von 2(a). Tabelle 3 zeigt einen Zusammenhang zwischen den Ausgabedaten, die in den Eingabeanschluss des Selektors 30 der Ausgabedatenseite eingegeben werden, und dem Auswahlsignal.
Tabelle 2
Auf diese Weise wird in beiden Fällen von 2(a) und 2(b) „H" als Messdaten erhalten, während Jittern eine Schwankung des Signaländerungspunkts verursacht.
Wenn die Daten im herkömmlichen Testgerät mit fester Freigabe eingeholt werden, wird im Fall von 2(a) „H" erhalten und im Fall von 2(b) wird „L" erhalten. In der Folge sind die Messdaten nicht konstant (siehe die 9(a) und 9(b)).
Auf diese Weise können beim Testgerät des Ausführungsbeispiels, auch wenn Jittern Fluktuationen in Bezug auf den Signaländerungspunkt (Flankenzeitablauf) des Takts und der Ausgabedaten des Prüflings 1 verursacht, immer gleiche Ergebnisse erhalten werden, wenn der Takt und die Ausgabedaten in der Phase verschoben sind.
Die vorhin erwähnte grundlegende Funktionsweise ist kleiner im Fall des Einholens von Ausgabedaten mit dem Zeitablauf einer fallenden Flanke des Takts. In diesem Fall werden ausgegebene datenseitige Pegeldaten einer Bitnummer „4" der Flip-Flops 21b bis 21e, ausschließlich dem für den anfänglichen Wert, durch Taktpegeldaten einer Bitnummer „4" eingeholt, die über die zweiten UND- Schaltungen 25a bis 25d und die Selektoren 27a bis 27d des Flankenselektors 23 der Taktseite ausgegeben werden.
Tabelle 4 zeigt einen Zusammenhang zwischen einer fallenden Flankenposition eines Taktes und Ausgaben der Flip-Flops 21a bis 21d, einschließlich dem für den anfänglichen Wert, des Flankenselektors 23 und des Kodierers 28.
Tabelle 4
Demgemäß sind im Fall des Einholens der Ausgabedaten durch den Zeitablauf der fallenden Flanke des Takts die Pegeldaten, die vom Flankenselektor 23 ausgegeben werden, ähnlich zu denen der ansteigenden Flanke.
Im Fall des Einholens von Ausgabedaten mit dem Zeitablauf sowohl ansteigender als auch fallender Flanken eines Takts werden Ausgaben der ersten und zweiten UND-Schaltungen 24, 25 durch die ODER-Schaltungen 26a bis 26d des Flankenselektors der Taktseite erhalten. Auf diese Weise ist es wie im Fall der vorhin erwähnten grundlegenden Operation möglich, Ausgabedaten mit dem Zeitablauf sowohl ansteigender als auch abfallender Flanken des Takts des Prüflings 1 zu erhalten.
[Schalten des Flankenselektors]
Als nächstes wird unter Bezugnahme auf die 3(a) bis 3(c) ein Ausführungsbeispiel des Schaltens im Flankenselektor 23 beschrieben werden. Die 3(a) bis 3(c) sind Signaldarstellungen, wenn Ausgabedaten durch Schalten des Zeitablaufs der Taktflanke des Prüflings 1 erhalten werden: ansteigende Flanke von 3(a), fallende Flanke von 3(b) und ansteigende und fallende Flanken von 3(c). Im Beispiel, das in den 3(a) bis 3(c) gezeigt ist, werden wie im Fall der grundlegenden Operation, die in den 2(a) und 2(b) gezeigt ist, Ausgabedaten durch eine Freigabe einer Bitnummer „4" erhalten. Es ist jedoch unnötig zu sagen, dass die Bitnummer der Freigabe beliebig verändert werden kann.
Zuerst werden im Fall des Einholens von Ausgabedaten mit dem Zeitablauf einer ansteigenden Flanke eines Takts für das Bauelement vom SDR-Typ Auswahlsignale der Selektoren 27a bis 27n des Flankenselektors 23 umgeschaltet, um eine Ausgabe der ersten UND-Schaltung 24 auszuwählen (Flankenauswahl = Anstieg Flanke) Demgemäß werden Ausgabedaten des Prüflings 1 durch den Zeitablauf ansteigender Flanken des Takts des Prüflings 1 erhalten. Beim in 3(a) gezeigten Beispiel werden Ausgabedaten mit dem Zeitablauf einer Position „1" einer Bitnummer „0 bis 3" in einem ersten Zyklus und mit dem Zeitablauf der Position einer Bitnummer „2" in einem zweiten Zyklus erhalten und mit einem festgelegten Erwartungswert verglichen.
Als nächstes werden im Fall des Einholens von Ausgabedaten mit dem Zeitablauf einer fallenden Flanke eines Takts für das Bauelement vom SDR-Typ Auswahlsignale der Selektoren 27a bis 27n des Flankenselektors 23 umgeschaltet, um eine Ausgabe der zweiten UND-Schaltung 25 auszuwählen (Flankenauswahl = Abfall Flanke).
Demgemäß werden Ausgabedaten des Prüflings 1 durch den Zeitablauf fallender Flanken des Takts des Prüflings erhalten. Beim in 3(b) gezeigten Beispiel werden Ausgabedaten mit dem Zeitablauf einer Position „1" einer Bitnummer „0 bis 3" in einem ersten Zyklus und mit dem Zeitablauf der Position einer Bitnummer „2" in einem zweiten Zyklus erhalten und mit einem festgelegten Erwartungswert verglichen.
Es gilt zu beachten, dass beim in 3(b) gezeigten Beispiel der Ausgabezeitablauf einer Freigabe von dem des in 3(a) gezeigten bezüglich dem Zeitablauf der fallenden Flanke des Takts verzögert ist.
Darüber hinaus werden im Fall des Einholens von Ausgabedaten mit dem Zeitablauf sowohl ansteigender als auch fallender Flanken eines Takts für das Bauelement vom SDR-Typ Auswahlsignale der Selektoren 27a bis 27n des Flankenselektors 23 umgeschaltet, um eine Ausgabe der ODER-Schaltung 26 auszuwählen (Flankenauswahl = Beide Flanken).
Demgemäß werden Ausgabedaten des Prüflings 1 mit dem Zeitablauf sowohl ansteigender als auch fallender Flanken des Takts des Prüflings 1 erhalten. Beim in 3(c) gezeigten Beispiel werden Ausgabedaten mit dem Zeitablauf von „1" einer Bitnummer „0 bis 3" einer ansteigenden Flanke des Takts in einem ersten Zyklus und mit dem Zeitablauf der Position einer Bitnummer „1" einer fallenden Flanke in einem zweiten Zyklus erhalten.
Gleichermaßen werden Ausgabedaten mit dem Zeitablauf von „2" einer ansteigenden Flanke in einem dritten Zyklus und mit dem Zeitablauf einer Position einer Bitnummer „2" einer fallenden Flanke in einem vierten Zyklus erhalten. Auf diese Weise können Ausgabedaten des Bauelements vom DDR-Typ mit dem Zeitablauf des DDR eingeholt werden.
Es gilt zu beachten, dass beim in 3(c) gezeigten Beispiel eine Freigabeausgabefrequenz doppelt so groß ist wie die im Fall der SDR (Fälle in 3(a), 3(b)) im Einklang mit einer Frequenz der DDR.
[Detaillierte Funktionsweise von SDR]
Als nächstes wird unter Bezugnahme auf die 4(a) bis 4(c) eine Beschreibung einer detaillierten Funktionsweise gemacht, wenn Ausgabedaten des Bauelements vom SDR-Typ eingeholt werden. Die 4(a) bis 4(c) sind Signaldarstellungen, wenn Ausgabedaten mit dem Zeitablauf einer ansteigenden Flanke eines Takts des Prüflings 1 von SDR-Typ eingeholt werden. Bei einem in den 4(a) bis 4(c) gezeigten Beispiel werden Ausgabedaten durch eine Freigabe mit 8 Bit einer Bitnummer „0 bis 7" eingeholt. Es ist jedoch unnötig zu erwähnen, dass die Bitnummer der Freigabe beliebig verändert werden kann.
Zuerst werden, wie es in 4(a) gezeigt ist, wenn ein Takt normal arbeitet, wie im Fall der vorhin erwähnten grundlegenden Operation, (siehe die 2(a), 2(c) und 3(a)), Ausgabedaten des Prüflings 1 mit dem Zeitablauf einer ansteigenden Flanke des Takts des Prüflings 1 eingeholt. Beim in 4(a) gezeigten Beispiel werden Ausgabedaten mit dem Zeitablauf einer Position „1" einer Bitnummer „0 bis 7" in einem ersten Zyklus eingeholt und mit dem Zeitablauf einer Position einer Bitnummer „2" in einem zweiten Zyklus eingeholt und mit einem festgelegten Erwartungswert verglichen.
Als nächstes, wenn der Takt wegen Jittern nicht normal funktioniert, werden die Zustände, wie es in den 4(b), 4(c) gezeigt ist.
Zuerst, wie es in 4(b) gezeigt ist, wenn der Takt zu einem ersten Halbzyklus verschoben ist, kann keine ansteigende Flanke des Takts in einem zweiten Zyklus eingeholt werden. Demgemäß wird beispielsweise eine Ausgabe des Flankenselektors 23 „Überall 0", was „Keine Flanke" indiziert (siehe Tabelle 1) und der Kodierer 28 gibt ein Vollskalasignal (Überlauf) als ein Auswahlsignal des Selektors 30 aus.
Beim in 4(b) gezeigten Beispiel, in einem zweiten Zyklus, in dem eine ansteigende Flanke nicht eingeholt werden kann, werden Ausgabedaten mit dem Zeitablauf einer Position eines letzten Bits „7" als eine Vollskala eingeholt. Im Ergebnis gibt ein Vergleich mit einem Erwartungswert „Nichtübereinstimmung (Versagen)".
Gleicherweise werden, wenn der Takt zu einem zweiten Halbzyklus verschoben ist, wie es in 4(c) gezeigt ist, da eine ansteigende Taktflanke nicht in einem zweiten Zyklus eingeholt werden kann, Ausgabedaten mit dem Zeitablauf einer Position eines letzten Bits „7" als Vollskala erhalten. Im Ergebnis gibt ein Vergleich mit einem Erwartungswert „Nichtübereinstimmung (Versagen)".
Es gilt zu beachten, dass wenn der Takt verschoben ist und der Kodierer 28 ein Vollskalensignal ausgibt, unmittelbar ein Fehler erfasst wird, wodurch einheitlich „Fehler (Versagen)" festgestellt werden kann, ohne die in der letzten Bitposition erhaltenen Ausgabedaten mit einem Erwartungswert zu vergleichen.
Der Fall des Einholens der Ausgabedaten durch die ansteigende Flanke des Takts für Bauelemente vom SDR-Typ ist beschrieben worden. Ein Fall des Einholens von Ausgabedaten durch eine fallende Taktflanke wird wie beim vorhin erwähnten Fall durch Umschalten von Flankenauswahlsignalen des Flankenselektors 23 ausgeführt.
[Detaillierte Beschreibung von DDR]
Als nächstes wird unter Bezugnahme auf die 5(a) bis 5(c) und die 6(a) bis 6(c) eine Beschreibung gemacht werden, wenn Ausgabedaten des Bauelements vom DDR-Typ eingeholt werden. Die 5(a) bis 5(c) und die 6(a) bis 6(c) sind Signaldarstellungen, wenn Ausgabedaten mit dem Zeitablauf sowohl ansteigender als auch fallender Flanken eines Takts des Prüflings 1 vom DDR-Typ eingeholt werden: Die 5(a) bis 5(c) zeigen einen Fall, bei dem sich in einem Takt ein Erwartungswert befindet, und die 6(a) bis 6(c) zeigen einen Fall, bei dem sich keine Erwartungswerte in einem Takt befinden.
Bei den in den Zeichnungen gezeigten Beispielen werden Ausgabedaten durch eine Freigabe mit 4 Bit einer Bitnummer „0 bis 3" eingeholt: Es ist jedoch unnötig zu erwähnen, dass die Bitnummer der Freigabe beliebig verändert werden kann.
[Fall, bei dem es einen Takterwartungswert gibt]
Wie es in den 5(a) bis 5(c) gezeigt ist, wenn im Takt des Prüflings 1 ein Erwartungswert eingestellt ist, wird zudem ein Taktsignal als Daten in den Selektor 30 der Taktseite eingegeben, erhalten mit dem Zeitablauf von ansteigenden und fallenden Flanken des Takts, und mit dem Takterwartungswert verglichen. Demgemäß werden, wenn der Takt verschoben ist, Taktdaten eingeholt und mit dem Erwartungswert verglichen, wodurch ein Bestehen/Versagen festgestellt werden kann, ohne die Ausgabedatenseite zu berücksichtigen. Zuerst werden, wie es in 5(a) gezeigt ist, die Taktdaten mit dem Zeitablauf von ansteigenden und fallenden Flanken des Takts eingeholt und mit einem Takterwartungswert verglichen, d. h. ein hoher Wert in einer ersten Zyklushälfte und ein niedriger Wert in einer zweiten Hälfte. Wenn der Takt normal funktioniert, wird die Feststellung auf der Grundlage des Takterwartungswerts immer „Übereinstimmung (Bestehen)" sein und demgemäß werden Ausgabedaten erhalten.
Zur Beschaffung von Ausgabedaten werden, wie im Fall der vorhin erwähnten grundlegenden Operation (siehe die 2(a), 2(b) und 3(c), Ausgabedaten des Prüflings 1 mit dem Zeitablauf sowohl ansteigender als auch fallender Flanken eines Takts des Prüflings 1 eingeholt. Beim in 5(a) gezeigten Beispiel werden Ausgabedaten mit dem Zeitablauf einer Position „1" einer Bitnummer „0 bis 3" sowohl für ansteigende als auch fallende Flanken eines Takts im ersten und zweiten Zyklus erhalten und mit einem festgelegten Erwartungswert verglichen.
Gleicherweise werden Ausgabedaten mit einem Zeitablauf einer Position einer Bitnummer „2" für eine ansteigende Flanke eines Takts in einem dritten Zyklus und mit dem Zeitablauf einer Position einer Bitnummer „1" für eine fallende Flanke eines Takts in einem vierten Zyklus erhalten und mit einem Erwartungswert verglichen.
Als nächstes werden, wenn der Takt wegen Jittern nicht normal funktioniert, wie es in den 5(b), 5(c) gezeigt ist, Taktdaten mit dem Flankenzeitablauf des Takts erhalten und mit einem Takterwartungswert verglichen und es wird ein Fehler erfasst.
Zuerst wird, wie es in 5(b) gezeigt ist, wenn der Takt zu einem ersten Halbzyklus verschoben ist, eine fallende Flanke eines Takts in einem dritten Zyklus erhalten. In diesem Fall wird Taktdaten = L in einer Position einer Bitnummer „2" erhalten, was eine fallende Taktposition indiziert, und mit einem Erwartungswert = H eines ersten Halbzyklus des Takts verglichen. Demgemäß wird ein Ergebnis der Feststellung eines Bestehens/Versagens „Fehler (Versagen)".
Gleicherweise wird eine ansteigende Taktflanke in einem vierten Zyklus erhalten. In diesem Fall wird Taktdaten = H in einer Position einer Bitnummer „1" erhalten, was eine ansteigende Taktposition indiziert, und mit einem Erwartungswert = L eines zweiten Halbzyklus des Takts verglichen. Demgemäß wird ein Ergebnis der Feststellung eines Bestehens/Versagens „Fehler (Versagen)".
Demgemäß wird in diesem Fall „Fehler (Versagen)" festgestellt, was die Beschaffung von Ausgabedaten verhindert.
Andererseits, wenn der Takt zu einem zweiten Halbzyklus verschoben ist, wie es in 5(c) gezeigt ist, wird keine Taktflanke in einem dritten Zyklus erhalten. Demgemäß wird Taktdaten = L in einer Position eines letzten Bits „3" als Vollskaladaten erhalten und mit einem Erwartungswert = H eines ersten Halbzyklus des Takts verglichen. Demgemäß wird ein Ergebnis der Feststellung eines Bestehens/Versagens „Fehler (Versagen)".
In einem vierten Zyklus wird eine ansteigende Flanke erhalten. In diesem Fall wird Taktdaten = H in einer Position einer Bitnummer „2" erhalten, was eine ansteigende Taktposition indiziert, und mit einem Erwartungswert = L eines zweiten Halbzyklus des Takts verglichen. Demgemäß wird ein Ergebnis der Feststellung eines Bestehens/Versagens „Fehler (Versagen)".
Demgemäß werden in diesem Fall keine Ausgabedaten erhalten und es wird „Fehler (Versagen)" festgestellt.
[Fall, in dem es keinen Takterwartungswert gibt]
Wenn es keinen Erwartungswert im Takt gibt, wie im Fall der grundlegenden Operation (die 2(a), 2(b) und 3(c)) und der detaillierten Funktion des SDR (die 4(a) bis 4(c)), die oben beschrieben wurden, werden Ausgabedaten, die mit dem Zeitablauf ansteigender und fallender Taktflanken erhalten werden, mit einem festgelegten Erwartungswert für Ausgabedaten verglichen, wodurch ein Bestehen/Versagen festgestellt wird.
Während die detaillierte Beschreibung weggelassen wird, wird ein Signal, wie es in den 6(a) bis 6(c) gezeigt ist. 6(a) zeigt einen Fall, bei dem ein Takt normal funktioniert, 6(b) zeigt einen Fall, bei dem ein Takt zu einem ersten Halbzyklus verschoben ist und 6(c) zeigt einen Fall, bei dem ein Takt zu einem zweiten Halbzyklus verschoben ist.
Wie es oben beschrieben wurde, können gemäß dem Halbleitertestgerät des Ausführungsbeispiels durch Anordnen der Source-Synchronous-Schaltung, die den Zeitinterpolator 20, die den Flankenselektor 23 enthält, und die Auswahlschaltung 30 umfasst, der Takt und die Ausgabedaten aus dem Prüfling 1 als zeitsequentielle Pegeldaten erhalten werden. Die zeitsequentiellen Pegeldaten indizieren einen Flankenzeitablauf, der ein Signaländerungspunkt des Takts (oder der Ausgabedaten) des Prüflings 1 ist. Demgemäß ist es durch Einholung der Pegeldaten, die diesen Taktflankenzeitablauf indizieren, möglich, die Pegeldaten als ein Zeitablaufsignal zum Einholen der Ausgabedaten aus dem Prüfling 1 zu verwenden.
Im Speziellen können gemäß dem Ausführungsbeispiel durch Anordnung des Flankenselektors 23, die zeitsequentiellen Pegeldaten, die durch eine Vielzahl von Freigaben am Zeitinterpolator 20 erhaltenen werden, selektiv als Pegeldaten ausgegeben werden, die den Zeitablauf der ansteigenden Flanke, der fallenden Flanke oder sowohl der ansteigenden als auch der fallenden Flanke indizieren.
Demgemäß ist es, auch wenn Jittern eine Schwankung im Signaländerungspunkt (ansteigende oder fallende Flanke) des Takts und der Ausgabedaten des Prüflings 1 verursacht, möglich, die Ausgabedaten mit dem Zeitablauf der geänderten Taktflanke abzurufen.
Da die Ausgabedaten mit dem Zeitablauf der ansteigenden Flanke, der fallenden Flanke oder sowohl der ansteigenden als auch der fallenden Flanke des Takts abgerufen werden können, kann im Speziellen nicht nur das Bauelement vom SDR-Typ, sondern auch das Bauelement vom DDR-Typ behandelt werden.
Auf diese Weise kann das Hableitertestgerät des Ausführungsbeispiels Ausgabedaten für alle Typen von Prüflingen mit dem Zeitablauf erhalten, der sich gemäß dem Jittern ändert, immer ein korrektes Testergebnis erzielen, ohne durch Jittern beeinflusst zu werden, und es ist insbesondere zum Testen eines Hochgeschwindigkeits-DDR-Halbleiterbauelements geeignet.
Es ist unnötig zu erwähnen, dass das vorhin erwähnte Ausführungsbeispiel in keiner Weise einschränkend für das Halbleitertestgerät der vorliegenden Erfindung ist und innerhalb des Umfangs der Erfindung verschiedene Änderungen gemacht werden können.
Beispielsweise ist das Ausführungsbeispiel anhand des Falls der Vorderflankenerfassung betreffend die Taktflankenerfassung beschrieben worden. Das Ausführungsbeispiel kann jedoch auf einen Fall der Hinterflankenerfassung angewendet werden.
Die 7(a) und 7(b) sind Signaldarstellungen, die einen Unterschied der Taktflankenerfassung zwischen Vorderflankenerfassung und Hinterflankenerfassung zeigen: 7(a) zeigt die Vorderflankenerfassung und 7(b) zeigt die Hinterflankenerfassung.
Wie es gezeigt ist, ist die Vorderflankenerfassung ein Verfahren des Einstellens einer Flanke, die zuerst aus gewünschten Flanken erfasst wird, die in einem Testzyklus als Zeitablaufdaten (Kodierdaten) einer Taktseite zum Einholen von Ausgabedaten erfasst werden.
Andererseits ist die Hinterflankenerfassung ein Verfahren des Einstellens einer Flanke, die zuletzt aus gewünschten Flanken erfasst wird, die in einem Testzyklus als Zeitablaufdaten (Kodierdaten) einer Taktseite zum Einholen von Ausgabedaten erfasst werden.
Erfindungsgemäß können die Ausgabedaten durch den Taktflankenzeitablauf sowohl bei der Vorderflankenerfassung des Ausführungsbeispiels als auch der in 7(b) gezeigten Hinterflankenerfassung erhalten werden. Auf diese Weise ist es möglich, eine gute Wirkung der Erfindung zu realisieren, dass der Prüfling korrekt getestet werden kann, ohne durch Jittern beeinflusst zu werden.
Industrielle Anwendbarkeit
Wie es oben beschrieben wurde, wird gemäß dem Halbleitertestgerät der vorliegenden Erfindung die Source-Synchronous-Schaltung bereitgestellt, wodurch die Takte und die Ausgabedaten, die vom Prüfling ausgegeben werden, als die zeitsequentiellen Pegeldaten erhalten werden, und die Ausgabedaten des Prüflings können mit dem Zeitablauf der ansteigenden Flanke, der fallenden Flanke oder sowohl der ansteigenden als auch der fallenden Flanke des Taktsignals abgerufen werden, das vom Prüfling ausgegeben wird. Auf diese Weise ist es möglich, ein Halbleitertestgerät zu realisieren, das Ausgabedaten synchronisiert mit Jittern an einem Signaländerungspunkt abrufen und ungeachtet von Jittern ein genaues Testergebnis erhalten kann und zweckmäßig speziell zum Testen eines Bauelements vom DDR-Typ verwendet werden kann, das Daten sowohl an ansteigenden als auch an fallenden Flanken eines Takts als Datenraten ausgibt.
Zusammenfassung
Ausgabedaten eines Prüflings (DUT) werden mit dem Zeitablauf sowohl ansteigender als auch fallender Flanken eines Takts erhalten, der vom Prüfling ausgegeben wird, und Ausgabedaten eines Bauelements vom DDR-Typ werden in Synchronisation mit dem Takt abgerufen. Ein Halbleitertestgerät umfasst einen taktseitigen Zeitinterpolator 20, der Takte erhält, die aus einem Prüfling 1 durch eine Vielzahl von Freigaben von konstanten Zeitablaufintervallen eingegeben werden und der die Takte als zeitsequentielle Pegeldaten ausgibt, ferner einen datenseitigen Zeitinterpolator 20, der Ausgabedaten erhält, die aus einem Prüfling 1 durch eine Vielzahl von Freigaben von konstanten Zeitablaufintervallen eingegeben werden und der die Ausgabedaten als zeitsequentielle Pegeldaten ausgibt, und ferner einen Flankenselektor 30, der die zeitsequentiellen Pegeldaten umschaltet, die von den Zeitinterpolatoren 20 erhalten werden, und selektiv Pegeldaten ausgibt, die ansteigende und/oder fallende Flanken der Pegeldaten indizieren.

Claims

Halbleitertestgerät, dadurch gekennzeichnet, dass es folgendes umfasst: einen ersten Zeitinterpolator, in den Takte, die von einem Prüfling ausgegeben werden, eingegeben werden und der die Takte durch eine Vielzahl von Freigaben empfangt, die konstante Zeitablaufintervalle aufweisen, und der die Takte als zeitsequentielle Pegeldaten ausgibt; einen zweiten Zeitinterpolator, in den Ausgabedaten, die von einem Prüfling ausgegeben werden, eingegeben werden und der die Ausgabedaten durch eine Vielzahl von Freigaben empfangt, die konstante Zeitablaufintervalle aufweisen, und der die Ausgabedaten als zeitsequentielle Pegeldaten ausgibt; und eine erste Auswahlschaltung, die die zeitsequentiellen Pegeldaten empfängt, die aus dem ersten und zweiten Zeitinterpolator ausgegeben werden, wodurch die Ausgabedaten ausgewählt werden, die in den zweiten Zeitinterpolator mit dem Flankenzeitablauf der Takte eingegeben werden, die in den ersten Zeitinterpolator eingegeben werden, und die ausgewählten Daten als Messdaten des Prüflings ausgegeben werden, wobei der erste und/oder zweite Zeitinterpolator mit einem Flankenselektor ausgestattet ist, in den die zeitsequentiellen Pegeldaten, die durch die Vielzahl von Freigaben erhalten wurden, eingegeben werden und der selektiv Pegeldaten ausgibt, die den Zeitablauf von ansteigenden und/oder fallenden Flanken der Pegeldaten indizieren.
Halbleitertestgerät nach Anspruch 1, das darüber hinaus eine zweite Auswahlschaltung umfasst, die die zeitsequentiellen Pegeldaten empfängt, die vom ersten Zeitinterpolator ausgegeben werden, wodurch die Takte ausgewählt werden, die in den ersten Zeitinterpolator eingegeben werden, mit dem Zeitablauf der Takte, die in den ersten Zeitinterpolator eingegeben werden, und die ausgewählten Takte als Taktdaten des Prüflings ausgegeben werden.
Halbleitertestgerät, dadurch gekennzeichnet, dass es folgendes umfasst: einen ersten Zeitinterpolator, in den Takte, die von einem Prüfling ausgegeben werden, eingegeben werden und der die Takte durch eine Vielzahl von Freigaben empfängt, die konstante Zeitablaufintervalle aufweisen, und der die Takte als zeitsequentielle Pegeldaten ausgibt; und eine zweite Auswahlschaltung, die die zeitsequentiellen Pegeldaten empfängt, die aus dem ersten Zeitinterpolator ausgegeben werden, wodurch die Takte ausgewählt werden, die in den ersten Zeitinterpolator mit dem Flankenzeitablauf der Takte eingegeben werden, die in den ersten Zeitinterpolator eingegeben werden, und die Takte als Taktdaten des Prüflings ausgegeben werden, wobei der erste Zeitinterpolator mit einem Flankenselektor ausgestattet ist, in den die zeitsequentiellen Pegeldaten, die durch die Vielzahl von Freigaben erhalten wurden, eingegeben werden und der selektiv Pegeldaten ausgibt, die den Zeitablauf von ansteigenden und/oder fallenden Flanken der Pegeldaten indizieren.
Halbleitertestgerät nach einem der Ansprüche 1 bis 3, wobei der erste Zeitinterpolator folgendes umfasst: eine Vielzahl von sequentiellen logischen Schaltungen, in die Takte, die aus dem Prüfling ausgegeben werden, eingegeben werden; eine Verzögerungsschaltung, die der Reihe nach Freigaben verzögert um konstante Zeitablaufintervalle in die Vielzahl von logischen Schaltungen eingibt und die die zeitsequentiellen Pegeldaten aus den sequentiellen logischen Schaltungen ausgibt; einen Flankenselektor, in den die zeitsequentiellen Pegeldaten, die aus der Vielzahl von sequentiellen logischen Schaltungen ausgegeben werden, eingegeben werden und der Pegeldaten, die eine ansteigende Flanke indizieren, Pegeldaten, die eine fallende Flanke indizieren, oder Pegeldaten, die ansteigende und fallende Flanken indizieren, aus den zeitsequentiellen Pegeldaten ausgibt, die durch Eingeben der Takte des Prüflings erhalten werden; und einen Kodierer, in den die Pegeldaten, die aus dem Flankenselektor ausgegeben werden, eingegeben werden und der die Pegeldaten als Zeitablaufdaten kodiert, die den Flankenzeitablauf der Takte des Prüflings indizieren und der die Zeitablaufdaten ausgibt.
Halbleitertestgerät nach Anspruch 1 oder 2, wobei der zweite Zeitinterpolator folgendes umfasst: eine Vielzahl von sequentiellen logischen Schaltungen, in die Ausgabedaten, die aus dem Prüfling ausgegeben werden, eingegeben werden; eine Verzögerungsschaltung, die der Reihe nach Freigaben verzögert um konstante Zeitablaufintervalle in die Vielzahl von logischen Schaltungen eingibt und die die zeitsequentiellen Pegeldaten aus den sequentiellen logischen Schaltungen ausgibt.
Halbleitertestgerät nach Anspruch 5, wobei der zweite Zeitinterpolator folgendes umfasst: einen Flankenselektor, in den die zeitsequentiellen Pegeldaten, die aus der Vielzahl von sequentiellen logischen Schaltungen ausgegeben werden, eingegeben werden und der Pegeldaten, die eine ansteigende Flanke indizieren, Pegeldaten, die eine fallende Flanke indizieren, oder Pegeldaten, die ansteigende und fallende Flanken indizieren, aus den zeitsequentiellen Pegeldaten ausgibt, die durch Eingeben der Ausgabedaten des Prüflings erhalten werden; und einen Kodierer, in den die Pegeldaten, die aus dem Flankenselektor ausgegeben werden, eingegeben werden und der die Pegeldaten als Zeitablaufdaten kodiert, die den Flankenzeitablauf der Ausgabedaten des Prüflings indizieren und der die Zeitablaufdaten ausgibt.
Halbleitertestgerät nach einem der Ansprüche 4 bis 6, wobei der Flankenselektor folgendes umfasst: einen oder mehrere Selektorschaltungen, umfassend eine erste UND-Schaltung, in die eine invertierte Ausgabe einer sequentiellen logischen Schaltung und eine nicht invertierte Ausgabe einer logischen Schaltung der nächsten Stufe eingegeben werden, eine zweite UND-Schaltung, in die eine nicht invertierte Ausgabe einer sequentiellen logischen Schaltung und eine invertierte Ausgabe einer logischen Schaltung der nächsten Stufe eingegeben werden, eine ODER-Schaltung, in die Ausgaben der ersten und zweiten UND-Schaltung eingegeben werden, und einen Selektor, der eine der Ausgaben der ersten und zweiten UND-Schaltung und der ODER-Schaltung auswählt.
Halbleitertestgerät nach Anspruch 1 oder 2, wobei die erste Auswahlschaltung folgendes umfasst: einen Selektor, der einzelne Daten aus den zeitsequentiellen Pegeldaten auswählt, die aus dem zweiten Zeitinterpolator eingegeben werden, unter Verwendung der zeitsequentiellen Pegeldaten, die vom ersten Zeitinterpolator als Auswahlsignale kodiert werden und der die ausgewählten Daten als Messdaten des Prüflings ausgibt.
Halbleitertestgerät nach Anspruch 2 oder 3, wobei die zweite Auswahlschaltung folgendes umfasst: einen Selektor, der einzelne Daten aus den zeitsequentiellen Pegeldaten auswählt, die aus dem ersten Zeitinterpolator eingegeben werden, unter Verwendung der zeitsequentiellen Pegeldaten, die vom ersten Zeitinterpolator als Auswahlsignale kodiert werden und der die ausgewählten Daten als Taktdaten des Prüflings ausgibt.
Halbleitertestgerät nach Anspruch 1 oder 2, das darüber hinaus einen Bus umfasst, der den ersten und zweiten Zeitinterpolator miteinander verbindet und der Daten, die vom ersten und zweiten Zeitinterpolator ausgegeben werden, an festgelegte Auswahlschaltungen verteilt.