DE4436494C2

DE4436494C2 - Prüfgerät für Halbleiter-ICs

Info

Publication number: DE4436494C2
Application number: DE4436494A
Authority: DE
Inventors: Kazuhiro Yamashita
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1993-10-13
Filing date: 1994-10-12
Publication date: 2001-11-15
Anticipated expiration: 2014-10-13
Also published as: JPH07110357A; DE4436494A1; JP3591657B2; US5590137A

Description

Die vorliegende Erfindung betrifft ein Prüfgerät für Halbleiter-ICs (Halbleiter-IC-Prüfgerät), durch das eine Halbleiter-IC-Vorrichtung durch Zuführen von Prüfmustern zur IC-Vorrichtung und durch Vergleichen des Ausgangssignals der IC-Vorrichtung mit erwarteten Daten geprüft wird, und insbe sondere einen verbesserten Schaltungsaufbau eines Halblei ter-IC-Prüfgeräts, durch den Tests für eine IC-Vorrichtung mit der doppelten Geschwindigkeit eines Prüfzyklus durchge führt werden können.

DE-A-43 06 463 offenbart ein digitales Datenerzeugungsystem zum Erzeugen von Testsignalen, bei dem mittels vom Benutzer ausgewählten Testdaten die Zeitpunkte der Vorderflanken und der Hinterflanken unabhängig voneinander gesteuert werden können. Dieses Datenerzeugungssystem betrifft ein Setz- und Rücksetz-Flip-Flop zum Erzeugen der Vorderflanken und Hinterflanken eines Testsignals. Die DE-A-43 06 463 beschreibt jedoch nicht die Verdoppelung der Geschwindigkeit der Prüfsignalerzeugung und die Möglichkeit, die maximale Anzahl von Prüfanschlüssen zu verwenden, während die Prüfgeschwindigkeit durch Kombinieren zweier Prüfsignale für eine Prüfzyklus erhöht wird.

Die DE-A-41 26 767 beschreibt eine schnelle Zeitgeberschaltung und insbesondere eine schnelle Mustergeneratorschaltung zum Erzeugen eines Prüfsignals, das an eine zu prüfende Vorrichtung geliefert wird. Die Mustergeneratorschaltung weist einen schnellen Mustergenerator und mehrere langsame Mustergeneratoren auf. Jeder langsame Mustergenerator enthält einen Taktgenerator und einen Interpolator für einen überlappenden Betrieb.

Die EP-A-0 356 967 offenbart eine Phasennachstellfunktion in einem IC- Prüfsystem. Insbesondere betrifft die EP-A-0 356 967 die Struktur und ein Verfahren zum Einstellen von Phasendifferenzen, d. h. Asymmetrien unter den Prüfanschlüssen des IC-Prüfsystems. Diese Asymmetriejustierung (skew adjustment) ist erforderlich, um die zu prüfende Halbleitervorrichtung mit hoher Taktgenauigkeit zu untersuchen.

GB-A-2 108 277 beschreibt eine LSI-Prüfvorrichtung mit hoher Flexibilität, mit der sowohl Logik-ICs als auch Speicher-ICs durch Verwendung eines Taktspeichers, eines Formatspeichers und eines Prüfsignalspeichers geprüft werden können. Die Flexibilität der LSI-Prüfvorrichtung wird dadurch erreicht, daß der Taktspeicher mehrere parallele Taktspeicher und einen Taktquellen-Auswahlspeicher aufweist, daß der Formatspeicher durch mehrere parallele Formatspeicher konfiguriert ist und einen Formatauswahlspeicher aufweist, und daß der Prüfsignalspeicher mehrere parallele Prüfsignalspeicher und einen Prüfsignalquellen- Auswahlspeicher aufweist.

Fig. 4 zeigt ein Blockdiagramm eines Halbleiter-IC-Prüfgeräts. Bei jedem Zyklus werden Zeitsteuerdaten TS und Musterdaten PAT von einem Zeitgeber teil 12 bzw. von einem Musterteil 13 einer Mustererzeugungs einrichtung (Mustergenerator) 11 gelesen. Die beispielsweise aus 10 Bit bestehenden Zeitsteuerdaten TS werden einem Impulsfrequenzgenerator (Ratengenerator) 14 und Zeitspeichern 15₁-15₆ zugeführt. Durch den Impulsfrequenzgenerator 14 wird bei dem den Zeitsteuerdaten TS entsprechenden Prüf zyklus ein Referenztaktsignal erzeugt und über Gatter 16 ₁ - 16 ₆ Verzögerungsschaltungen 17 ₁-17 ₆ zugeführt. Darüber hinaus werden die Zeitsteuerdaten TS als Adresse der Zeit speicher 15_1-15₆ verwendet und die Verzögerungsdaten wer den daraus ausgelesen, um in den Verzögerungsschaltungen 17 ₁ -17₆ Verzögerungszeiten einzustellen. Die Zeitsteuertakte im Testzyklus werden in Abhängigkeit von der Länge der Verzögerungszeiten in den Verzögerungsschaltungen 17 ₁-17 ₆ festgelegt.

Aus dem in den Verzögerungsschaltungen 17 ₁-17 ₆ derart verzögerten Referenztaktsignal werden sechs Takte gebildet, d. h. die ersten bis sechsten Takte. Der erste Takt wird zwei UND-Schaltungen 18 ₁ und 18 ₂ zugeführt. Der zweite Takt wird zwei UND-Schaltungen 18 ₃ und 18 ₄ zugeführt. Der dritte Takt wird drei UND-Schaltungen 18 ₅, 18 ₆ und 18 ₇ zugeführt. Der vierte Takt wird einer UND-Schaltung 18 ₈ zugeführt. Der fünfte und der sechste Takt werden Vergleichern als Abtast- oder Sample-Impulssignale zugeführt.

Die Inhalte eines Wellenformspeichers 19 werden unter Verwendung der Musterdaten PAT als Adresse ausgelesen. Die Daten werden aus der ersten bis achten Sektion des Wellenformspeichers 19 ausgelesen. Diese Sektionen sind in Fig. 4 durch 0, 1, N, P, L, H, Z und X dargestellt. Jede der Sektionen ist durch die drei Bits A, B und C der Musterdaten PAT festgelegt. Aus der festgelegten Sektion des Wellenformspeichers 19 werden jeweils das erste Datenelement T1S zum Einstellen eines Treibers auf einen hohen Pegel, das erste Datenelement T1R zum Einstellen eines Treibers auf einen niedrigen Pegel, das zweite Datenelement T2S zum Ein stellen eines Treibers auf einen hohen Pegel, das zweite Da tenelement T2R zum Einstellen eines Treibers auf einen nied rigen Pegel, das dritte Datenelement T3S zum Einstellen ei nes Treibers auf einen hohen Pegel, das dritte Datenelement T3R zum Einstellen eines Treibers auf einen niedrigen Pegel, ein Datenelement T3L zum Aktivieren eines Treibers, ein Datenelement T4T zum Inaktivieren eines Treibers, ein Daten element EXH für einen erwarteten hohen Pegel und ein Daten element EXL für einen erwarteten niedrigen Pegel ausgelesen.

Die Inhalte des Wellenformspeichers 19 verändern sich, weil die erzeugten Wellenformen, wie beispielsweise eine NZR-(nonreturn to-zero) Wellenform, eine NRZI-(nonreturn- to-zero invertiert) Wellenform, eine RZ-(return-to-zero) Wellenform, eine RZI (return-to-zero invertiert) Wellenform, eine XOR (Exklusives-ODER) Wellenform, eine XORI (Exklusives-ODER invertiert) Wellenform usw. verschieden sind. D. h., es wird eine den Inhalten des Wellenformspei chers 19 entsprechende gewünschte Wellenform erzeugt.

Jedes Ausgangssignal der UND-Schaltungen 18 ₁, 18 ₃ und 18 ₅ wird über eine ODER-Schaltung 21 einem Setzanschluß S eines ersten Flipflops 22 zugeführt. Jedes Ausgangssignal der UND-Schaltungen 18 ₂, 18 ₄ und 18 ₆ wird über eine ODER- Schaltung 23 einem Rücksetzanschluß R des ersten Flipflops 22 zugeführt. Der Ausgang des ersten Flipflops 22 ist über einen Treiber 24 und einen Prüfanschluß 25 _i des IC-Prüfge räts mit einem Ein-Ausgabeanschluß (I/O-Pin) einer zu prü fenden Vorrichtung 26 verbunden. Bei diesem Beispiel wirkt der Ein-Ausgabeanschluß der zu prüfenden IC-Vorrichtung 26 auf bekannte Weise sowohl als Eingabeanschluß als auch als Ausgabeanschluß. Das Ausgangssignal der UND-Schaltung 18 ₇ wird einem Setzanschluß S eines zweiten Flipflops 77 und das Ausgangssignal der UND-Schaltung 18 ₈ dem Rücksetzanschluß R des zweiten Flipflops 77 zugeführt. Das Ausgangssignal des zweiten Flipflops 77 wird einem Aktivierungssteuerungsan schluß des Treibers 24 zugeführt.

Der Prüfanschluß 25i ist außerdem auf herkömmliche Weise mit einem invertie renden Eingang eines ersten Vergleichers 27 und einem nicht- invertierenden Eingang eines zweiten Vergleichers 28 verbun den. Eine über den Prüfanschluß 25 _i ausgegebene Ausgangs spannung der zu prüfenden Vorrichtung 26 wird durch die Ver gleicher 27 und 28 mit einer hohen Schwellenspannung V_H bzw. mit einer niedrigen Schwellenspannung V_L verglichen. Diese Vergleichsergebnisse werden im ersten und im zweiten Vergleicher 27 bzw. 28 durch aus dem fünften und dem sechsten Takt von den Verzögerungsschaltungen 17 ₅ und 17 ₆ geformte Impulse bzw. Sample-Impulse abgetastet. Die Ausgangssignale des ersten und des zweiten Vergleichers 27 bzw. 28 werden in den UND-Schaltungen 31 bzw. 32 einer UND-Verknüpfung mit dem Datenelement EXH für einen erwarteten hohen Pegel bzw. mit dem Datenelement EXL für einen erwarteten niedrigen Pegel unterzogen, die vom Wellenformspeicher 19 erhalten werden. Die Ausgangssignale des ersten und des zweiten Vergleichers 27 bzw. 28 werden außerdem einer ODER-Schaltung 33 zuge führt, und das Ausgangssignal von der ODER-Schaltung 33 wird in einer UND-Schaltung 34 einer UND-Verknüpfung mit dem Da tenelement EXH für einen erwarteten hohen Pegel und mit dem Datenelement EXL für einen erwarteten niedrigen Pegel un terzogen. Schließlich werden die Ausgangssignale der UND- Schaltungen 31, 32 und 34 einer ODER-Schaltung 35 zugeführt.

Wenn der zu prüfenden Vorrichtung 26 die RZ-Wellenform zugeführt wird, sind die Inhalte des Wellenformspeichers 19 so angeordnet wie in Fig. 4 dargestellt. Drei Bits (PATA, PATB, PATC) der Musterdaten von der Mustererzeu gungseinrichtung 11 werden als eine Adresse des Wellenform speichers 19 verwendet. Das niedrigstwertige Bit PATA legt hauptsächlich ein Wellenformdatenelement fest. D. h., wenn PATA den logischen Wert 1 annimmt, hat das Wellenformdaten element den logischen Wert 1, und wenn PATA den logischen Wert 0 annimmt, hat das Wellenformdatenelement den logischen Wert 0. Der Ein-Ausgabe-Schaltzustand eines Ein-Ausgabean schlusses wird durch das höchstwertige Bit PATC der Muster daten festgelegt. D. h., wenn ein bestimmter Prüfanschluß der zu prüfenden Vorrichtung als Ausgabeanschluß (Vergleichs zyklus) verwendet wird, nimmt PATC den logischen Wert 1 und andernfalls den logischen Wert 0 an. Im Vergleichszyklus werden erwartete Daten durch zwei Hits PATA und PATB folgen dermaßen bestimmt. Das erwartete Datenelement hat einen niedrigen Pegel L, wenn PATA den Wert 0 und PATB den Wert 0 besitzen. Das erwartete Datenelement hat einen hohen Pegel H, wenn PATA den Wert 1 und PATB den Wert 0 besitzt. Das erwartete Datenelement bezeichnet eine hohe Impedanz Z, wenn PATA den Wert 0 und PATB den Wert 1 besitzt. Das erwartete Datenelement bezeichnet "X nicht beachten", wenn PATA den Wert 1 und PATB den Wert 1 besitzt.

Bei der in Fig. 4 dargestellten Anordnung im Wellen formspeicher 19, und wenn das Bit PATA der Musterdaten den Wert 1 bzw. den Wert 0 besitzt, wie in Fig. 5A dargestellt, werden die Prüfsignale folgendermaßen erzeugt. Bei den bei den Zuständen 1 bzw. 0 der Musterdaten hat das aus dem Wellenformspeicher 19 ausgelesene Datenelement T3L zum Akti vieren eines Treibers den Wert 1. Das zweite Flipflop 77 wird durch die UND-Schaltung 18 ₇ entsprechend der zeitlichen Steuerung durch den Takt von der Verzögerungsschaltung 17 ₃ im voraus gesetzt. Dadurch wird der Treiber 24 aktiviert. Wenn PATA den Wert 1 besitzt, wird das erste Datenelement T1S zum Einstellen des Treibers auf einen hohen Pegel, wobei das Datenelement den Wert 1 besitzt, gelesen, und das erste Flipflop 22 wird durch das Datenelement T1S durch das zeit liche Steuern des Takts von der Verzögerungsschaltung 17 ₁, wie in Fig. 5B dargestellt, gesetzt. Außerdem wird das zweite Datenelement T2R zum Einstellen des Treibers auf einen niedrigen Pegel, wobei das Datenelement ebenfalls den Wert 1 besitzt, gelesen, und das erste Flipflop 22 wird durch das zeitliche Steuern des Takts von der Verzögerungs schaltung 17 ₃, wie in Fig. 5C dargestellt, zurückgesetzt. Dadurch wird der Treiber 24 durch die in Fig. 5D darge stellte RZ-Wellenform gesteuert, und diese RZ-Wellenform wird einem Ein-Ausgabeanschluß der zu prüfenden Vorrichtung 26 zugeführt. Wenn PATA den Wert 0 hat, haben sowohl T1S als auch T2R den Wert 0, wie im Wellenformspeicher 19 von Fig. 4 dargestellt, so daß die dem Treiber 24 zugeführte Wellen form einen niedrigen Pegel beibehält, wie in Fig. 5D darge stellt.

Wenn der Ein-Ausgabeanschluß der zu prüfenden Vorrich tung 26 als Ausgabeanschluß verwendet wird, wird die Aus gangsimpedanz des Treibers 24 durch Zurücksetzen des zweiten Flipflops 77 und Inaktivieren des Treibers 24 auf Unendlich eingestellt. Bei dieser Bedingung werden die von der zu prüfenden Vorrichtung 26 über den Ein-Ausgabeanschluß ausgegebenen Signale dem Prüfanschluß 25 _i zugeführt und in den Vergleichern 27 und 28 mit der hohen Schwellenspannung V_H bzw. der niedrigen Schwellenspannung V_L verglichen. Die Schwellenspannungen V_H und V_L werden wie in Fig. 5E darge stellt ausgewählt. Wenn die Eingangsspannung V größer ist als V_H, nimmt das Ausgangssignal des Vergleichers 27 einen niedrigen und das Ausgangssignal des Vergleichers 28 einen hohen Pegel an. Wenn die Eingangsspannung V kleiner ist als V_H und größer als V_L, nimmt das Ausgangssignal des Verglei chers 27 einen hohen und das Ausgangssignal des Vergleichers 28 ebenfalls einen hohen Pegel an. Wenn die Eingangsspannung V kleiner ist als V_L, nimmt das Ausgangssignal des Verglei chers 27 einen hohen und das Ausgangssignal des Vergleichers 28 einen niedrigen Pegel an.

Die Vergleichsergebnisse der Vergleicher 27 und 28 wer den durch die Impulse von den Verzögerungsschaltungen 17 ₅ und 17 ₆ mit der gleichen zeitlichen Steuerung abgetastet und durch die UND-Schaltungen 31 und 32 einer UND-Verknüpfung mit dem Datenelement EXH für einen erwarteten hohen Pegel und dem Datenelement EXL für einen erwarteten niedrigen Pe gel unterzogen, die aus dem Wellenformspeicher 19 ausgelesen werden. Wenn das erwartete Datenelement einen niedrigen Pe gel aufweist, hat das Datenelement EXL für einen erwarteten niedrigen Pegel vom Wellenformspeicher 19 den Wert 1. Wenn das erwartete Datenelement einen hohen Pegel aufweist, hat das Datenelement EXH für einen erwarteten hohen Pegel vom Wellenformspeicher den Wert 1. Wenn das erwartete Datenele ment einen Hochimpedanzausgang Z bezeichnet, besitzt sowohl EXL als auch EXH den Wert 1. Wenn das erwartete Datenelement "X nicht beachten" bezeichnet, besitzt sowohl EXL als auch EXH den Wert 0. Wenn das erwartete Datenelement einen hohen Pegel aufweist und die Eingangsspannung V kleiner ist als die Schwellenspannung V_H, nimmt daher das Ausgangssignal der UND-Schaltung 31 einen hohen Pegel an, wodurch ein Fehler des Ausgangssignals der zu prüfenden Vorrichtung 26 angezeigt wird. Wenn das erwartete Datenelement einen niedrigen Pegel aufweist und die Eingangsspannung V größer ist als V_L, nimmt das Ausgangssignal der UND-Schaltung 32 einen hohen Pegel an, wodurch ein Fehler des Ausgangssignals der zu prü fenden Vorrichtung 26 angezeigt wird. Wenn das erwartete Datenelement eine hohe Impedanz bezeichnet und die Eingangs spannung V sich nicht in einem Zustand einer hohen Impedanz befindet, nimmt das Ausgangssignal der UND-Schaltung 34 einen hohen Pegel an, wodurch ein Fehler des Ausgangssignals der zu prüfenden Vorrichtung 26 angezeigt wird. Die Fehler signale von den UND-Schaltungen 31, 32 und 34 werden der ODER-Schaltung 35 zugeführt.

Das vorstehend beschriebene Verfahren ist ein Verfahren zum Zuführen von Prüfmustern zu einer zu prüfenden Vorrich tung 26 und zum Durchführen einer Funktionskontrolle (GO/NO- GO decision) bezüglich des Ausgangssignals der zu prüfenden Vorrichtung 26 an jedem Prüfanschluß des IC-Prüfgeräts. Da her weist das IC-Prüfgerät normalerweise zahlreiche Schal tungsanordnungen entsprechend der Anzahl der Anschlüsse von voraussichtlich zu prüfenden IC-Vorrichtungen auf, wie in Fig. 4 dargestellt. Wenn die zu prüfende IC-Vorrichtung beispielsweise einhundert Ein-Ausgabeanschlüsse aufweist, muß das IC-Prüfgerät mindestens einhundert in Fig. 4 darge stellte Schaltungsanordnungen aufweisen, um alle Ein-Ausga beanschlüsse durch ein vorstehend beschriebenes Verfahren zu prüfen.

Bei einem IC-Prüfgerät kann ein Test mit einer Geschwindigkeit durchgeführt werden, die schneller ist als die maximale Arbeitsgeschwindigkeit des IC-Prüfgeräts, indem die in Fig. 6 dargestellte Schaltungsverbindung ge bildet wird. In Fig. 6 sind die Teile, die denen von Fig. 4 entsprechen, durch die gleichen Bezugszeichen bezeichnet. Der ungeradzahlige Prüfanschluß 25 _i und ein dem unge radzahligen Anschluß benachbarter geradzahliger Anschluß 25 _i+1 sind wie folgt geschaltet. Die Ausgänge von zwei ODER-Schaltungen 21, die Ausgänge von zwei ODER-Schaltungen 23, die Ausgänge von zwei UND-Schaltungen 18 ₇ und die Ausgänge von zwei UND-Schaltungen 18 ₈ sind parallel geschaltet. Ferner sind alle Eingänge der Vergleicher 27 und 28 so ge schaltet, um darüber ein Ausgangssignal von der zu prüfenden Vorrichtung über den Ein-Ausgabeanschluß 25 _i zu empfangen. Wie in Fig. 6 dargestellt, ist nur der ungeradzahlige Prüf anschluß 25 _i mit dem Ein-Ausgabeanschluß der zu prüfenden Vorrichtung 26 verbunden. Die Prüfmuster werden der zu prü fenden Vorrichtung 26 wie folgt zugeführt. Takte und Impulse zum ungeradzahligen Prüfanschluß 25 _i werden in der ersten Hälfte des Prüfzyklus T erzeugt, während dem geradzahligen (gerade nicht verwendeten) Prüfanschluß 25 _i+1 entsprechende Takte und Sample-Impulse in der letzten Hälfte des Prüfzy klus T erzeugt werden. Weil in jedem Prüfzyklus T zwei Tests durchgeführt werden, kann ein Test mit doppelter Geschwin digkeit erreicht werden.

Beim Test mit doppelter Geschwindigkeit bei dem in Fig. 6 dargestellten Aufbau kann nur eine IC- Vorrichtung geprüft werden, deren Anzahl von Ein-Ausgabe anschlüssen gleich oder kleiner ist als die Hälfte der An zahl der im IC-Prüfgerät vorhandenen Prüfanschlüsse. Wenn das IC-Prüfgerät beispielsweise einhundert Prüfanschlüsse aufweist, kann beim Test mit doppelter Geschwindigkeit eine IC-Vorrichtung mit weniger als 50 Ein-Ausgabeanschlüssen ge prüft werden. D. h., nur die halbe Anzahl von Prüfanschlüssen des IC-Prüfgeräts kann ausgenutzt werden.

Der Erfindung liegt die Aufgabe zugrunde, ein IC-Prüfgerät bereitzustellen, bei dem mehr Prüfanschlüsse des IC-Prüfgeräts ausgenutzt werden können.

Durch die vorliegende Erfindung wird ein IC-Prüfgerät bereitgestellt, bei dem alle Prüfanschlüsse bezüglich der Ein-Ausgabeanschlüsse einer zu prüfenden IC-Vorrichtung bei einem Test mit normaler Geschwindigkeit und sogar bei einem Test mit doppelter Geschwindigkeit wirksam verwendet werden.

Erfindungsgemäß wird das erste Flipflop durch ein UND- verknüpftes Signal, das erhalten wird durch ein Modussignal für einen Betrieb mit doppelter Geschwindigkeit und ein an deres UND-verknüpftes Signal, das aus einem dritten Takt, einem vierten Takt, einem Aktivierungsdatenelement und einem Inaktivierungsdatenelement gebildet wird, gesetzt bzw. zu rückgesetzt. Durch das Modussignal für einen Betrieb mit doppelter Geschwindigkeit wird das zweite Flipflop gesetzt und verhindert, daß das Flipflop zurückgesetzt wird. Der er ste und der zweite Vergleicher werden durch Impulse in der ersten und in der späteren Hälfte des Prüfzyklus abgetastet.

Das nicht-invertierte Ausgangssignal des ersten Ver gleichers wird einer UND-Verknüpfung mit dem Datenelement für einen erwarteten hohen Pegel unterzogen und das inver tierte Ausgangssignal des ersten Vergleichers wird einer UND-Verknüpfung mit dem Datenelement für einen erwarteten nicht hohen Pegel unterzogen. Das durch eine ODER-Verknüp fung der sich ergebenden Ausgangssignale erhaltene ODER-ver knüpfte Signal wird über eine erste Auswahleinrichtung an der Stelle des durch das nicht-invertierte Ausgangssignal des ersten Vergleichers und das Datenelement für einen erwarteten hohen Pegel erhaltenen UND-verknüpften Signals als Prüfergebnis ausgegeben. Das nicht-invertierte Ausgangs signal des zweiten Vergleichers wird einer UND-Verknüpfung mit dem Datenelement für einen erwarteten niedrigen Pegel unterzogen und das invertierte Ausgangssignal des zweiten Vergleichers wird einer UND-Verknüpfung mit dem Datenelement für einen erwarteten nicht niedrigen Pegel unterzogen. Das durch die sich ergebenden Ausgangssignale erhaltene ODER- verknüpfte Signal wird über eine zweite Auswahleinrichtung an der Stelle des durch das nicht-invertierte Ausgangssignal des zweiten Vergleichers und das Datenelement für einen er warteten niedrigen Pegel erhaltenen UND-verknüpften Signals als Prüfergebnis ausgegeben.

Hochgeschwindigkeits-Halbleiter-IC-Vorrichtungen weisen fast nie Ein-Ausgabeanschlüsse auf, sondern haben getrennte Eingabe- und Ausgabeanschlüsse. Darüber hinaus werden allge mein oft ECL-(emittergekoppelte Logik) Schaltungen bzw. Bausteine in Hochgeschwindigkeits-Halbleiter-IC-Vorrichtun gen verwendet. Für eine ECL-Schaltung können die Schwellen spannungen V_H und V_L den gleichen Wert besitzen, und die Zu stände einer hohen Impedanz Z in der ECL-Vorrichtung müssen nicht festgestellt werden. Daher können die Prüfanschlüsse des IC-Prüfgeräts als Nur-Ausgabe-Prüfanschlüsse oder Nur- Eingabe-Prüfanschlüsse verwendet werden. Für Nur-Ausgabe- Prüfanschlüsse müssen Treiber nicht gesteuert und können permanent aktiviert gehalten werden. Daher werden nun die beim herkömmlichen Verfahren zum Steuern der Treiber verwen deten Zeitsteuertakte erfindungsgemäß zum Zurücksetzen eines Flipflops verwendet, um die Treiber anzutreiben bzw. zu steuern.

Deshalb werden die Schwellenspannungen des ersten und des zweiten Vergleichers auf den gleichen Spannungswert ein gestellt. Während der erste Vergleicher durch einen Impuls in der ersten Hälfte eines Prüfzyklus abgetastet wird, wird der zweite Vergleicher durch, einen Impuls in der zweiten Hälfte des Prüfzyklus abgetastet.

Fig. 1 zeigt ein Blockdiagramm einer Ausführungsform eines erfindungsgemäßen Halbleiter-IC-Prüfgeräts;

Fig. 2 zeigt eine graphische Darstellung von Wellen formern und Daten bei der Ausführungsform von Fig. 1; Fig. 2A zeigt ein Beispiel von Ausgangssignalen der Flipflops für Treiber zum Erzeugen einer RZ-Wellenform im Modus für den Betrieb mit doppelter Geschwindigkeit; Fig. 2B zeigt ein Beispiel einer im Modus für den Betrieb mit doppelter Ge schwindigkeit erzeugten NRZ-Wellenform; Fig. 2C zeigt ein Beispiel von im Wellenformspeicher gespeicherten erwarteten Daten;

Fig. 3 zeigt ein Blockdiagramm eines Hauptteils einer anderen Ausführungsform der Erfindung;

Fig. 4 zeigt ein Blockdiagramm eines Halbleiter-IC-Prüfgeräts;

Fig. 5A-5D zeigen Taktdiagramme zum Darstellen eines Beispiels des Zusammenhangs zwischen Prüfmustern, Zeittakten und Ausgangswellenformen im IC-Prüfgerät; Fig. 5E zeigt ein Beispiel des Zusammenhangs zwischen einem Eingangssignal und Schwellenspannungswerten von Verglei chern; und

Fig. 6 zeigt ein Blockdiagramm des Schaltungsaufbaus für den Test mit doppelter Geschwindigkeit beim IC-Prüfgerät.

Fig. 1 zeigt eine Ausführungsform der vorliegenden Erfindung, wobei die Teile, die denen von Fig. 4 entsprechen, durch gleiche Bezugszeichen bezeichnet sind.

Bei der Ausführungsform von Fig. 1 wird ein Modussi gnal für einen Betrieb mit doppelter Geschwindigkeit, das einen Test mit doppelter Geschwindigkeit darstellt, über einen Anschluß 41 UND-Schaltungen 42 und 43 zugeführt. Die Ausgangssignale der UND-Schaltungen 18 ₇ und 18 ₈ werden eben falls den UND-Schaltungen 42 bzw. 43 zugeführt. Die Aus gangssignale der UND-Schaltung 42 und einer ODER-Schaltung 21 werden über eine ODER-Schaltung 44 dem Setzanschluß S des ersten Flipflops 22 zugeführt. Die Ausgangssignale der UND- Schaltung 43 und einer ODER-Schaltung 23 werden über eine ODER-Schaltung 45 dem Rücksetzanschluß R des ersten Flipflops, 22 zugeführt.

Darüber hinaus werden das am Anschluß 41 vorhandene Mo dussignal, für den Betrieb mit doppelter Geschwindigkeit und das Ausgangssignal der UND-Schaltung 18 ₇ über eine ODER- Schaltung 46 dem Setzanschluß S des zweiten Flipflops 77 zu geführt. Das bezüglich des Modussignals für einen Betrieb mit doppelter Geschwindigkeit entgegengesetzte Signal wird zusammen mit dem Ausgangssignal der UND-Schaltung 18 ₈ einer UND-Schaltung 47 und dann das Ausgangssignal der UND-Schal tung 47 dem Rücksetzanschluß R des zweiten Flipflops 77 zu geführt.

Im Wellenformspeicher 19 werden die für den Modus für einen Betrieb mit doppelter Geschwindigkeit angeordneten Da ten entsprechend den verschiedenen Wellenformen gespeichert. Als Beispiel sind die Inhalte des Wellenformspeichers 19 zum Erzeugen einer RZ-Wellenform für den Modus für den Betrieb mit doppelter Geschwindigkeit im in Fig. 1 dargestellten Wellenformspeicher 19 dargestellt. Darüber hinaus werden die Verzögerungszeiten für die Verzögerungsschaltungen 17 ₁ und 17 ₂ durch Daten von den Zeitspeichern 15₁ und 15₂ so gesteu ert, daß die Takte von den Verzögerungsschaltungen 17 ₁ und 17 ₂ in der ersten Hälfte eines Prüfzyklus erzeugt werden. Die Verzögerungszeiten der Verzögerungsschaltungen 17 ₃ und 17 ₄ werden durch Daten von den Zeitspeichern 15₃ und 15₄ so gesteuert, daß die Takte von den Verzögerungsschaltungen 17 ₃ und 17 ₄ in der zweiten Hälfte des Prüfzyklus erzeugt werden. Durch die Verwendung der Bits PATA und PATB der Musterdaten PAT wird eine Wellenform in der ersten Hälfte des Prüfzyklus durch den Wert 1 oder 0 für PATA und eine Wellenform in der zweiten Hälfte des Prüfzyklus durch den Wert 1 oder 0 für PATB festgelegt.

Im in Fig. 1 dargestellten Wellenformspeicher 19 wird, wenn sowohl PATA als auch PATB den Zustand 0 besitzen, der Inhalt der Adresse "0" des Speichers 19 gelesen. Weil alle Daten den Wert 0 besitzen, wird das Ausgangssignal des er sten Flipflops 22 auf einem niedrigen Pegel gehalten. Wenn PATA den Wert 1 und PATB den Wert 0 annimmt, wird der Inhalt der Adresse "1" des Speichers 19 gelesen. Weil nur T1S und T2R den Wert 1 besitzen, wird das erste Flipflop 22 zum Zeitpunkt T1 des Taktausgangssignals von der Verzöge rungsschaltung 17 ₁ gesetzt und zum Zeitpunkt T2 des Taktaus gangssignals von der Verzögerungsschaltung 17 ₂ zurückge setzt. Vom ersten Flipflop 22 wird, wie im zweiten Zyklus von Fig. 2A dargestellt, eine RZ-Wellenform ausgegeben, die im Intervall zwischen T1 und T2 in der ersten Hälfte des Prüfzyklus einen hohen Pegel besitzt.

Wenn PATA den Wert 0 und PATB den Wert 1 hat, wird der Inhalt der Adresse "N" gelesen, in der nur T3L und T4T den Wert 1 besitzen. In diesem Fall wird, weil die UND-Schaltun gen 42 und 43 aufgrund des Modussignals für den Betrieb mit doppelter Geschwindigkeit geöffnet sind, das erste Flipflop 22 zum Zeitpunkt T3 des Taktausgangssignals von der Verzöge rungsschaltung 17 ₃ gesetzt und zum Zeitpunkt T₄ des Taktausgangssignals von der Verzögerungsschaltung 17 ₄ zu rückgesetzt. Dadurch wird durch das erste Flipflop 22, wie im dritten Zyklus von Fig. 2A dargestellt, eine RZ-Wellen form erzeugt, die im Intervall zwischen T3 und T4 in der zweiten Hälfte des Prüfzyklus einen hohen Pegel besitzt. Wenn sowohl PATA als auch PATB den Wert 1 hat, wird der Inhalt der Adresse "P" des Wellenformspeichers 19 gelesen, in der T1S, T2R, T3L und T4T den Wert 1 besitzen. Vom ersten Flipflop 22 wird, wie im vierten Zyklus von Fig. 2A darge stellt, eine RZ-Wellenform ausgegeben, die im Intervall zwi schen T1 und T2 in der ersten Hälfte des Prüfzyklus und im Intervall zwischen T3 und T4 in der zweiten Hälfte des Prüf zyklus einen hohen Pegel besitzt.

Wie vorstehend beschrieben, können Testwellenformsi gnale mit einer Geschwindigkeit erzeugt werden, die doppelt so hoch ist wie der Prüfzyklus, indem die Datenelemente PATA und PATB und die Verzögerungszeiten in den Verzögerungsschaltungen 17 ₁-17 ₂ eingestellt werden. Im Mo dus für einen Betrieb mit doppelter Geschwindigkeit wird, weil das zweite Flipflop 77 durch das Modussignal für den Betrieb mit doppelter Geschwindigkeit permanent gesetzt ist und ein Zurücksetzen des Flipflops durch das invertierte Mo dussignal für den Betrieb mit doppelter Geschwindigkeit von der UND-Schaltung 47 verhindert wird, der Treiber 24 im ak tivierten Zustand gehalten.

Auf die gleiche Weise kann, wenn die Inhalte des Wel lenformspeichers 19 geeignet gewählt werden, vom Ausgangssi gnal des ersten Flipflops 22, wie in Fig. 2B dargestellt, eine NRZ-Wellenform der doppelten Geschwindigkeit erhalten werden.

Mit den Ausgängen der zu prüfenden Vorrichtung 26 ver bundene Prüfanschlüsse werden zum Vergleichen der Ausgangs signale mit erwarteten Daten verwendet. Bei dieser Erfindung werden zwei invertierte Ausgangssignale des ersten und des zweiten Vergleichers 27 bzw. 28 UND-Schaltungen 51 und 52 zugeführt. Die Ausgangssignale der UND-Schaltungen 31 und 51 werden über eine ODER-Schaltung 53 dem Eingangsanschluß B der ersten Auswahleinrichtung 54 zugeführt. Die Ausgangssi gnale von UND-Schaltungen 32 und 52 werden über eine ODER- Schaltung 56 dem Eingangsanschluß B der zweiten Auswahlein richtung 57 zugeführt. Zwei nicht-invertierte Ausgangssi gnale der Vergleicher 27 und 28 werden Eingangsanschlüssen A der Auswahleinrichtungen 54 bzw. 57 zugeführt. Die Ausgangs signale der Auswahleinrichtungen 54 und 57 werden UND-Schal tungen 58 und 59 zugeführt. Außerdem werden die Ausgangssi gnale der ODER-Schaltungen 53 und 56 über eine ODER-Schal tung 61 den UND-Schaltungen 58 und 59 zugeführt. Die Aus wahleinrichtungen 54 und 57 werden durch das Modussignal für den Betrieb mit doppelter Geschwindigkeit vom Anschluß 41 gesteuert. Im Modus für den Betrieb mit doppelter Geschwin digkeit wird an den Ausgängen der Auswahleinrichtungen das am Eingangsanschluß B vorhandene Signal ausgewählt. Bei ei nem anderen Modus als dem Modus für den Betrieb mit doppel ter Geschwindigkeit wird das Signal am Eingangsanschluß A ausgewählt. Die Ausgangssignale der UND-Schaltungen 58 und 59 werden UND-Schaltungen 62 bzw. 63 zugeführt. Den UND- Schaltungen 62 und 63 werden außerdem Daten CPE1 bzw. CPE2 zugeführt, die von einem Algorithmusmustergenerator 64 gele sen werden. Die Ausgangssignale der UND-Schaltungen 62 und 63 werden einer ODER-Schaltung 35 zugeführt.

Im Modus für den Betrieb mit doppelter Geschwindigkeit werden die Schwellenspannungen V_H und V_L der Vergleicher 27 und 28 auf den gleichen Wert V₀ eingestellt. Ein Im pulssignal für den Vergleicher 27 wird in der ersten Hälfte des Prüfzyklus von der Verzögerungsschaltung 17 ₅ zugeführt. Ein Sample-Impulssignal für den Vergleicher 28 wird in der zweiten Hälfte des Prüfzyklus von der Verzögerungsschaltung 17 ₆ zugeführt. D. h., der Vergleicher 27 wird in der ersten Hälfte des Prüfzyklus zum Vergleichen der Ausgangssignale der IC-Vorrichtung und der Vergleicher 28 in der zweiten Hälfte des Prüfzyklus zum Vergleichen der Ausgangssignale der IC-Vorrichtung verwendet.

Zusätzlich zum Datenelement EXH für einen erwarteten hohen Pegel und dem Datenelement EXL für einen erwarteten niedrigen Pegel, die unter Bezug auf Fig. 4 beschrieben wurden, werden Daten EXHZ für einen erwarteten nicht hohen Pegel und Daten EXLZ für einen erwarteten nicht niedrigen Pegel als erwartete Daten entsprechend den invertierten Aus gangssignalen der Vergleicher 27 bzw. 28 im Wellenformspei cher 19 gespeichert. In diesem Beispiel wird unter Verwen dung der Daten CPE1 und CPE2 von der Algorithmusmustererzeu gungseinrichtung 64 der Zustand "nicht beachten" beschrie ben. Wenn CPE1 den Wert 0 hat, werden die Vergleichsergeb nisse von den Vergleichern 27 und 28 in der ersten Hälfte des Prüfzyklus nicht beachtet. Wenn CPE2 den Wert 0 hat, werden die Vergleichsergebnisse der Vergleicher 27 und 28 in der zweiten Hälfte des Prüfzyklus nicht beachtet. Um die Vergleichsergebnisse von den UND-Schaltungen 62 und 63 aus zugeben, muß CPE1 und/oder CPE2 den Wert 1 besitzen.

Daher werden alle erwarteten Daten, die Daten CPE1 und CPE2 im Wellenformspeicher 19 und in der Algorithmusmuster erzeugungseinrichtung 64 gespeichert, wie in Fig. 2C darge stellt. Wenn die erwarteten Daten in der ersten Hälfte einen niedrigen Pegel L aufweisen und die erwarteten Daten in der zweiten Hälfte den Zustand "X nicht beachten" bezeichnen, werden in der Adresse L des Wellenformspeichers 19 und der Algorithmusmustererzeugungseinrichtung 64 die Daten EXH auf 0, EXHZ auf 1, EXL auf 1, CPE1 auf 1 und CPE2 auf 0 gesetzt. Wenn die erwarteten Daten in der ersten Hälfte den Zustand "X nicht beachten" bezeichnen und die erwarteten Daten in der zweiten Hälfte einen niedrigen Pegel L aufweisen, werden in der Adresse L die Daten EXHZ, EXL und CPE2 auf den Wert 1 und die übrigen Daten auf den Wert 0 gesetzt. Wenn die er warteten Daten in der ersten Hälfte den niedrigen Pegel L und die erwarteten Daten in der zweiten Hälfte ebenfalls den niedrigen Pegel L aufweisen, werden in der Adresse L die Da ten EXHZ, EXL, CPE1 und CPE2 auf den Wert 1 und die übrigen Daten auf den Wert 0 gesetzt.

Wenn die erwarteten Daten in der ersten Hälfte einen hohen Pegel H aufweisen und die erwarteten Daten in der zweiten Hälfte den Zustand "X nicht beachten" bezeichnen, werden in der Adresse H des Wellenformspeichers 19 und der Algorithmusmustererzeugungseinrichtung 64 die Daten EXH, EXLZ und CPE1 auf den Wert 1 und die übrigen Daten auf den Wert 0 gesetzt. Wenn die erwarteten Daten in der ersten Hälfte den Zustand "X nicht beachten" bezeichnen und die er warteten Daten in der zweiten Hälfte einen hohen Pegel H aufweisen, werden in der Adresse H die Daten EXH, EXLZ und CPE2 auf den Wert 1 und die übrigen Daten auf den Wert 0 ge setzt. Wenn die erwarteten Daten in der ersten Hälfte einen hohen Pegel H und die erwarteten Daten in der zweiten Hälfte ebenfalls einen hohen Pegel H aufweisen, werden in der Adresse H die Daten EXH, EXLZ, CPE1 und CPE2 auf den Wert 1 und die übrigen Daten auf den Wert 0 gesetzt.

Wenn die erwarteten Daten in der ersten Hälfte einen niedrigen Pegel L und die erwarteten Daten in der zweiten Hälfte einen hohen Pegel H aufweisen, werden in der Adresse Z des Wellenformspeichers 19 und der Algorithmusmustererzeu gungseinrichtung 64 die Daten EXHZ, EXLZ, CPE1 und CPE2 auf den Wert 1 und die übrigen Daten auf den Wert 0 gesetzt. Wenn die erwarteten Daten in der ersten Hälfte einen hohen Pegel H und die erwarteten Daten in der zweiten Hälfte einen niedrigen Pegel L aufweisen, werden in der Adresse X des Wellenformspeichers 19 und der Algorithmusmustererzeugungs einrichtung 64 die Daten EXH, EXL, CPE1 und CPE2 auf den Wert 1 und die übrigen Daten auf den Wert 0 gesetzt.

Die Schwellenspannungen werden im Modus für einen Be trieb mit doppelter Geschwindigkeit, wie vorstehend erwähnt, auf V_H = V_L = V₀ gesetzt. Wenn die erwarteten Daten in der ersten Hälfte einen hohen Pegel aufweisen und die Ausgangs spannung V der zu prüfenden Vorrichtung 26 kleiner ist als V₀, nimmt das nicht-invertierte Ausgangssignal des Verglei chers 27 einen hohen Pegel und das Ausgangssignal der UND- Schaltung 31 ebenfalls einen hohen Pegel an. Wenn die erwar teten Daten in der ersten Hälfte einen niedrigen Pegel auf weisen und die Ausgangsspannung V der zu prüfenden Vorrich tung 26 größer als V₀ ist, nimmt das invertierte Ausgangssi gnal des Vergleichers 27 einen hohen Pegel und das Ausgangssignal der UND-Schaltung 51 ebenfalls einen hohen Pegel an. Wenn die erwarteten Daten in der zweiten Hälfte einen nied rigen Pegel aufweisen und die Ausgangsspannung V der zu prü fenden Vorrichtung 26 größer ist als V₀, nimmt das nicht-in vertierte Ausgangssignal des Vergleichers 28 einen hohen Pe gel und das Ausgangssignal der UND-Schaltung 32 ebenfalls einen hohen Pegel an. D. h., wenn ein Fehler auftritt, erhält mindestens eines der Ausgangssignale der UND-Schaltungen 31, 32, 51 oder 52 einen hohen Pegel. Dadurch werden die UND- Schaltungen 58 und 59 auf einen offenen Zustand eingestellt, und die Ausgangssignale der Auswahleinrichtungen 54 und 57 durchlaufen diese. Das Ausgangssignal der UND-Schaltung 62 nimmt einen hohen Pegel an, wenn in der ersten Hälfte des Prüfzyklus ein Fehler auftritt, während das Ausgangssignal der UND-Schaltung 63 einen hohen Pegel annimmt, wenn in der zweiten Hälfte ein Fehler auftritt, und jedes Prüfergebnis der ersten und der zweiten Hälfte eines Prüfzyklus kann aus gegeben werden.

Im Beispiel von Fig. 1 werden sechs Zeittakte, d. h. die Ausgangssignale der Verzögerungsschaltungen 17 ₁-17 ₆ verwendet. Beim Modus für einen Betrieb mit normaler Ge schwindigkeit (ein Prüfmuster pro Prüfzyklus), müssen einem Ein-Ausgabeanschluß einer zu prüfenden Vorrichtung minde stens fünf Zeitsteuertakte zugeführt werden. Diese Zeitsteu ertakte sind Setz- und Rücksetzzeitsteuertakte für das erste Flipflop 22, Setz- und Rücksetzzeitsteuertakte für das zweite Flipflop 77 und ein Impulstakt für die Vergleicher 27 und 28. In den meisten Fällen wird ein Modus für einen Be trieb mit doppelter Geschwindigkeit nicht auf einen Ein-Aus gabeanschluß, sondern nur auf getrennte Eingabe- bzw. Ausgabeanschlüsse der zu prüfenden Vorrichtung angewendet. In diesem Fall sind für den Ausgabeanschluß vier Zeitsteuer takte, die zwei Sätze von Setz- und Rücksetzzeitsteuertakten von dem ersten Flipflop 22 für den Eingabeanschluß und nur zwei Zeitsteuertakte umfassen, die Impulstakte für jeden der Vergleicher 27 und 28 für den Eingabeanschluß sind. Daher ist bei den meisten Prüfvorgängen im Modus für einen Betrieb mit doppelter Geschwindigkeit eine der Verzö gerungsschaltungen von Fig. 1 nicht erforderlich.

Fig. 3 zeigt ein Blockdiagramm, wenn fünf Verzöge rungsschaltungen 17 ₁-17 ₅ zum Erzeugen von Zeitsteuertakten für den Modus für einen Betrieb mit doppelter Geschwindig keit verwendet werden, wobei die Teile, die denen von Fig. 1 entsprechen, durch gleiche Bezugszeichen gekennzeichnet sind. Im Modus für einen Betrieb mit doppelter Geschwindig keit, wobei nur Ausgabeanschlüsse vorhanden sind, werden die durch die Ausgangssignale der Verzögerungsschaltungen 17 ₁ bis 17 ₄ erzeugten Zeitsteuertakte auf die gleiche Weise ver wendet wie im Fall von Fig. 1.

Im Modus für einen Betrieb mit doppelter Geschwindig keit, wobei nur Eingabeanschlüsse vorhanden sind, wird das Ausgangssignal der Verzögerungsschaltung 17 ₅ als Im pulstakt dem Vergleicher 27 und eines der Ausgangssignale der Verzögerungsschaltungen 17 ₁-17 ₄ über die Auswahlein richtung 71 dem Vergleicher 28 als Impulstakt zuge führt. Im Beispiel von Fig. 3 wird das Ausgangssignal der Verzögerungsschaltung 17 ₂ als Impulstakt verwendet. Im Modus für einen Betrieb mit normaler Geschwindigkeit gibt die Aus wahleinrichtung 71 das ihrem Eingangsanschluß A zugeführte Signal aus und das Ausgangssignal der Verzögerungsschaltung 17 ₅ wird den Vergleichern 27 und 28 als Impulstakt zugeführt.

Erfindungsgemäß können, wie vorstehend beschrieben, weil die Zeitsteuersignale zum Steuern des aktivierten bzw. des inaktivierten Zustands von Treibern verwendet werden, um die Treiber auf einen hohen oder niedrigen Pegel einzustel len, Tests mit einer Geschwindigkeit ausgeführt werden, die doppelt so hoch ist wie die höchste Testgeschwindigkeit ei nes IC-Prüfgeräts, wobei alle Prüfanschlüsse wirksam verwen det werden können. In den meisten Fällen besitzen Halblei ter-IC-Vorrichtungen keine Ein-Ausgabeanschlüsse. Weil die Hochgeschwindigkeits-Halbleiter-IC-Vorrichtungen Nur-Aus gabe- bzw. Nur-Eingabeanschlüsse aufweisen, kann, wie vor stehend beschrieben, der Test mit doppelter Geschwindigkeit durchgeführt werden, ohne den aktivierten bzw. inaktivierten Zustand von Treibern zu steuern.

Claims

1. Prüfgerät für Halbleiter-ICs zum Testen einer IC-Vor richtung (26) durch Anlegen eines Prüfsignals an die IC- Vorrichtung und Vergleichen eines von der IC-Vorrichtung erhaltenen Ausgangssignals mit erwarteten Daten für je den Prüfzyklus, wobei das Prüfgerät aufweist:
Mustererzeugungseinrichtungen (11) zur Erzeugen von Mu sterdaten, um das Prüfsignal und die erwarteten Daten zu bilden, wobei Zeitabläufe des Prüfsignals aufgrund einer ersten Gruppe von Taktsignalen und einer zweiten Gruppe von Taktsignalen gebildet werden;
einen Treiber (24) zum direkten Liefern des Prüfsignals an die zu prüfende IC-Vorrichtung als ein Treiberaus gangssignal, wenn das Prüfsignal als ein Treiberein gangssignal empfangen wird;
Eingabeeinrichtungen zum Bereitstellen des Treiberein gangssignals für den Treiber basierend auf den durch die erste Gruppe von Taktsignalen bestimmten Zeitabläufen;
Steuereinrichtungen zum Setzen des Treibers in einen ak tiven oder einen inaktiven Zustand, basierend auf den von der zweiten Gruppe von Taktsignalen bestimmten Zeit abläufen;
einen Vergleicher zum Vergleichen eines Ausgangssignals von der zu prüfenden IC-Vorrichtung mit einem Spannungs schwellpegel;
Auswahleinrichtungen zum selektiven Übertragen von Aus gangssignalen von dem Vergleicher, um sie mit einer Ge schwindigkeit, die zweimal höher ist als der Prüfzyklus, wenn die Auswahleinrichtungen mit einem Modussignal für doppelte Geschwindigkeit versorgt werden, mit den erwar teten Daten zu vergleichen; und
Schaltereinrichtungen zum Liefern der zweiten Gruppe von Taktsignalen zu den Eingabeeinrichtungen, so daß das Prüfsignal mit einer Geschwindigkeit, die zweimal höher ist als der Prüfzyklus, erzeugt wird, während die Steuereinrichtungen so gesteuert werden, daß der Treiber seinen aktiven Zustand beibehält, wenn das Modussignal für doppelte Geschwindigkeit bereitgestellt wird.

2. Prüfgerät für Halbleiter-ICs nach Anspruch 1, wobei
die Mustererzeugungseinrichtungen einen Mustergenerator aufweisen;
die Eingabeeinrichtungen ein erstes Flip-Flop (22) aufweisen;
die Steuereinrichtungen ein zweites Flip-Flop (77) aufweisen; und
die Schaltereinrichtungen eine Schalterschaltung mit doppelter Geschwindigkeit aufweisen.

3. Prüfgerät für Halbleiter-ICs nach Anspruch 2, wobei der Mustergenerator durch die Musterdaten auf einen Wellen formspeicher (19) zugreift, wobei der Wellenformspeicher Wellenformdaten zum Bilden von Wellenformen des Prüf signals mit den von der ersten und zweiten Gruppe von Taktsignalen bestimmten Zeitabläufen speichert.

4. Prüfgerät für Halbleiter-ICs nach Anspruch 2 oder 3, wo bei der Mustergenerator auf einen Zeitspeicher (15) zu greift, wobei der Zeitspeicher Verzögerungszeitdaten zum Bilden von Zeitabläufen der ersten und zweite Gruppe von Taktsignalen durch Steuern von mehreren Verzögerungs schaltungen (17) speichert.

5. Prüfgerät für Halbleiter-ICs nach Anspruch 2, 3 oder 4, wobei das erste Flip-Flop und das zweite Flip-Flop Setz- Rücksetz-Flip-Flops sind, wobei Setz- und Rücksetz signale des ersten Flip-Flops hohe und niedrige Pegel des Prüfsignals bestimmen und Setz- und Rücksetzsignale des zweiten Flip-Flops den aktiven oder inaktiven Zu stand des Treibers bestimmen.

6. Prüfgerät für Halbleiter-ICs nach einem der Ansprüche 2 bis 5, wobei die erste Gruppe von Taktsignalen ein erstes Taktsignal und ein zweites Taktsignal aufweist, und wobei die zweite Gruppe von Taktsignalen ein drittes Taktsignal und ein viertes Taktsignal aufweist.

7. Prüfgerät für Halbleiter-ICs nach einem der Ansprüche 2 bis 6, wobei das Prüfgerät ferner eine dritte Gruppe von Taktsignalen zum Erzeugen von Strobesignalen aufweist, wobei die Strobesignale dem Vergleicher zum Abtasten des Ausgangssignals der zu prüfenden IC-Vorrichtung bereit gestellt werden und das abgetastete Signal für einen vorgegebenen Zeitbereich halten, um es mit den erwarte ten Daten zu vergleichen, wobei die Zeitabläufe der Strobesignale durch Zeitsteuerdaten bestimmt werden, die von dem Mustergenerator bereitgestellt werden.

8. Prüfgerät für Halbleiter-ICs nach einem der Ansprüche 2 bis 7, wobei der Vergleicher einen ersten und einen zweiten Vergleicher (27, 28) aufweist, wobei der erste Vergleicher mit einem hohen Spannungsschwellpegel ver sorgt wird, um einen hohen Pegel des Ausgangssignals der zu prüfenden IC-Vorrichtung zu erfassen, und wobei der zweite Vergleicher mit einem niedrigen Spannungsschwell pegel versorgt wird, um einen niedrigen Pegel des Aus gangssignals der zu prüfenden IC-Vorrichtung, zu erfas sen.

9. Prüfgerät für Halbleiter-ICs nach Anspruch 8, wobei die Auswahleinrichtungen eine erste Auswahlschaltung (54), die dem ersten Vergleicher entspricht, und eine zweite Aus wahlschaltung (57), die dem zweiten Vergleicher ent spricht, aufweist.

10. Prüfgerät für Halbleiter-ICs nach Anspruch 8 oder 9, wo bei jeder dar ersten und zweiten Vergleicher einen in vertierenden und einen nichtinvertierenden Ausgang auf weist, wobei der invertierende Ausgang und der nicht-in vertierende Ausgang von den Auswahleinrichtungen ausgewählt werden, um sie mit den erwarteten Daten zu vergleichen.