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Technisches Gebiet
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Die
vorliegende Erfindung bezieht sich auf eine Prüfvorrichtung mit einer Wellenform-Formatierungsvorrichtung
zum Prüfen
einer geprüften
Vorrichtung (DUT).
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Stand der Technik
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1 zeigt
die Konfiguration einer herkömmlichen
Prüfvorrichtung 10.
Ein Mustergenerator 12 erzeugt die Musterdaten eines zu
einer geprüften Vorrichtung
(DUT) zu liefernden Prüfsignals.
Musterdaten-Halteeinheiten 14 und 16 speichern
die von dem Mustergenerator 12 erzeugten Musterdaten. Im Einzelnen
halten die Musterdaten-Halteeinheiten 14 und 16 die
Musterdaten, um die Eingabezeiten zu bestimmen, zu denen ein Datensetz-
oder -rücksetzsignal
zur Steuerung des Anstiegs oder Abfalls des zu der geprüften Vorrichtung
zu liefernden Prüfsignals
in eine RS-Verriegelungsschaltung 94 eingegeben wird oder
zu denen ein Treibersetz- oder -rücksetzsignal zur Steuerung
des Anstiegs oder Abfalls eines Freigabesignals, das einen Treiber 98 steuert,
in eine RS-Verriegelungsschaltung 96 eingegeben wird.
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Zeitspeicher 18, 20, 22 und 24 halten
ein Zeitsignal, das die Zeitpunkte anzeigt, zu denen die Datensetz- und -rücksetzsignale
und die Treibersetz- und -rücksetzsignale
zu der RS-Verriegelungsschaltung 94 oder 96 ausgegeben
werden, sowie eine Verzögerungszeit,
um die variable Verzögerungsschaltungen 66, 68, 70 und 72 die
Datensetz- und -rücksetzsignale
sowie die Treibersetz- und -rücksetzsignale
zu verzögern
sind. Zusätzlich
erhalten die Zeitspeicher 18, 20, 22 und 24 von
dem Mustergenerator 12 ein Zyklusbezugssignal, um den zu
der geprüften Vorrichtung
zu liefernden Prüfzyklus
zu erzeugen.
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Im
Einzelnen halten die Zeitspeicher 18, 20, 22 und 24 ein
erstes Zeitsignal, das einen ersten Zeitpunkt (T1) anzeigt, ein
zweites Zeitsignal, das einen zweiten Zeitpunkt (T2) anzeigt, ein
drittes Zeitsignal, das einen dritten Zeitpunkt (T3) anzeigt, und
ein viertes Zeitsignal, das einen vierten Zeitpunkt (T4) anzeigt,
während
eines vorbestimmten Zyklus eines Zyklusbezugssignals. Demgemäß geben
die Zeitspeicher 18, 20, 22 und 24 gemäß dem Zyklusbezugssignal
das erste, zweite, dritte bzw. vierte Signal aus.
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UND-Schaltungen 26 und 28 führen UND-Operationen
bei jedem der Musterdaten "T1Set" und "T1Reset", die die Eingabezeiten
der Datensetz- und -rücksetzsignale
jeweils bezogen auf den ersten Zeitpunkt (T1) bestim men, und dem
ersten Zeitsignal, das von dem Zeitspeicher 18 erhalten wurde,
durch und geben die Ergebnisse aus. Auch führen UND-Schaltungen 30, 32, 34 und 36 UND-Operationen
bei jedem der Musterdaten "T2Set", "T2Reset", "T2Drel" und "T2Dret", die die Eingabezeiten
der Datensetz- und -rücksetzsignale und
der Treibersetz- und -rücksetzsignale
jeweils auf den zweiten Zeitpunkt (T2) bezogen bestimmen, und dem
von dem Zeitspeicher 20 erhaltenen zweiten Zeitsignal durch
und geben die Ergebnisse aus.
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UND-Schaltungen 38, 40, 42 und 44 führen UND-Operationen
bei den Musterdaten "T3Set", "T3Reset", "T3Del" und "T3Dret", die die Eingabezeiten
der Datensetz- und -rücksetzsignale
und der Treibersetz- und
-rücksetzsignale
jeweils bezogen auf den dritten Zeitpunkt (T3) bestimmen, und dem
von dem Zeitspeicher 22 erhaltenen dritten Zeitsignal durch
und geben die Ergebnisse aus. Auch führen UND-Schaltungen 46 und 48 UND-Operationen
bei den Musterdaten "T4Drel" und "T4Dret", die die Eingangszeiten
der Treibersetz- und
-rücksetzsignale bezogen
auf den vierten Zeitpunkt (T4) bestimmen, und dem von dem Zeitspeicher 24 erhaltenen
vierten Zeitsignal durch und geben die Ergebnisse aus.
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Die
variable Verzögerungsschaltung 66 erhält das erste,
zweite oder dritte Zeitsignal über
eine ODER-Schaltung 50 und
eine UND-Schaltung 58 und verzögert das Datensetzsignal auf
der Grundlage des erhaltenen Zeitsignals und gibt es aus. Zusätzlich erhält die variable
Verzögerungsschaltung 68 das
erste, zweite oder dritte Zeitsignal über eine ODER-Schaltung 52 und
eine UND-Schaltung 60 und verzögert das Datenrücksetzsignal
auf der Grundlage des erhaltenen Zeitsignals und gibt es aus.
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Die
variable Verzögerungsschaltung 70 erhält das zweite,
dritte oder vierte Zeitsignal über
eine ODER-Schaltung 54 und
eine UND-Schaltung 62 und verzögert das Datensetzsignal oder
das Treibersetzsignal auf der Grundlage des erhaltenen Zeitsignals
und gibt es aus. Zusätzlich
erhält
die variable Verzögerungsschaltung 72 das
zweite, dritte oder vierte Zeitsignal über eine ODER-Schaltung 56 und eine
UND-Schaltung 64 und
verzögert
das Datenrücksetzsignal
oder das Treiberrücksetzsignal
auf der Grundlage des erhaltenen Zeitsignals und gibt es aus.
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Wenn
ein DCLK-Signal EIN ist, werden die von den variablen Verzögerungsschaltungen 66 und 70 ausgegebenen
Datensetzsignale über
eine UND-Schaltung 74 und eine ODER-Schaltung 82 in die
RS-Verriegelungsschaltung 94 eingegeben. Zusätzlich werden
die von den variablen Verzögerungsschaltungen 68 und 72 ausgegebenen
Datenrücksetzsignale über eine
UND-Schaltung 78 und
eine ODER-Schaltung 84 in die RS-Verriegelungsschaltung 94 eingegeben.
Daher kann die RS-Verriegelungsschaltung 94 den Setz/Rücksetz-Wechsel des Prüfsignals
zweimal während
des vorbestimmten Zyklus des Zyklusbezugssignals steuern durch Verwenden
des von der variablen Verzögerungsschaltung 66 ausgegebenen
Datensetzsignals, des von der variablen Verzögerungsschaltung 68 ausgegebenen
Datenrücksetzsignals,
des von der variablen Verzögerungsschaltung 70 ausgegebenen
Datensetzsignals und des von der variablen Verzögerungsschaltung 72 ausgegebenen
Datenrücksetzsignals.
In diesem Fall kann die RS-Verriegelungsschaltung 96 den
Pegel des Treiberrücksetzsignals ändern, aber
kann nicht den Setz/Rücksetz-Wechsel
des Freigabesignals steuern.
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Wenn
das DCLK-Signal AUS ist, wird das von der variablen Verzögerungsschaltung 66 ausgegebene
Datensetzsignal über
eine ODER-Schaltung 82 in die RS-Verriegelungsschaltung 94 eingegeben. Auch
wird das von der variablen Verzögerungsschaltung 68 ausgegebene
Datenrücksetzsignal über eine ODER-Schaltung 84 in
die RS-Verriegelungsschaltung 94 eingegeben. Zusätzlich wird
das von der variablen Verzögerungsschaltung 70 ausgegebene
Datensetzsignal über
eine UND-Schaltung 76 in
die RS-Verriegelungsschaltung 96 eingegeben. Weiterhin
wird das von der variablen Verzögerungsschaltung 72 ausgegebene
Treiberrücksetzsignal über eine
UND-Schaltung 80 in die RS-Verriegelungsschaltung 96 eingegeben.
Daher kann die RS-Verriegelungsschaltung 94 den
Setz/Rücksetz-Wechsel des
Prüfsignals
einmal während
des vorbestimmten Zyklus des Zyklusbezugssignals steuern durch Verwenden
des von der variablen Verzögerungsschaltung 66 ausgegebenen
Datensetzsignals und des von der variablen Verzögerungsschaltung 68 ausgegebenen
Datenrücksetzsignals.
Auch kann die RS-Verriegelungsschaltung 96 den Setz/Rücksetz-Wechsel
des Freigabesignals einmal während des
vorbestimmten Zyklus des Zyklusbezugssignals steuern durch Verwenden
des von der variablen Verzögerungsschaltung 70 ausgegebenen
Treibersetzsignals und des von der variablen Verzögerungsschaltung 72 ausgegebenen
Treiberrücksetzsignals.
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JP-A-60194375 offenbart
eine Wellenform-Formatierungsvorrichtung, die eine Wellenform in
einem in Echtzeit geänderten
Zustand erzeugt. Zwei logische Daten werden in mehrere Daten, die bei
jedem Zeitschlitz in der Phase unterschiedlich sind, umgewandelt,
und die Daten werden auf der Grundlage eines Taktsignals durch eine
erste und eine zweite logische Schaltung gesteuert, um dieselben
zu multiplizieren.
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Weiterhin
zeigt die
JP-A-2001
091598 eine Wellenform-Formatierungsvorrichtung,
die Differenzimpulse in einer Differenzschaltungsgruppe erzeugt in
dem Fall einer vorderen oder hinteren Flanke mehrerer logischer
Signale, die logisch entsprechend einem Wellenform-Erzeugungsmodus
betätigt
werden, um logische Summen dieser Differenzimpulse zu bestimmen
und Prüfmustersignale
zu erzeugen, die zu mehreren geprüften Vorrichtungen zu liefern
sind durch Verteilen von Impulsreihen dieser logisch addierten Differenzimpulse
zu mehreren Prüfmuster-Erzeugungsteilen.
Die Wellenform-Formatierungsvorrichtung ermöglicht auch die Verringerung
von Impulsbreiten der von den Differenzschaltungen ausgegebenen
Differenzimpulse durch Installieren der Differenzschaltungsgruppen
in späteren
Teilen der Verteilungsschaltung und Bestimmen logischer Summen unter
einem Zustand von verringerten Impulsbreiten der Differenzimpulse,
um Hochgeschwindigkeitsprüfmuster
unter Vermeidung von überlappenden
Impulsen zu erzeugen.
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OFFENBARUNG DER ERFINDUNG
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DURCH DIE ERFINDUNG ZU LÖSENDE PROBLEME
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Begleitend
die aktuelle Halbleitervorrichtung mit einer höheren Geschwindigkeit, ist
es erforderlich, die Geschwindigkeit des Setz/Rücksetzwechsels oder des Eingabe/Ausgabe-Wechsels
des Prüfsignals
in der Prüfvorrichtung
zum Prüfen
der Halbleitervorrichtung zu erhöhen.
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Jedoch
ist es bei der herkömmlichen
Prüfvorrichtung 10,
wenn das DCLK-Signal EIN ist, möglich, den
Setz/Rücksetz-Wechsel
des Prüfsignals
zweimal während
eines Zyklus durchzuführen,
aber nicht, den Wechsel des Freigabesignals zu steuern. Zusätzlich ist
es möglich,
wenn das DCLK-Signal AUS ist, den Wechsel des Freigabesignals während eines
Zyklus zu steuern, aber nicht, den Setz/Rücksetz-Wechsel des Prüfsignals
einmal während
eines Zyklus durchzuführen.
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Demgemäß ist es
eine der Aufgaben der vorliegenden Erfindung, eine Prüfvorrichtung
mit einer Wellenform-Formatierungsvorrichtung
vorzusehen, die in der Lage ist, die vorstehenden Nachteile zu überwinden.
Die obige und andere Aufgaben können durch
in den unabhängigen
Ansprüchen
beschriebene Kombinationen gelöst
werden. Die abhängigen Ansprüche definieren
weitere vorteilhafte und beispielhafte Kombinationen der vorliegenden
Erfindung.
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MITTEL ZUM LÖSEN DER
PROBLEME
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Gemäß einem
Aspekt der vorliegenden Erfindung enthält eine Prüfvorrichtung zum Prüfen einer
geprüften
Vorrichtung: einen Mustergenerator, der ausgebildet ist zum Erzeugen
der Musterdaten eines zu der geprüften Vorrichtung gelieferten
Prüfsignals,
eine Wellenform-Formatierungsvorrichtung, die ausgebildet ist zum
Formatieren des durch die von dem Mustergenerator erzeugten Musterdaten angezeigten
Prüfsignals,
und einen Treiber, der ausgebildet ist zum Ausgeben des von der
Wellenform-Formatierungsvorrichtung formatierten Prüfsignals
zu der geprüften
Vorrichtung.
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Die
Wellenform-Formatierungsvorrichtung enthält: eine erste Verzögerungsschaltung
zum Verzögern
eines Setzsignals, das die Zeit eines ersten Änderungspunkts des Prüfsignals
während
eines vorbestimmten Zyklus eines Zyklusbezugssignals steuert, eine
zweite Verzögerungsschaltung
zum Verzögern
eines Rücksetzsignals,
das die Zeit eines zweiten Änderungspunkts
des durch das von der ersten Verzögerungsschaltung verzögerte Setzsignal geänderten
Prüfsignals
steuert, eine dritte Verzögerungsschaltung
zum Verzögern
des Setzsignals, das die Zeit eines dritten Änderungspunkts des Prüfsignals
während
des vorbestimmten Zyklus des Zyklusbezugssignals steuert, eine vierte
Verzögerungsschaltung
zum Verzögern
des Rücksetzsignals,
das die Zeit eines vierten Änderungspunkts
des durch das von der dritten Verzögerungsschaltung verzögerte Setzsignal
geänderten
Prüfsignals
steuert, eine fünfte
Verzögerungsschaltung
zum Verzögern
des Setzsignals, das die Zeit eines ersten Änderungspunkts des Freigabesignals
für einen
Treiber während
des vorbestimmten Zyklus des Zyklusbezugssignals steuert, eine sechste
Verzögerungsschaltung zum
Verzögern
des Rücksetzsignals,
das die Zeit des zweiten Änderungspunkts
des Freigabesignals im Hinblick auf den Treiber während des
vorbestimmten Zyklus des Zyklusbezugssignals steuert.
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Die
erste und die dritte Verzögerungsschaltung
können
die Verzögerungszeit,
um die das Setzsignal verzögert
wird, einstellen auf der Grundlage einer Periode von der Zeit, zu
der der Mustergenerator das Zyklusbezugssignal auf der Grundlage
der Musterdaten erzeugt, bis zu der Zeit, zu der der Treiber das
Prüfsignal
ausgibt. Die fünfte
Verzögerungsschaltung
kann die Verzögerungszeit,
um die das Setzsignal verzögert
wird, einstellen auf der Grundlage einer Periode von der Zeit, zu
der der Mustergenerator das Zyklusbezugssignal auf der Grundlage der
Musterdaten erzeugt, bis zu der Zeit, zu der der Treiber gemäß den Musterdaten
getrieben wird.
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Die
Wellenform-Formatierungsvorrichtung kann enthalten: einen ersten
Zeitspeicher zum Halten des ersten Zeitsignals, das den ersten Zeitpunkt während des
vorbestimmten Zyklus des Zyklusbezugssignals anzeigt, und einer
Verzögerungszeit,
um die das zu dem ersten Zeitpunkt ausgegebene Setz- oder Rücksetzsignal
zu verzögern
ist, einen Zeitspeicher zum Halten des zweiten Zeitsignals, das
den zweiten Zeitpunkt, der später
als der erste Zeitpunkt während
des vorbestimmten Zyklus des Zyklusbezugssignals ist, anzeigt, und
einer zweiten Verzögerungszeit,
um die das zu dem zweiten Zeitpunkt ausgegebene Setz- oder Rücksetzsignal
zu verzögern ist,
einen dritten Zeitspeicher zum Halten des dritten Zeitsignals, das
den dritten Zeitpunkt, der später
als der zweite Zeitpunkt während
des vorbestimmten Zyklus des Zyklusbezugssignals ist, anzeigt, und
der dritten Verzögerungszeit,
um die das zu dem dritten Zeitpunkt ausgegebene Setz- oder Rücksetzsignal zu
verzögern
ist, und einen vierten Zeitspeicher zum Halten des vierten Zeitsignals,
das den vierten Zeitpunkt, der später als der dritte Zeitpunkt
während
des vorbestimmten Zyklus des Zyklusbezugssignals ist, anzeigt, und
der vierten Verzögerungszeit,
um die das zu dem vierten Zeitpunkt ausgegebene Setz- oder Rücksetzsignal
zu verzögern
ist.
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Die
erste Verzögerungsschaltung
kann das Setzsignal um die erste oder zweite Verzögerungszeit
gegenüber
dem ersten bzw. zweiten Zeitpunkt verzögern und das verzögerte Setzsignal
ausgeben, nachdem das erste oder zweite Zeitsignal und die erste
oder zweite Verzögerungszeit
von dem ersten bzw. zweiten Zeitspeicher erhalten wurden.
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Die
dritte Verzögerungsschaltung
kann das Setzsignal um die dritte oder vierte Verzögerungszeit gegenüber dem
dritten oder vierten Zeitpunkt verzögern und das verzögerte Setzsignal
ausgeben, nachdem das dritte oder vierte Zeitsignal und die dritte oder
vierte Verzögerungszeit
von dem dritten bzw. vierten Zeitspeicher erhalten wurden.
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Die
fünfte
Verzögerungsschaltung
kann das Setzsignal um die erste, zweite, dritte oder vierte Verzögerungszeit
gegenüber
dem ersten, zweiten, dritten bzw. vierten Zeitpunkt verzögern und
das verzögerte
Setzsignal ausgeben, nachdem das erste, zweite, dritte oder vierte
Zeitsignal und die erste, zweite, dritte oder vierte Verzögerungszeit
von dem ersten, zweiten, dritten bzw. vierten Zeitspeicher erhalten
wurden. Die Zusammenfassung der Erfindung beschreibt nicht notwendigerweise
alle erforderlichen Merkmale der vorliegenden Erfindung. Die vorliegende
Erfindung kann auch eine Unterkombination der vorbeschriebenen Merkmale
sein.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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1 zeigt
die Konfiguration einer herkömmlichen
Prüfvorrichtung 10.
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2 zeigt eine beispielhafte Konfiguration einer
Prüfvorrichtung 100 gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung.
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3 zeigt
eine beispielhafte Konfiguration einer Wellenform-Formatierungsvorrichtung 104 gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung.
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4A und 4B zeigen
Zeitdiagramme eines Prüfsignals
bzw. Freigabesignals gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung.
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BESTE ART DER AUSFÜHRUNG DER
ERFINDUNG
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Die
Erfindung wird nun auf der Grundlage der bevorzugten Ausführungsbeispiele
beschrieben, die den Bereich der vorliegenden Erfindung nicht beschränken, sondern
die Erfindung veranschaulichen sollen. Alle Merkmale und deren Kombinationen,
die in dem Ausführungsbeispiel
beschrieben sind, sind nicht notwendigerweise wesentlich für die Erfindung.
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2 zeigt ein Beispiel für die Konfiguration einer Prüfvorrichtung 100.
Die Prüfvorrichtung 100 enthält einen
Mustergenerator 102 zum Erzeugen der in eine geprüfte Vorrichtung
(DUT) eingegebenen Musterdaten, eine Wellenform-Formatierungsvorrichtung 104 zum
Formatieren einer Wellenform eines durch die Musterdaten, die der
Mustergenerator 102 erzeugt, angezeigten Prüfsignals,
einen Treiber 106 zum Ausgeben des von der Wellenform-Formatierungsvorrichtung 104 formatierten
Prüfsignals
zu der geprüften
Vorrichtung, einen Komparator 108 zum Empfangen des von
der geprüften
Vorrichtung als Antwort auf das von dem Treiber 106 ausgegebene
Prüfsignal
ausgegebenen Prüfsignals
und eine Bestimmungseinheit 110 zum Bestimmen von gut oder
schlecht der geprüften
Vorrichtung durch Vergleichen eines Signals für einen erwarteten Wert, das von
dem Mustergenerator 102 erzeugt wird, um von der geprüften Vorrichtung
gelesen zu werden, und des von der geprüften Vorrichtung ausgegebenen Prüfsignals.
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Es
ist eine Aufgabe der auf das Ausführungsbeispiel der vorliegenden
Erfindung bezogenen Prüfvorrichtung 100,
die Eingabe/Ausgabe-Änderung
des Treibers 106 und des Komparators 108 mit einer
hohen Geschwindigkeit zu realisieren, die Setz/Rücksetz-Änderung des Prüfsignals
bei einer hohen Geschwindigkeit aufrechtzuerhalten, um beispielsweise eine
Hochgeschwindigkeits-Kommunikationsvorrichtung usw., die die Eingabe/Ausgabe-Änderung
bei 750 Mbps erfordert, zu prüfen.
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3 zeigt
ein Beispiel für
die Konfiguration der Wellenform-Formatierungsvorrichtung 104 gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung. Die Wellenform-Formatierungsvorrichtung 104 enthält eine
Musterhalteeinheit 112, Zeitspeicher 116, 118, 120 und 122,
UND-Schaltungen 124, 126, 128, 130, 132, 134, 136, 138, 140, 142, 144, 146, 148, 150, 152, 154, 168, 170, 172, 174, 176 und 178, ODER-Schaltungen 156, 158, 160, 162, 164, 166, 192 und 194,
variable Verzögerungsschaltungen 180, 182, 184, 186, 188 und 190 und
RS-Verriegelungsschaltungen 204 und 206.
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Die
variablen Verzögerungsschaltungen 180, 182, 184, 186, 188 und 190 sind
Beispiele für die
erste, zweite, fünfte,
sechste, dritte bzw. vierte Verzögerungsschaltung
gemäß der vorliegenden
Erfindung. Zusätzlich
ist gemäß diesem
Ausführungsbeispiel
der vorliegenden Erfindung der Anstieg oder der Abfall des Prüfsignals
ein Beispiel für
einen Änderungspunkt
des Prüfsignals
nach der vorliegenden Erfindung, und der Anstieg oder Abfall eines
Freigabesignals ist ein Beispiel für einen Änderungspunkt des Freigabesignals
nach der vorliegenden Erfindung.
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Die
Musterdaten-Halteeinheiten 112 und 114 halten
die von dem Mustergenerator 102 erzeugten Musterdaten.
Im Einzelnen hält
die Musterdaten-Halteeinheit 112 die Musterdaten, um die
Eingabezeiten zu bestimmen, zu denen ein Datensetzsignal zur Steuerung
des Zeitpunkts des Anstiegs des Prüfsignals in die RS-Verriegelungsschaltung 204 eingegeben
wird, ein Datenrücksetzsignal
zum Steuern des Zeitpunkts des Abfalls des Prüfsignals in der RS-Verriegelungsschaltung 204 in
die RS-Verriegelungsschaltung 204 eingegeben wird, ein
Treibersetzsignal zum Steuern des Zeitpunkts des Anstiegs des Freigabesignals
des Treibers 106 in die RS-Verriegelungsschaltung 206 eingegeben
wird und ein Treiberrücksetzsignal
zum Steuern des Zeitpunkts des Abfallens des Freigabesignals des
Treibers 106 in die RS-Verriegelungsschaltung 206 eingegeben
wird.
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Beispielsweise
hält während eines
vorbestimmten Zyklus eines von dem Mustergenerator 102 erzeugten
Zyklusbezugssignals die Musterdaten-Halteeinheit 112 "T1Set", das anzeigt, ob
das Datensetzsignal zu dem ersten Zeitpunkt (T1) zu der RS-Verriegelungsschaltung 204 ausgegeben
wird oder nicht, "T1Reset", das anzeigt, ob
das Datenrücksetzsignal
zu dem ersten Zeitpunkt (T1) zu der RS-Verriegelungsschaltung ausgegeben
wird oder nicht, "T1Del", das anzeigt, ob
das Treibersetzsignal zu dem ersten Zeitpunkt (T1) zu der RS-Verriegelungsschaltung 206 ausgegeben
wird oder nicht, "T1Dret", das anzeigt, ob
das Treiberrücksetzsignal zu
der ersten Zeitpunkt (T1) zu der RS-Verriegelungsschaltung 206 ausgegeben
wird oder nicht, "T2Set", das anzeigt, ob
das Datensetzsignal zu dem zweiten Zeitpunkt (T2), der später als
der erste Zeitpunkt (T1) ist, zu der RS-Verriegelungsschaltung 204 ausgegeben
wird oder nicht, "T2Reset", das anzeigt, ob
das Datenrücksetzsignal
zu dem zweiten Zeitpunkt (T2) zu der RS-Verriegelungsschaltung 204 ausgegeben
wird oder nicht, "T2Del", das anzeigt, ob das
Treibersetzsignal zu dem zweiten Zeitpunkt (T2) zu der RS-Verriegelungsschaltung 206 ausgegeben wird
oder nicht, und "T2Dret", das anzeigt, ob
das Treiberrücksetzsignal
zu dem zweiten Zeitpunkt (T2) zu der RS-Verriegelungsschaltung 206 ausgegeben wird
oder nicht.
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Die
Musterdaten-Halteeinheit 112 gibt die Musterdaten, die
die Eingabezeit der Datensetz- und -rücksetzsignale und der Treibersetz-
und -rücksetzsignale
bezogen auf den ersten Zeitpunkt (T1) bestimmen, in die UND-Schaltungen 124, 126, 128 bzw. 130 ein.
Auch gibt die Musterdaten-Halteeinheit 112 die Datensetz- und -rücksetzsignale
und die Treibersetz- und -rücksetzsignale,
die auf den zweiten Zeitpunkt (T2) bezogen sind, in die UND-Schaltungen 132, 134, 136 bzw. 138 ein.
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In
derselben Weise hält
die Musterdaten-Halteeinheit 114 "T3Set", das anzeigt, ob das Datensetzsignal
zu dem dritten Zeitpunkt (T3), der später als der zweite Zeitpunkt
(T2) ist, zu der RS-Verriegelungsschaltung 204 ausgegeben
wird oder nicht, "T3Reset", das anzeigt, ob
das Datenrücksetzsignal zu
dem dritten Zeitpunkt (T3) zu der RS-Verriegelungsschaltung 204 ausgegeben
wird oder nicht, "T3Del", das anzeigt, ob
das Treibersetzsignal zu dem dritten Zeitpunkt (T3) zu der RS-Verriegelungsschaltung 206 ausgegeben
wird oder nicht, "T3Dret", das anzeigt, ob
das Treiber rücksetzsignal
zu dem vierten Zeitpunkt (T4), der später als der dritte Zeitpunkt
(T3) ist, zu der RS-Verriegelungsschaltung 206 ausgegeben
wird oder nicht, "T4Set", das anzeigt, ob das
Datensetzsignal zu dem vierten Zeitpunkt (T4) zu der RS-Verriegelungsschaltung 204 ausgegeben wird
oder nicht, "T4Reset", das anzeigt, ob
das Datenrücksetzsignal
zu dem vierten Zeitpunkt (T4) zu der RS-Verriegelungsschaltung 204 ausgegeben wird
oder nicht, "T4Del", das anzeigt, ob
das Treibersetzsignal zu dem vierten Zeitpunkt (T4) zu der RS-Verriegelungsschaltung 206 ausgegeben
wird oder nicht, und "T4Dret", das anzeigt, ob
das Treiberrücksetzsignal
zu dem vierten Zeitpunkt (T4) zu der RS-Verriegelungsschaltung 206 ausgegeben
wird oder nicht.
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Demgemäß gibt die
Musterdaten-Halteeinheit 114 die Musterdaten, die die Eingabezeiten
der Datensetz- und -rücksetzsignale
und der Treibersetz- und -rücksetzsignale
bezogen auf den dritten Zeitpunkt (T3) bestimmen, in die UND-Schaltungen 140, 142, 144 bzw.
146 ein. Auch gibt die Musterdaten-Halteeinheit 114 die
Musterdaten, die die Eingabezeiten der Datensetz- und -rücksetzsignale und der Treibersetz-
und -rücksetzsignale
bezogen auf den vierten Zeitpunkt (T4) bestimmen, in die UND-Schaltungen 148, 150, 152 bzw. 154 ein.
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Die
Zeitspeicher 116, 118, 120 und 122 halten
das Zeitsignal, das den Zeitpunkt anzeigt, zu welchem die Datensetz-
und -rücksetzsignale
und die Treibersetz- und
-rücksetzsignale
zu der RS-Verriegelungsschaltung 204 oder 206 ausgegeben
werden, und die Verzögerungszeit,
um die die variablen Verzögerungsschaltungen 180, 182, 184, 186, 188 und 190 die
Datensetz- und -rücksetzsignale
und die Treibersetz- und -rücksetz signale
zu verzögern
haben. Zusätzlich
erhalten die Zeitspeicher 116, 118, 120 und 122 von
dem Mustergenerator 102 das Zyklusbezugssignal, um den
Zyklus des zu der geprüften Vorrichtung
gelieferten Prüfsignals
zu erzeugen.
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Im
Einzelnen hält
der Zeitspeicher 116 das erste Zeitsignal, das den ersten
Zeitpunkt (T1) während
des vorbestimmten Zyklus des Zyklusbezugssignals anzeigt, und die
Verzögerungszeit,
um die das Datensetz- oder -rücksetzsignal
und das Treibersetz- oder -rücksetzsignal,
die zu dem ersten Zeitpunkt (T1) ausgegeben werden, zu verzögern sind.
Daher gibt der Zeitspeicher 116 das erste Zeitsignal, das den
ersten Zeitpunkt (T1) während
des vorbestimmten Zyklus anzeigt, und die erste Verzögerungszeit gemäß dem Zyklus
des Zyklusbezugssignals aus und gibt sie in die UND-Schaltungen 124, 126, 128 und 130 ein,
In derselben Weise hält
der Zeitspeicher 118 das zweite Zeitsignal, das den zweiten
Zeitpunkt (T2) während
des vorbestimmten Zyklus des Zyklusbezugssignals anzeigt, und die
zweite Verzögerungszeit,
um die das Datensetz- oder -rücksetzsignal
und das Treibersetz- oder -rücksetzsignal,
die zu dem zweiten Zeitpunkt (T2) ausgegeben werden, zu verzögern sind.
Daher gibt der Zeitspeicher 118 das zweite Zeitsignal aus,
das den zweiten Zeitpunkt (T2) während
des vorbestimmten Zyklus anzeigt, und die zweite Verzögerungszeit
gemäß dem Zyklus
des Zyklusbezugssignals aus und gibt sie in die UND-Schaltungen 132, 134, 136 und 138 ein.
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In
derselben Weise hält
der Zeitspeicher 120 das dritte Zeitsignal, das den dritten
Zeitpunkt (T3) während
des vorbestimmten Zyklus des Zyklusbezugssig nals anzeigt, und die
dritte Verzögerungszeit, um
die das Datensetz- oder -rücksetzsignal
und das Treibersetz- oder -rücksetzsignal,
die zu dem dritten Zeitpunkt (T3) ausgegeben werden, zu verzögern sind.
Daher gibt der Zeitspeicher 120 das dritte Zeitsignal,
das den dritten Zeitpunkt (T3) während
des vorbestimmten Zyklus anzeigt, und die dritte Verzögerungszeit
gemäß dem Zyklus
des Zyklusbezugssignals aus und gibt sie in die UND-Schaltungen 140, 142, 144 und 146 ein.
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In
derselben Weise hält
der Zeitspeicher 122 das vierte Zeitsignal, das den vierten
Zeitpunkt (T4) während
des vorbestimmten Zyklus des Zyklusbezugssignals anzeigt, und die
vierte Verzögerungszeit, um
die das Datensetz- oder -rücksetzsignal,
das Treibersetz- oder
-rücksetzsignal,
die zu dem vierten Zeitpunkt (T4) ausgegeben werden, zu verzögern sind.
Daher gibt der Zeitspeicher 122 das vierte Zeitsignal,
das den vierten Zeitpunkt (T4) während
des vorbestimmten Zyklus anzeigt, und die vierte Verzögerungszeit
gemäß dem Zyklus
des Zyklusbezugssignals aus und gibt sie in die UND-Schaltungen 148, 150, 152 und 154 ein.
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Die
UND-Schaltungen 124, 126, 128 und 130 führen UND-Operationen jeweils
bei den Musterdaten "T1Set", "T1Reset", "T1Del" und "T1Dret", was die Eingabezeiten
der Datensetz- und -rücksetzsignale
und der Treibersetz- und -rücksetzsignale
bezogen auf den ersten Zeitpunkt (T1) bestimmt, und dem von dem
Zeitspeicher 116 erhaltenen ersten Zeitsignal durch, so
dass sie die Ergebnisse zu den ODER-Schaltungen 156, 158, 160 und 162 ausgeben.
Demgemäß wählen die
UND-Schaltungen 124, 126, 128 und 130 zumindest
ein Signal aus den Datensetz- und -rücksetzsignalen und den Treibersetz- und
-rücksetzsignalen
aus, das zu dem ersten Zeitpunkt zu der RS-Verriegelungsschaltung 204 oder 206 zu
liefern ist, auf der Grundlage der von der Musterdaten-Halteeinheit 112 erhaltenen
Musterdaten, und geben dieses aus.
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Die
UND-Schaltungen 132, 134, 136 und 138 führen UND-Operationen bei jedem
der Musterdaten "T2Set", "T2Reset", "T2Del" und "T2Dret", was die Eingabezeiten
der Datensetz- und -rücksetzsignale
und der Treibersetz- und -rücksetzsignale
bezogen auf den zweiten Zeitpunkt (T2) bestimmt, und dem von dem
Zeitspeicher 118 erhaltenen zweiten Zeitsignal durch, so
dass sie die Ergebnisse zu den ODER-Schaltungen 156, 158, 160 bzw. 162 ausgeben.
Demgemäß wählen die
UND-Schaltungen 132, 134, 136 und 138 Signale
aus den Datensetz- und -rücksetzsignalen
und den Treibersetz- und
-rücksetzsignalen
aus, die zu der RS-Verriegelungsschaltung 204 oder 206 zu
dem zweiten Zeitpunkt zu liefern sind, auf der Grundlage der von
der Musterdaten-Halteeinheit 112 erhaltenen Musterdaten,
und geben diese aus.
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Die
UND-Schaltungen 140, 142, 144 und 146 führen UND-Operationen bei jedem
der Musterdaten "T3Set", "T3Reset", "T3Del" und "T3Dret", was die Eingabezeiten
der Datensetz- und -rücksetzsignale
und der Treibersetz- und -rücksetzsignale
in Beziehung auf den dritten Zeitpunkt (T3) bestimmt, und dem von
dem Zeitspeicher 120 erhaltenen dritten Zeitsignal durch,
so dass sie die Ergebnisse zu den ODER-Schaltungen 164, 166, 160 bzw. 162 ausgeben.
Demgemäß wählen die
UND-Schaltungen 140, 142, 144 und 146 Signale
aus den Datensetz- und -rücksetzsignalen
und den Treibersetz- und
-rücksetzsignalen
aus, die zu dem dritten Zeitpunkt zu der RS-Verriegelungsschaltung 204 oder 206 zu
liefern sind, auf der Grundlage der von der Mus terdaten-Halteeinheit 114 erhaltenen
Musterdaten, und geben diese aus.
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Die
UND-Schaltungen 148, 150, 152 und 154 führen UND-Operationen bei jedem
der Musterdaten "T4Set", "T4Reset", "T4Del" und "T4Dret", was die Eingangszeiten
der Datensetz- und -rücksetzsignale
und der Treibersetz- und -rücksetzsignale
bezogen auf den vierten Zeitpunkt (T4) bestimmt, und dem von dem
Zeitspeicher 122 erhaltenen vierten Zeitsignal durch, so
dass sie die Ergebnisse zu den ODER-Schaltungen 164, 166, 160 bzw. 162 ausgeben.
Demgemäß wählen die
UND-Schaltungen 148, 150, 152 und 154 Signale
aus den Datensetz- und -rücksetzsignalen
und den Treibersetz- und
-rücksetzsignalen
aus, die zu dem vierten Zeitpunkt zu der RS-Verriegelungsschaltung 204 oder 206 zu
liefern sind, auf der Grundlage der von der Musterdaten-Halteeinheit 114 erhaltenen
Musterdaten, und geben diese aus.
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Die
ODER-Schaltung 156 führt
eine ODER-Operation bei den Ausgangssignalen der UND-Schaltungen 124 und 132 durch,
so dass sie das erste oder zweite Zeitsignal zu der UND-Schaltung 168 ausgibt.
Demgemäß zieht
die ODER-Schaltung 156 entweder den ersten (T1) oder zweiten
(T2) Zeitpunkt als den Zeitpunkt heraus, zu welchem das Datensetzsignal
zu der RS-Verriegelungsschaltung 204 ausgegeben wird.
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Die
ODER-Schaltung 158 führt
eine ODER-Operation bei den Ausgangssignalen der UND-Schaltungen 126 und 134 durch,
so dass sie das erste oder das zweite Zeitsignal zu der UND-Schaltung 170 ausgibt.
Demgemäß zieht
die ODER-Schaltung 158 entweder den ersten (T1) oder zweiten
(T2) Zeitpunkt als den Zeitpunkt heraus, zu welchem das Datenrücksetzsignal
zu der RS-Verriegelungsschaltung 204 ausgegeben wird.
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Die
ODER-Schaltung 160 führt
eine ODER-Operation bei den Ausgangssignalen der UND-Schaltung 128, 136, 144 und 152 durch,
so dass sie das erste, zweite, dritte oder vierte Zeitsignal zu
der UND-Schaltung 172 ausgibt. Demgemäß zieht die ODER-Schaltung 160 einen
von dem ersten, zweiten, dritten und vierten Zeitpunkt (T1, T2,
T3 und T4) als den Zeitpunkt heraus, zu welchem das Treibersetzsignal
zu der RS-Verriegelungsschaltung 206 ausgegeben wird.
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Die
ODER-Schaltung 162 führt
eine ODER-Operation bei Ausgangssignalen der UND-Schaltungen 130, 138, 146 und 154 durch,
so dass sie das erste, zweite, dritte oder vierte Zeitsignal zu
der UND-Schaltung 174 ausgibt. Demgemäß zieht die ODER-Schaltung 162 einen
von dem ersten, zweiten, dritten und vierten Zeitpunkt (T1, T2,
T3 und T4) als den Zeitpunkt heraus, zu welchem das Treiberrücksetzsignal
zu der RS-Verriegelungsschaltung 206 ausgegeben
wird.
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Die
ODER-Schaltung 164 führt
eine ODER-Operation bei Ausgangssignalen der UND-Schaltungen 140 und 148 durch,
so dass sie das dritte oder vierte Zeitsignal zu der UND-Schaltung 176 ausgibt.
Demgemäß zieht
die ODER-Schaltung 164 entweder den dritten oder vierten
Zeitpunkt (T3 oder T4) als den Zeitpunkt heraus, zu welchem das
Datensetzsignal zu der RS-Verriegelungsschaltung 204 ausgegeben
wird.
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Die
ODER-Schaltung 166 führt
eine ODER-Operation bei den Ausgangssignalen der UND-Schaltungen 142 und 150 durch,
so dass sie das dritte oder vierte Zeitsignal zu der UND-Schaltung 178 ausgibt.
Demgemäß zieht
die ODER-Schaltung 166 entweder den dritten oder vierten
Zeitpunkt (T3 oder T4) als den Zeitpunkt heraus, zu welchem das
Datenrücksetzsignal
zu der RS-Verriegelungsschaltung 204 ausgegeben wird.
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Die
UND-Schaltungen 168, 170, 172, 174, 176 und 178 führen UND-Operationen
bei den jeweiligen Ausgangssignalen der ODER-Schaltungen 156, 158, 160, 164 und 166 mit
dem Bezugstakt durch, so dass sie die Operationsergebnisse zu den Verzögerungsschaltungen 180, 182, 184, 186, 188 und 190 gemäß dem Zeitpunkt
der Ausgangssignale der ODER-Schaltungen 156, 158, 160, 162, 164 und 166 ausgeben.
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Die
variable Verzögerungsschaltung 180 verzögert das
Datensetzsignal zur Steuerung der Anstiegszeit des Prüfsignals
während
des vorbestimmten Zyklus des Zyklusbezugssignals. Im Einzelnen erhält die variable
Verzögerungsschaltung 180 das erste
Zeitsignal von der UND-Schaltung 168 und die von dem Zeitspeicher 116 gehaltene
erste Verzögerungszeit
und verzögert
dann das Datensetzsignal um die erste Verzögerungszeit gegenüber dem
ersten Zeitpunkt (T1) und gibt es zu der ODER-Schaltung 192 aus.
Auch erhält
die variable Verzögerungsschaltung 180 das
zweite Zeitsignal von der UND-Schaltung 168 und die von
dem Zeitspeicher 118 gehaltene zweite Verzögerungszeit
und verzögert
das Datensetzsignal gegenüber
dem zweiten Zeitpunkt (T2) um die zweite Verzögerungszeit und gibt es dann
zu der ODER-Schaltung 192 aus. Weiterhin stellt die variable
Verzögerungsschaltung 180 die
erste oder zweite Verzögerungszeit
mittels der Kalibrierungsdaten auf der Grundlage der Periode von
der Zeit, zu der der Mustergenerator 102 das Zyklusbezugssignal
auf der Grundlage der Musterdaten erzeugt, bis zu der Zeit, zu der
der Treiber 106 das Prüfsignal
ausgibt, ein.
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Die
variable Verzögerungsschaltung 182 verzögert das
Datenrücksetzsignal
zur Steuerung der Abfallzeit des Prüfsignals, das aufgrund des durch
die variable Verzögerungsschaltung 180 verzögerten Datensetzsignals
angestiegen ist. Im Einzelnen erhält die variable Verzögerungsschaltung 182 das
erste Zeitsignal von der UND-Schaltung 170 und die von
dem Zeitspeicher 116 gehaltene erste Verzögerungszeit
und verzögert
dann das Datenrücksetzsignal
gegenüber
dem ersten Zeitpunkt (T1) um die erste Verzögerungszeit und gibt es zu
der ODER-Schaltung 194 aus. Auch erhält die variable Verzögerungsschaltung 182 das
zweite Zeitsignal von der UND-Schaltung 170 und die von
dem Zeitspeicher 118 gehaltene zweite Verzögerungszeit
und verzögert
dann das Datenrücksetzsignal
gegenüber dem
zweiten Zeitpunkt (T2) um die zweite Verzögerungszeit und gibt es zu
der ODER-Schaltung 194 aus. Demgemäß stellt die variable Verzögerungsschaltung 182 die
erste oder zweite Verzögerungszeit
mittels Kalibrierungsdaten auf der Grundlage der Periode von der
Zeit, zu der der Mustergenerator 102 das Zyklusbezugssignal
auf der Grundlage der Musterdaten erzeugt, bis zu der Zeit, zu der
der Treiber 106 das Prüfsignal
ausgibt, ein.
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Die
variable Verzögerungsschaltung 184 verzögert das
Treibersetzsignal zur Steuerung der Anstiegszeit des Freigabesignals
mit Bezug auf den Treiber 106 während des vorbestimmten Zyklus
des Zyklusbezugssignals. Im Einzelnen erhält die variable Verzögerungsschaltung 184 das
erste Zeitsignal von der UND-Schaltung 172 und die von
dem Zeitspeicher 116 gehaltene erste Verzögerungszeit
und verzögert
dann das Treibersetz signal gegenüber dem
ersten Zeitpunkt (T1) um die erste Verzögerungszeit und gibt es zu
der RS-Verriegelungsschaltung 206 aus. Auch erhält die variable
Verzögerungsschaltung 184 das
zweite Zeitsignal von der UND-Schaltung 172 und die von
dem Zeitspeicher 118 gehaltene zweite Verzögerungszeit
und verzögert
dann das Treibersetzsignal gegenüber
dem zweiten Zeitpunkt (T2) um die zweite Verzögerungszeit und gibt es zu
der RS-Verriegelungsschaltung 206 aus. Zusätzlich erhält die variable
Verzögerungsschaltung 184 das
dritte Zeitsignal von der UND-Schaltung 172 und die von
dem Zeitspeicher 120 gehaltene dritte Verzögerungszeit
und verzögert dann
das Treibersetzsignal gegenüber
dem dritten Zeitpunkt (T3) um die dritte Verzögerungszeit und gibt es zu
der RS-Verriegelungsschaltung 206 aus. Demgemäß erhält die vierte
Verzögerungsschaltung 184 das
vierte Zeitsignal von der UND-Schaltung 172 und die von
dem Zeitspeicher 122 gehaltene vierte Verzögerungszeit
und verzögert
dann das Treibersetzsignal gegenüber
dem vierten Zeitpunkt (T4) um die vierte Verzögerungszeit und gibt es zu
der RS-Verriegelungsschaltung 206 aus. Demgemäß stellt
die variable Verzögerungsschaltung 184 die erste,
zweite, dritte und vierte Verzögerungszeit
mittels der Kalibrierungsdaten auf der Grundlage der Periode von
der Zeit, zu welcher der Mustergenerator 102 das Zyklusbezugssignal
auf der Grundlage der Musterdaten erzeugt, bis zu der Zeit, zu der
der Treiber 106 gemäß den Musterdaten
getrieben wird, ein.
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Die
variable Verzögerungsschaltung 186 verzögert das
Treiberrücksetzsignal
zur Steuerung der Abfallzeit des Freigabesignals mit Bezug auf den Treiber 106 während des
vorbestimmten Zyklus des Zyklusbezugssignals. Im Einzelnen erhält die variable
Verzögerungs schaltung 186 das
erste Zeitsignal von der UND-Schaltung 174 und
die von dem Zeitspeicher 116 gehaltene erste Verzögerungszeit
und verzögert
dann das Treiberrücksetzsignal
gegenüber dem
ersten Zeitpunkt (T1) um die erste Verzögerungszeit und gibt es zu
der RS-Verriegelungsschaltung 206 aus. Auch erhält die variable
Verzögerungsschaltung 186 das
zweite Zeitsignal von der UND-Schaltung 174 und die von
dem Zeitspeicher 118 gehaltene zweite Verzögerungszeit
und verzögert
dann das Treiberrücksetzsignal
gegenüber
dem zweiten Zeitpunkt (T2) um die zweite Verzögerungszeit und gibt es zu
der RS-Verriegelungsschaltung 206 aus. Zusätzlich erhält die variable
Verzögerungsschaltung 186 das
dritte Zeitsignal von der UND-Schaltung 174 und die von
dem Zeitspeicher 120 gehaltene dritte Verzögerungszeit
und verzögert dann
das Treiberrücksetzsignal
gegenüber
dem dritten Zeitpunkt (T3) um die dritte Verzögerungszeit und gibt es zu
der RS-Verriegelungsschaltung 206 aus. Demgemäß erhält die variable
Verzögerungsschaltung 186 das
vierte Zeitsignal von der UND-Schaltung 174 und die von
dem Zeitspeicher 122 gehaltene vierte Verzögerungszeit
und verzögert
dann das Treiberrücksetzsignal
gegenüber
dem vierten Zeitpunkt (T4) um die vierte Verzögerungszeit und gibt es zu
der RS-Verriegelungsschaltung 206 aus.
Demgemäß stellt
die variable Verzögerungsschaltung 186 die
erste, zweite, dritte und vierte Verzögerungszeit mittels der Kalibrierungsdaten
auf der Grundlage der Periode von der Zeit, zu der der Mustergenerator 102 das
Zyklusbezugssignal der Musterdaten erzeugt, bis zu der Zeit, zu
der der Treiber 106 gemäß den Musterdaten
getrieben wird, ein.
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Die
variable Verzögerungsschaltung 188 verzögert das
Datensetzsignal zur Steuerung der Anstiegszeit des Prüfsignals
während
des vorbestimmten Zyklus des Zyklusbezugssignals. Im Einzelnen erhält die variable
Verzögerungsschaltung 188 das dritte
Zeitsignal von der UND-Schaltung 176 und die von dem Zeitspeicher 120 gehaltene
dritte Verzögerungszeit
und verzögert
dann das Datensetzsignal gegenüber
dem dritten Zeitpunkt (T3) um die dritte Verzögerungszeit und gibt es zu
der ODER-Schaltung 192 aus. Auch erhält die variable Verzögerungsschaltung 188 das
vierte Zeitsignal von der UND-Schaltung 176 und die von
dem Zeitspeicher 122 gehaltene vierte Verzögerungszeit
und verzögert dann
das Datensetzsignal gegenüber
dem vierten Zeitpunkt (T4) um die vierte Verzögerungszeit und gibt es zu
der ODER-Schaltung 192 aus. Demgemäß stellt die variable Verzögerungsschaltung 188 die dritte
oder vierte Verzögerungszeit
mittels der Kalibrierungsdaten auf der Grundlage der Periode von
der Zeit, zu der der Mustergenerator 102 das Zyklusbezugssignal
auf der Grundlage der Musterdaten erzeugt, bis zu der Zeit, zu der
der Treiber 106 das Prüfsignal
ausgibt, ein.
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Die
variable Verzögerungsschaltung 190 verzögert das
Datenrücksetzsignal
zur Steuerung der Abfallzeit des Prüfsignals, das aufgrund des
von der variablen Verzögerungsschaltung 188 verzögerten Datensatzsignals
angestiegen ist. Im Einzelnen erhält die variable Verzögerungsschaltung 190 das dritte
Zeitsignal von der UND-Schaltung 178 und die von dem Zeitspeicher 120 gehaltene
dritte Verzögerungszeit
und verzögert
dann das Datenrücksetzsignal
gegenüber
dem dritten Zeitpunkt (T3) um die dritte Verzögerungszeit und gibt es zu
der ODER-Schaltung 194 aus. Auch erhält die variable Verzögerungsschaltung 190 das
vierte Zeitsignal von der UND-Schaltung 178 und die von
dem Zeitspeicher 122 gehaltene vierte Verzöge rungszeit
und verzögert dann
das Datenrücksignal
gegenüber
dem vierten Zeitpunkt (T4) um die vierte Verzögerungszeit und gibt es zu
der ODER-Schaltung 194 aus. Demgemäß stellt die variable Verzögerungsschaltung 190 die dritte
oder vierte Verzögerungszeit
mittels der Kalibrierungsdaten auf der Grundlage einer Periode von der
Zeit, zu der der Mustergenerator 102 das Zyklusbezugssignal
auf der Grundlage der Musterdaten erzeugt, bis zu der Zeit, zu der
der Treiber 106 das Prüfsignal
ausgibt, ein.
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Die
ODER-Schaltung 192 führt
eine ODER-Operation bei den von den variablen Verzögerungsschaltungen 180 und 188 ausgegebenen
Datensetzsignalen durch und gibt das Ergebnis zu der RS-Verriegelungsschaltung 204 aus.
Auch führt
die ODER-Schaltung 194 eine ODER-Operation bei den von
den variablen Verzögerungsschaltungen 182 und 190 ausgegebenen
Datenrücksetzsignalen durch
gibt das Ergebnis zu der RS-Verriegelungsschaltung 204 aus.
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Die
RS-Verriegelungsschaltung 204 erzeugt das Prüfsignal
auf der Grundlage des von der ODER-Schaltung 192 eingegebenen
Datensetzsignals und des von der ODER-Schaltung 194 eingegebenen
Datenrücksetzsignals
und liefert es zu dem Treiber 106. Demgemäß setzt
die RS-Verriegelungsschaltung 204 das Prüfsignal
durch Verwendung zumindest entweder des ersten oder dritten Zeitpunkts (T1
oder T3) und setzt das Prüfsignal
durch Verwendung zumindest entweder des zweiten oder vierten Zeitpunkts
(T2 oder T4) während
des vorbestimmten Zyklus des Zyklusbezugssignals.
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Die
RS-Verriegelungsschaltung 206 erzeugt das Freigabesignal
auf der Grundlage des von der variablen Verzögerungsschaltung 184 eingegebenen Treibersetz signals
und des von der variablen Verzögerungsschaltung 186 eingegebenen
Treiberrücksetzsignals
und liefert es zu dem Treiber 106. Demgemäß wird das
Prüfsignal
durch die RS-Verriegelungsschaltung 206 gesetzt oder zurückgesetzt durch
Verwendung zumindest eines von dem ersten, zweiten, dritten und
vierten Zeitpunkt (T1, T2, T3 und T4) während des vorbestimmten Zyklus
des Zyklusbezugssignals.
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Bei
einem anderen Beispiel kann die Setz/Rücksetz-Änderung
mit hoher Geschwindigkeit realisiert werden durch die Prüfvorrichtung 100,
die mehr als fünf
Zeitspeicher, die jeweils unterschiedliche Zeitsignale halten, und
mehr als sieben variable Verzögerungsschaltungen
enthält.
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Die 4A und 4B zeigen
Zeitdiagramme des Prüf- bzw. Freigabesignals
gemäß einem Ausführungsbeispiel
der vorliegenden Erfindung. 4A zeigt
das Prüfsignal,
das der Treiber 106 zu der geprüften Vorrichtung ausgibt. 4B zeigt
das Freigabesignal mit Bezug auf den Treiber 106.
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Bei
der Wellenform-Formatierungsvorrichtung 104 gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung ist es möglich, das Prüfsignal durch
Steuern des Prüfsignals
unter Verwendung der vier variablen Verzögerungsschaltungen 180, 182, 188 und 190 bei
dem ersten, zweiten, dritten und vierten Zeitpunkt (T1, T2, T3 und
T4) zu setzen oder zurückzusetzen.
Zusätzlich
ist es möglich,
das Prüf- und
das Freigabesignal zu dem vorgenannten Zeitpunkt durch Steuern des
Freigabesignals unter Verwendung der beiden variablen Verzögerungsschaltungen 184 und 186 zu
setzen oder zurückzusetzen. Aus
diesem Grund ist es möglich,
die Prüfung
einer Hochgeschwindigkeits-Kommunikations vorrichtung durch Realisieren
der sehr schnellen Eingabe/Ausgabe-Änderungen des Treibers 106 und
des Komparators 108 durchzuführen, wobei die sehr schnelle Setz/Rücksetz-Änderung
des Prüfsignals
beibehalten wird.
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Obgleich
die vorliegende Erfindung im Wege beispielhafter Ausführungsbeispiele
beschrieben wurde, ist darauf hinzuweisen, dass der Fachmann viele Änderungen
und Substitutionen vornehmen kann, ohne den Bereich der vorliegenden
Erfindung zu verlassen, die nur durch die angefügten Ansprüche definiert ist.
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WIRKUNG DER ERFINDUNG
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Wie
aus der vorstehenden Beschreibung ersichtlich ist, ist es gemäß der vorliegenden
Erfindung möglich,
die sehr schnelle Setz/Rücksetz-Änderung des
Prüfsignals
und die sehr schnellen Eingabe/Ausgabe-Änderungen des Treibers und
des Komparators durchzuführen.
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- 100
- Prüfvorrichtung
- 102
- Mustergenerator
- 104
- Wellenform-Formatierungsvorrichtung
- 106
- Treiber
- 108
- Komparator
- 110
- Bestimmungseinheit
- 112,
114
- Musterdaten-Halteeinheiten
- 180,
182, 184, 186, 188, 190
- variable
Verzögerungsschaltungen
- 204,
206
- RS-Verriegelungsschaltung