KR101137536B1 - 시험 장치 및 시험 방법 - Google Patents

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Abstract

피시험 디바이스를 시험하는 시험 장치에 있어서, 시험 사이클마다, 상기 피시험 디바이스를 시험하기 위한 메인 패턴을 발생하는 메인 패턴 발생부와, 메인 패턴에 기초하여, 시험 사이클 기간을 분할한 복수의 분할 사이클의 각각에 대응하는 서브 패턴을 각각 발생하는 복수의 서브 패턴 발생부와, 복수의 서브 패턴 발생부가 발생한 복수의 서브 패턴을, 복수의 분할 사이클마다 스위칭하여 다중화한 시험 패턴을 피시험 디바이스에 공급하는 시험 신호 공급부와, 복수의 서브 패턴 발생부의 각각에 대하여, 메인 패턴 발생부로부터의 메인 패턴 및 메인 패턴 발생부로부터의 메인 패턴을 시험 사이클 지연시킨 메인 패턴의 어느 것을 공급할지를 각각 선택하는 복수의 지연 선택부를 포함하는 시험 장치를 제공한다.

Description

시험 장치 및 시험 방법{TEST APPARATUS AND TESTING METHOD}
본 발명은, 시험 장치 및 시험 방법에 관한 것이다. 특히 본 발명은, 피시험 디바이스를 시험하는 시험 장치 및 시험 방법에 관한 것이다. 본 출원은, 아래의 일본 출원에 관련하여, 아래의 일본 출원으로부터의 우선권을 주장하는 출원이다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는, 아래의 출원에 기재된 내용을 참조에 의해 본 출원에 편입하고, 본 출원의 일부로 한다.
1. 일본특허출원 2008-144583 출원일 2008년 6월 2일
DRAM 등의 반도체 메모리는, 하나의 어드레스 정보에 기초하여 복수의 데이터를 연속하여 전송하는 버스트 전송을 할 수 있다. 특허 문헌 1에는, 이러한 반도체 메모리를 시험하는 시험 장치가 기재되어 있다.
특허 문헌 1에 기재된 시험 장치에 구비할 수 있는 패턴 발생기는, 저속인 시험 사이클로 메인 패턴을 발생하고, 메인 패턴마다 해당 메인 패턴에 따른 복수의 서브 패턴을 병렬로 발생한다. 그리고, 이 패턴 발생기는, 복수의 서브 패턴을 다중화하여 출력한다. 이러한 패턴 발생기를 구비한 시험 장치는, 저속인 시험 사이클로 동작하면서, 고속인 전송 레이트의 데이터를 피시험 메모리에게 줄 수 있다.
일본특허공개 평9-43317호 공보
그런데, 특허 문헌 1에 기재된 패턴 발생기는, 시험 사이클내의 선두의 분할 사이클의 서브 패턴을, 메인 패턴을 그대로 지연하여 발생한다. 따라서, 이 패턴 발생기에 의해 버스트 전송을 위한 시험 패턴을 발생시키는 경우, 시험 장치는, 더미 사이클 등을 삽입하여 시험 사이클 내의 선두의 분할 사이클에 버스트 전송의 선두의 서브 패턴이 발생되도록 조정된 시험 프로그램을 실행해야 했다. 이 결과, 특허 문헌 1에 기재된 시험 장치에서는, 시험 시간이 장기화하고, 또한, 시험 프로그램의 작성의 자유도가 작아진다.
상기 과제를 해결하기 위해서, 본 발명의 제1 태양에서는, 피시험 디바이스를 시험하는 시험 장치에 있어서, 시험 사이클마다, 상기 피시험 디바이스를 시험하기 위한 메인 패턴을 발생하는 메인 패턴 발생부와, 메인 패턴에 기초하여, 시험 사이클 기간을 분할한 복수의 분할 사이클의 각각에 대응하는 서브 패턴을 각각 발생하는 복수의 서브 패턴 발생부와, 상기 복수의 서브 패턴 발생부가 발생한 복수의 서브 패턴을, 상기 복수의 분할 사이클마다 스위칭하여 다중화한 시험 패턴을 상기 피시험 디바이스에 공급하는 시험 신호 공급부와, 상기 복수의 서브 패턴 발생부의 각각에 대하여, 상기 메인 패턴 발생부로부터의 메인 패턴 및 상기 메인 패턴 발생부로부터의 메인 패턴을 시험 사이클 지연시킨 메인 패턴의 어느 것을 공급할지를 각각 선택하는 복수의 지연 선택부를 포함하는 시험 장치, 및 시험 방법을 제공한다.
덧붙여, 상기의 발명의 개요는, 본 발명의 필요한 특징의 모두를 열거한 것은 아니다. 또한, 이러한 특징군의 서브 콤비네이션도 또한, 발명이 될 수 있다.
도 1은, 본 실시 형태에 관한 시험 장치(10)의 구성을 피시험 메모리(300)와 함께 나타낸다.
도 2는, 패턴 발생기(20)의 구성을 나타낸다.
도 3은, 지연 선택부(48)의 구성의 일례를 나타낸다.
도 4는, 4개의 서브 패턴 발생부(46)를 가지는 패턴 발생기(20)에 의해 발생되는, 메인 패턴, 서브 패턴, 및 서브 패턴을 다중화한 시험 패턴의 일례를 나타낸다.
도 5는, 본 실시 형태의 변형예에 관한 패턴 발생기(20)의 구성을 나타낸다.
이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 걸리는 발명을 한정하는 것이 아니고, 또한, 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수라고는 할 수 없다.
도 1은, 본 실시 형태에 관한 시험 장치(10)의 구성을 피시험 메모리(300)와 함께 나타낸다. 시험 장치(10)는, 시험 신호를 피시험 메모리(300)에게 준다. 그리고, 시험 장치(10)는, 기대값과 해당 시험 신호에 따라 피시험 메모리(300)로부터 출력된 응답 신호를 비교함으로써, 피시험 메모리(300)를 시험한다. 또한, 시험 장치(10)는, 피시험 메모리(300)에 대신하여, 메모리 이외의 피시험 디바이스를 시험하여도 된다.
시험 장치(10)는, 패턴 발생기(20)와, 타이밍 발생기(22)와, 파형 성형부(24)와, 드라이버(26)와, 레벨 컴퍼레이터(28)와, 타이밍 컴퍼레이터(30)와, 판정부(32)와, 페일 메모리(34)를 구비한다. 패턴 발생기(20)는, 피시험 메모리(300)에게 주는 시험 신호의 파형을 지정하는 시험 패턴, 및 시험 신호를 준 것에 따라 피시험 메모리(300)로부터 출력되어야 하는 응답 신호의 기대값을 나타내는 시험 패턴을 발생한다. 또한, 패턴 발생기(20)는, 일례로서, 페일 메모리(34)에게 주는 어드레스를 나타내는 패턴을 발생하여도 된다. 또한, 패턴 발생기(20)는, 시험 신호의 파형 변화(엣지)의 타이밍 및 응답 신호와 기대값과의 비교 타이밍을 나타내는 타이밍 정보를 발생한다.
타이밍 발생기(22)는, 패턴 발생기(20)로부터 수취한 타이밍 정보에 기초하여, 피시험 메모리(300)와의 사이에 신호를 주고 받는 타이밍을 지정하는 타이밍 신호를 발생한다. 타이밍 발생기(22)는, 일례로서, 시험 신호의 파형 변화의 타이밍을 지정하는 타이밍 신호 및 응답 신호와 기대값의 비교 타이밍을 지정하는 타이밍 신호를 발생하여도 된다.
파형 성형부(24)는, 타이밍 발생기(22)로부터 주어진 타이밍 신호를 기준으로 하여, 시험 패턴을 성형한 시험 신호를 생성한다. 파형 성형부(24)는, 일례로서, 시험 패턴에 의해 지정된 파형이며, 타이밍 신호의 타이밍에서 레벨이 변화하는 파형을 가지는 시험 신호를 생성하여도 된다.
드라이버(26)는, 파형 성형부(24)에 의해 생성된 시험 신호를 피시험 메모리(300)에 공급한다. 레벨 컴퍼레이터(28)는, 시험 신호에 따라 피시험 메모리(300)로부터 출력된 응답 신호를 수취하여, 수취한 응답 신호의 레벨에 따른 논리값을 나타내는 논리값 신호를 출력한다.
타이밍 컴퍼레이터(30)는, 레벨 컴퍼레이터(28)가 출력한 논리값 신호에 의해 나타내어진 논리값을, 타이밍 발생기(22)로부터 주어진 타이밍 신호의 타이밍에 취득한다. 판정부(32)는, 타이밍 컴퍼레이터(30)가 취득한 논리값과, 패턴 발생기(20)에 의해 발생된 시험 패턴에 의해 지정된 기대값을 비교하여, 비교 결과를 출력한다. 판정부(32)는, 일례로서, 타이밍 컴퍼레이터(30)가 취득한 논리값과 기대값이 일치하는 경우에는, 패스를 나타내는 비교 결과를 출력하고, 타이밍 컴퍼레이터(30)가 취득한 논리값과 기대값이 일치하지 않는 경우에는, 페일을 나타내는 비교 결과를 출력하여도 된다. 페일 메모리(34)는, 판정부(32)에 의한 판정 결과를 기억한다.
도 2는, 패턴 발생기(20)의 구성을 나타낸다. 패턴 발생기(20)는, 시컨스 제어부(42)와, 메인 패턴 발생부(44)와, 복수의 서브 패턴 발생부(46)와, 복수의 지연 선택부(48)와, 시험 신호 공급부(50)를 가진다.
시컨스 제어부(42)는, 순차적으로 실행되어야 하는 시험 명령의 열이 기술된 시험 프로그램을 실행한다. 시컨스 제어부(42)는, 시험이 개시되면, 시험 프로그램에 기술된 시험 명령을, 시험 사이클마다 하나씩 순차적으로 독출하여 실행한다.
메인 패턴 발생부(44)는, 피시험 메모리(300)을 시험하기 위한 메인 패턴을 발생한다. 보다 상세하게는, 메인 패턴 발생부(44)는, 시험 사이클마다, 시컨스 제어부(42)가 실행한 시험 명령에 대응시킨 메인 패턴을 발생한다.
메인 패턴 발생부(44)는, 피시험 메모리(300)와의 사이에 데이터를 버스트 전송하는 경우, 시험 사이클마다, 피시험 메모리(300)에 대해서 버스트 전송하는 복수의 서브 패턴을 생성하기 위한 메인 패턴을 발생한다. 이 경우에 있어서, 메인 패턴 발생부(44)는, 일례로서, 버스트 전송되는 복수의 서브 패턴 중 선두의 서브 패턴을 메인 패턴으로서 출력하여도 된다.
복수의 서브 패턴 발생부(46)의 각각은, 시험 사이클마다, 메인 패턴을 대응하는 지연 선택부(48)를 통하여 메인 패턴 발생부(44)로부터 수취한다. 복수의 서브 패턴 발생부(46)는, 수취한 메인 패턴에 기초하여, 시험 사이클 기간을 분할한 복수의 분할 사이클의 각각에 대응하는 서브 패턴을 각각 발생한다.
즉, 복수의 서브 패턴 발생부(46)의 각각은, 시험 사이클 기간을 분할한 복수의 분할 사이클에 각각 대응시켜, 대응하는 분할 사이클의 시험 사이클 중에서의 위치 및 주어진 메인 패턴에 따른 서브 패턴을 발생한다. 복수의 서브 패턴 발생부(46)의 각각은, 일례로서, 대응하는 분할 사이클의 시험 사이클 기간 중에서의 위치에 따른 오프셋 양을 메인 패턴에 가산하여 서브 패턴을 생성하여도 된다.
또한, 복수의 서브 패턴 발생부(46)의 각각은, 피시험 메모리(300)와의 사이에 데이터를 버스트 전송하는 경우, 일례로서, 대응하는 분할 사이클이 버스트 전송의 선두 사이클인 경우에 메인 패턴을 서브 패턴으로서 출력하여도 된다. 또한, 복수의 서브 패턴 발생부(46)의 각각은, 일례로서, 대응하는 분할 사이클이 버스트 전송의 선두 사이클 이외인 경우에 메인 패턴에 기초하여 발생한 서브 패턴을 출력하여도 된다.
복수의 지연 선택부(48)의 각각은, 복수의 서브 패턴 발생부(46)의 각각에 대응하여 설치된다. 복수의 지연 선택부(48)는, 복수의 서브 패턴 발생부(46)의 각각에 대하여, 메인 패턴 발생부(44)로부터의 메인 패턴 및 메인 패턴 발생부(44)로부터의 메인 패턴을 시험 사이클 지연시킨 메인 패턴의 어느 것을 공급할지를 각각 선택하고, 선택한 메인 패턴을 해당 서브 패턴 발생부(46)에 공급한다.
복수의 지연 선택부(48)의 각각은, 피시험 메모리(300)와의 사이에 데이터를 버스트 전송하는 경우, 일례로서, 대응하는 서브 패턴 발생부(46)가, 금회의 시험 사이클에 개시되는 버스트 전송의 서브 패턴을 발생해야 할 경우에 메인 패턴을 선택 하여, 해당 서브 패턴 발생부(46)에 공급하여도 된다. 또한, 복수의 지연 선택부(48)의 각각은, 일례로서, 전회 이전의 시험 사이클에 개시된 버스트 전송의 나머지의 서브 패턴을 발생해야 할 경우에 지연된 메인 패턴을 선택하여, 해당 서브 패턴 발생부(46)에 공급하여도 된다. 복수의 지연 선택부(48)의 각각은, 일례로서, 전회 이전의 시험 사이클에 개시된 버스트 전송의 나머지의 서브 패턴을 발생해야 할 경우에, 1 시험 사이클만큼 지연된 메인 패턴을 선택하여, 해당 서브 패턴 발생부(46)에 공급하여도 된다.
복수의 지연 선택부(48)의 각각은, 대응하는 서브 패턴 발생부(46)가, 금회의 시험 사이클에 개시되는 버스트 전송의 서브 패턴을 발생하는지, 전회의 시험 사이클에 개시된 버스트 전송의 나머지의 서브 패턴을 발생할지를, 시험 사이클에서의, 버스트 전송의 선두의 서브 패턴이 발생되는 분할 사이클의 위치에 따라 판단하여도 된다. 즉, 복수의 지연 선택부(48)의 각각은, 시험 사이클에서의, 버스트 전송의 선두의 서브 패턴이 발생되는 분할 사이클 이후의 분할 사이클에 대응하는 서브 패턴 발생부(46)에 대해서는, 금회의 시험 사이클의 메인 패턴을 공급하여도 된다. 또한, 복수의 지연 선택부(48)의 각각은, 시험 사이클에서의, 버스트 전송의 선두의 서브 패턴이 발생되는 분할 사이클보다도 전의 분할 사이클에 대응하는 서브 패턴 발생부(46)에 대해서는, 전회의 시험 사이클의 메인 패턴을 공급하여도 된다. 또한, 복수의 지연 선택부(48)의 각각은, 일례로서, 이상의 판단을 시컨스 제어부(42)로부터 주어지는 제어 신호에 따라 가도 된다.
시험 신호 공급부(50)는, 복수의 서브 패턴 발생부(46)가 발생한 복수의 서브 패턴을, 복수의 분할 사이클마다 스위칭하여 다중화한 시험 패턴을 생성한다. 그리고, 시험 신호 공급부(50)는, 생성한 시험 패턴을 파형 성형부(24)에게 주어, 시험 패턴에 따른 시험 신호를 피시험 메모리(300)에 공급시킨다. 또한, 시험 신호 공급부(50)는, 생성한 시험 패턴을 판정부(32)에게 주어, 응답 신호와 시험 패턴에 따른 기대값을 비교시켜도 된다. 또한, 시험 신호 공급부(50)는, 생성한 시험 패턴을 판정 결과를 기억시키는 어드레스로서 페일 메모리(34)에게 주어도 된다.
도 3은, 지연 선택부(48)의 구성의 일례를 나타낸다. 지연 선택부(48)는, 일례로서, 플립플롭(62)과 실렉터(64)를 포함하여도 된다.
플립플롭(62)은, 메인 패턴 발생부(44)로부터 발생된 메인 패턴을 1 시험 사이클 지연시켜 출력한다. 실렉터(64)는, 시컨스 제어부(42)로부터 주어진 제어 신호에 따라, 메인 패턴 발생부(44)로부터 발생된 메인 패턴 및 플립플롭(62)으로부터 출력된 메인 패턴의 어느 일방을 선택한다. 그리고, 실렉터(64)는, 선택한 메인 패턴을 대응하는 서브 패턴 발생부(46)에 공급한다. 이러한 구성의 지연 선택부(48)에 의하면, 지연되지 않은 메인 패턴 또는 1 시험 사이클만큼 지연된 메인 패턴의 어느 일방을 서브 패턴 발생부(46)에 공급할 수 있다.
도 4는, 4개의 서브 패턴 발생부(46)를 가지는 패턴 발생기(20)에 의해 발생되는, 메인 패턴, 서브 패턴, 및 서브 패턴을 다중화한 시험 패턴의 일례를 나타낸다. 도 4는, 연속하는 3 시험 사이클(예를 들면, 전회, 금회, 다음 회의 시험 사이클)에서 발생되는 메인 패턴, 서브 패턴 및 시험 패턴의 일례를 나타낸다.
도 4의 (A)는, 메인 패턴 발생부(44)가 발생하는 메인 패턴의 발생 타이밍의 일례를 나타낸다. 도 4의 (B)는, 1 번째의 서브 패턴 발생부(46)가 발생하는 서브 패턴의 발생 타이밍의 일례를 나타낸다. 도 4의 (C)는, 2 번째의 서브 패턴 발생부(46)가 발생하는 서브 패턴의 발생 타이밍의 일례를 나타낸다.
도 4의 (D)는, 3 번째의 서브 패턴 발생부(46)가 발생하는 서브 패턴의 발생 타이밍의 일례를 나타낸다. 도 4의 (E)는, 4 번째의 서브 패턴 발생부(46)가 발생하는 서브 패턴의 발생 타이밍의 일례를 나타낸다. 도 4의 (F)는, 1 번째에서 4 번째의 서브 패턴 발생부(46)가 출력하는 서브 패턴을 다중화한 후의 시험 패턴의 일례를 나타낸다.
도 4의 S1, S2에 도시된 바와 같이, 1 번째 및 2 번째의 서브 패턴 발생부(46)는, 금회의 시험 사이클에서, 해당 금회의 시험 사이클의 메인 패턴(PN)에 기초하여, 서브 패턴을 생성한다. 이에 대하여, 도 4의 S3, S4에 도시된 바와 같이, 3 번째 및 4 번째의 서브 패턴 발생부(46)는, 금회의 시험 사이클에서, 전회의 시험 사이클의 메인 패턴(PN -1)에 기초하여, 서브 패턴을 생성한다.
이와 같이, 패턴 발생기(20)는, 전회의 시험 사이클의 메인 패턴에 따라 발생되는 말미의 서브 패턴과, 금회의 시험 사이클의 메인 패턴에 따라 발생되는 선두의 서브 패턴과의 경계가, 시험 사이클 중의 어느 위치이어도, 시험 패턴을 발생할 수 있다. 따라서, 패턴 발생기(20)는, 예를 들면 버스트 전송의 선두의 서브 패턴을, 시험 사이클의 선두 이외의 분할 사이클에 발생시킬 수 있다.
이와 같이, 본 실시 형태에 관한 시험 장치(10)에 의하면, 더미 사이클을 삽입하여 시험 사이클 기간에서의 선두의 분할 사이클에 버스트 전송의 선두의 서브 패턴이 발생되도록 조정된 시험 프로그램을 실행하지 않아도, 피시험 메모리(300)와의 사이에 데이터를 버스트 전송하여 시험할 수 있다. 이에 의해, 시험 장치(10)에 의하면, 시험 시간을 단기화할 수 있고, 또한 시험 프로그램의 작성의 자유도를 크게 할 수 있다.
도 5는, 본 실시 형태의 변형예에 관한 패턴 발생기(20)의 구성을 나타낸다. 본 변형예에 관한 패턴 발생기(20)는, 도 2에 도시된 패턴 발생기(20)와 실질적으로 동일한 구성 및 기능을 채용하므로, 이하, 도 2에 도시된 패턴 발생기(20)가 가지는 부재와 실질적으로 동일한 구성 및 기능의 부재에는 도면 중에 동일한 부호를 부여하고, 이하 상이점을 제외하고는 설명을 생략한다.
변형예에 관한 패턴 발생기(20)는, 시컨스 제어부(42)와, 제1 메인 패턴 발생부(44-1)와, 제2 메인 패턴 발생부(44-2)와, 복수의 서브 패턴 발생부(46)와, 복수의 제1 지연 선택부(48-1)와, 복수의 제2 지연 선택부(48-2)와, 복수의 패턴 선택부(70)와, 시험 신호 공급부(50)를 가진다.
제1 메인 패턴 발생부(44-1) 및 제2 메인 패턴 발생부(44-2)의 각각은, 도 2에 도시된 메인 패턴 발생부(44)와 동일한 구성 및 기능을 가진다. 이러한 제1 메인 패턴 발생부(44-1) 및 제2 메인 패턴 발생부(44-2)는, 하나의 시험 사이클 중에 2개의 메인 패턴을 병행하여 발생할 수 있다.
또한, 제2 메인 패턴 발생부(44-2)는, 일례로서, 제1 메인 패턴 발생부(44-1)가 발생한 메인 패턴에 기초하는 버스트 전송이 중단되는 경우에 있어서의 다음의 버스트 전송을 위한 메인 패턴을 발생하여도 된다. 보다 구체적으로는, 제2 메인 패턴 발생부(44-2)는, 피시험 메모리(300)에 대해서 버스트 전송하는 데이터를 도중에 중단하는 경우에서의(즉, 버스트 촙하는 경우에서의), 다음의 버스 전송을 위한 메인 패턴을 발생하여도 된다.
복수의 제1 지연 선택부(48-1)는, 제1 메인 패턴 발생부(44-1)에 대응하여 설치되고, 제1 메인 패턴 발생부(44-1)로부터 메인 패턴을 수취한다. 또한, 복수의 제1 지연 선택부(48-1)의 각각은, 복수의 서브 패턴 발생부(46)의 각각에 대응하여 설치되고, 도 2에 도시된 지연 선택부(48)와 동일한 구성 및 기능을 가진다.
복수의 제2 지연 선택부(48-2)는, 제2 메인 패턴 발생부(44-1)에 대응하여 설치되고, 제2 메인 패턴 발생부(44-1)로부터 메인 패턴을 수취한다. 또한, 복수의 제2 지연 선택부(48-2)의 각각은, 복수의 서브 패턴 발생부(46)의 각각에 대응하여 설치되고, 도 2에 도시된 지연 선택부(48)와 동일한 구성 및 기능을 가진다.
복수의 패턴 선택부(70)의 각각은, 복수의 서브 패턴 발생부(46)의 각각에 대응하여 설치된다. 복수의 패턴 선택부(70)는, 각각이 대응하는 제1 지연 선택부(48-1)로부터 출력되는 메인 패턴 및 제2 지연 선택부(48-2)로부터 출력되는 메인 패턴의 일방을 선택하여 대응하는 서브 패턴 발생부(46)에 공급한다.
또한, 복수의 패턴 선택부(70)는, 일례로서, 제1 메인 패턴 발생부(44-1)가 발생한 메인 패턴에 기초하는 버스트 전송이 중단되는 시험 사이클에서, 다음의 버스트 전송의 서브 패턴을 발생해야 할 서브 패턴 발생부(46)에 대해서, 제2 지연 선택부(48-2)로부터의 메인 패턴을 공급하여도 된다. 또한, 복수의 패턴 선택부(70)는, 일례로서, 대응하는 제1 지연 선택부(48-1) 및 제2 지연 선택부(48-2)를 교대로 선택하여, 대응하는 서브 패턴 발생부(46)에 공급하여도 된다. 복수의 패턴 선택부(70)는, 일례로서, 소정 기간마다 교대로 대응하는 제1 지연 선택부(48-1) 및 제2 지연 선택부(48-2)를 교대로 선택하여도 된다.
이러한 변형예에 관한 패턴 발생기(20)에 의하면, 다른 2개의 시험 패턴을 병행하여 생성해, 스위칭하여 출력할 수 있다. 이에 의해, 패턴 발생기(20)에 의하면, 버스트 전송을 도중에 중단했을 경우에 있어서의 다음의 버스 전송을 위한 시험 패턴을 스위칭하여 출력할 수 있다. 또한, 패턴 발생기(20)에 의하면, 이러한 경우에서, 버스트 전송이 중단된 후의 다음의 버스트 전송의 선두의 서브 패턴을, 시험 사이클의 선두 이외의 분할 사이클에 발생시킬 수 있다. 또한, 패턴 발생기(20)에 의하면, 다른 2개의 시험 패턴을 병행하여 생성해, 교대로 출력할 수도 있다.
이상, 본 발명을 실시 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시의 형태에 기재된 범위에는 한정되지 않는다. 상기 실시의 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이, 청구의 범위의 기재로부터 분명하다.
청구의 범위, 명세서, 및 도면 중에서 나타낸 장치, 시스템, 프로그램, 및 방법에서의 동작, 순서, 스텝, 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서며」등으로 명시하고 있지 않고, 또한, 전의 처리의 출력을 후의 처리로 이용하지 않는 한, 임의의 순서로 실현할 수 있다는 것에 유의해야 한다. 청구의 범위, 명세서, 및 도면 중의 동작 플로우에 관해서, 편의상 「우선,」, 「다음에,」등을 이용해 설명하였다고 하여도, 이 순서로 실시하는 것이 필수인 것을 의미하는 것은 아니다.
10 시험 장치 20 패턴 발생기
22 타이밍 발생기 24 파형 성형부
26 드라이버 28 레벨 컴퍼레이터
30 타이밍 컴퍼레이터 32 판정부
34 페일 메모리 42 시컨스 제어부
44 메인 패턴 발생부 46 서브 패턴 발생부
48 지연 선택부 50 시험 신호 공급부
62 플립플롭 64 실렉터
70 패턴 선택부 300 피시험 메모리

Claims (7)

  1. 피시험 디바이스를 시험하는 시험 장치에 있어서,
    시험 사이클마다, 상기 피시험 디바이스를 시험하기 위한 메인 패턴을 발생하는 메인 패턴 발생부;
    메인 패턴에 기초하여, 시험 사이클 기간을 분할한 복수의 분할 사이클의 각각에 대응하는 서브 패턴을 각각 발생하는 복수의 서브 패턴 발생부;
    상기 복수의 서브 패턴 발생부가 발생한 복수의 서브 패턴을, 상기 복수의 분할 사이클마다 스위칭하여 다중화한 시험 패턴을 상기 피시험 디바이스에 공급하는 시험 신호 공급부; 및
    상기 복수의 서브 패턴 발생부의 각각에 대하여, 상기 메인 패턴 발생부로부터의 메인 패턴 및 상기 메인 패턴 발생부로부터의 메인 패턴을 시험 사이클 지연시킨 메인 패턴의 어느 것을 공급할지를 각각 선택하는 복수의 지연 선택부
    를 포함하고,
    상기 메인 패턴 발생부는, 시험 사이클마다, 상기 피시험 디바이스에 대해서 버스트 전송하는 복수의 서브 패턴을 생성하기 위한 메인 패턴을 발생하고,
    상기 복수의 지연 선택부의 각각은, 대응하는 서브 패턴 발생부가, 금회의 시험 사이클에 개시되는 버스트 전송의 서브 패턴을 발생해야 할 경우에 메인 패턴을 선택하고, 전회 이전의 시험 사이클에 개시된 버스트 전송의 나머지의 서브 패턴을 발생해야 할 경우에 지연된 메인 패턴을 선택하여, 해당 서브 패턴 발생부에 공급하는,
    시험 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 메인 패턴 발생부는, 버스트 전송되는 상기 복수의 서브 패턴 중 선두의 서브 패턴을 메인 패턴으로서 출력하고,
    상기 복수의 서브 패턴 발생부의 각각은, 대응하는 분할 사이클이 버스트 전송의 선두 사이클인 경우에 메인 패턴을 서브 패턴으로서 출력하고, 대응하는 분할 사이클이 버스트 전송의 선두 사이클 이외인 경우에 메인 패턴에 기초하여 발생한 서브 패턴을 출력하는,
    시험 장치.
  4. 제1항 또는 제3항에 있어서,
    제1 및 제2 상기 메인 패턴 발생부;
    상기 제1 메인 패턴 발생부에 대응하여 설치된 복수의 제1 지연 선택부;
    상기 제2 메인 패턴 발생부에 대응하여 설치된 복수의 제2 지연 선택부; 및
    각각이 대응하는 제1 지연 선택부로부터 출력되는 메인 패턴 및 제2 지연 선택부로부터 출력되는 메인 패턴의 일방을 선택하여 대응하는 상기 서브 패턴 발생부에 공급하는 복수의 패턴 선택부
    를 포함하는,
    시험 장치.
  5. 제4항에 있어서,
    상기 제2 메인 패턴 발생부는, 상기 제1 메인 패턴 발생부가 발생한 메인 패턴에 기초하는 버스트 전송이 중단되는 경우에 있어서의 다음의 버스트 전송을 위한 메인 패턴을 발생하고,
    상기 제1 메인 패턴 발생부가 발생한 메인 패턴에 기초하는 버스트 전송이 중단되는 시험 사이클에 있어서, 상기 복수의 패턴 선택부는, 다음의 버스트 전송의 서브 패턴을 발생해야 할 상기 서브 패턴 발생부에 대해서, 상기 제2 지연 선택부로부터의 메인 패턴을 공급하는,
    시험 장치.
  6. 제4항에 있어서,
    상기 제1 메인 패턴 발생부 및 상기 제2 메인 패턴 발생부는, 메인 패턴을 병행하여 발생하고,
    상기 복수의 패턴 선택부의 각각은, 대응하는 상기 제1 지연 선택부 및 상기 제2 지연 선택부를 교대로 선택하는,
    시험 장치.
  7. 피시험 디바이스를 시험하는 시험 장치로 실행되는 시험 방법에 있어서,
    상기 시험 장치는,
    시험 사이클마다, 상기 피시험 디바이스를 시험하기 위한 메인 패턴을 발생하는 메인 패턴 발생부;
    메인 패턴에 기초하여, 시험 사이클 기간을 분할한 복수의 분할 사이클의 각각에 대응하는 서브 패턴을 각각 발생하는 복수의 서브 패턴 발생부; 및
    상기 복수의 서브 패턴 발생부가 발생한 복수의 서브 패턴을, 상기 복수의 분할 사이클마다 스위칭하여 다중화한 시험 패턴을 상기 피시험 디바이스에 공급하는 시험 신호 공급부
    를 포함하고,
    상기 복수의 서브 패턴 발생부의 각각에 대하여, 상기 메인 패턴 발생부로부터의 메인 패턴 및 상기 메인 패턴 발생부로부터의 메인 패턴을 시험 사이클 지연 시킨 메인 패턴의 어느 것을 공급할지를 각각 선택하고,
    상기 메인 패턴 발생부에 의해, 시험 사이클마다, 상기 피시험 디바이스에 대해서 버스트 전송하는 복수의 서브 패턴을 생성하기 위한 메인 패턴을 발생하고,
    상기 복수의 지연 선택부의 각각에 의해, 대응하는 서브 패턴 발생부가, 금회의 시험 사이클에 개시되는 버스트 전송의 서브 패턴을 발생해야 할 경우에 메인 패턴을 선택하고, 전회 이전의 시험 사이클에 개시된 버스트 전송의 나머지의 서브 패턴을 발생해야 할 경우에 지연된 메인 패턴을 선택하여, 해당 서브 패턴 발생부에 공급하는,
    시험 방법.
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