JPH08146088A

JPH08146088A - 集積回路の自動試験方法及び装置

Info

Publication number: JPH08146088A
Application number: JP6151257A
Authority: JP
Inventors: Alan B Hussey; アラン・ブレント・ハッセイ; Edward A Ostertag; エドワード・アンダーソン・オスタータグ; Lee Y Song; リー・ヤン・ソン
Original assignee: Teradyne Inc; Teledyne Inc
Current assignee: Teradyne Inc; Teledyne Inc
Priority date: 1993-07-01
Filing date: 1994-07-01
Publication date: 1996-06-07
Anticipated expiration: 2016-10-02
Also published as: DE4423186A1; GB2280963B; CA2127192A1; DE4423186C2; CA2127192C; GB2280963A; US5581177A; JP3215265B2; GB9413315D0; FR2712987A1; FR2712987B1

Abstract

(57)【要約】【目的】ガリウムヒ素集積回路によりパターンバース
トをディジタル的に生成することにより、改善された集
積回路自動試験装置を提供する。【構成】電圧トレースを変更するように構成された複
数のプログラム可能指令手段を有するルックアップ・パ
レット４６を組み込んで、バースト波形を生成し試験結
果を評価するガリウムヒ素バースト集積回路１６０が試
験すべきデバイス１０に接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路（ＩＣ）の試
験（テスト）に関し、特に大規模集積（ＶＬＳＩ）回路
の自動テストにおける関する。

【０００２】

【従来の技術】従来技術において、幾つかの端子に電気
的バーストを送って、結果として得る端子出力を選択さ
れた基準と比較することにより、ＶＬＳＩチップを評価
する自動テスト装置（ａｕｔｏｍａｔｉｃｔｅｓｔ
ｅｑｕｉｐｍｅｎｔ；ＡＴＥ）を提供することは既知で
ある。

【０００３】また、ＡＴＥのアナログ回路（例えば、ド
ライバおよびコンパレータ）にガリウムヒ素（ヒ化ガリ
ウム）チップを使用することも既知である。

【０００４】特にタイミング発生器において生じる遅延
をバースト内の周期毎に変化させることによりドライバ
のエッジ・ポジショニング（ｐｏｓｉｔｉｏｎｉｎｇ）
をシリコンにおいて作ることは既知である。

【０００５】更に、シリコンの従来技術において、時に
付加的補正回路を含む複雑かつ高価なＩＣ回路により、
バーニア（ｖｅｒｎｉｅｒ）が与える改善された精度を
用いてタイミング発生器により生じる遅延をより正確に
することは既知である。

【０００６】更にまた、ＤＵＴ（テストされるデバイス
（ｄｅｖｉｃｅｕｎｄｅｒｔｅｓｔ））端子におい
て要求されるエッジ遅延が各チャンネルに対して共線的
（ｃｏｌｉｎｅａｒｌｙ）に、コンピュータにおける指
令に直線的にそして直接的に応答するように、従来のシ
リコンＡＴＥ技術において、ＩＣの内部に精巧な較正回
路を提供することは既知である。

【０００７】最後に、シリコンＡＴＥ技術において、特
別の（例えば、「奇数／偶数の」）タイミング発生器を
用いることにより、ある周期より大きな長さの選択され
た遅延のＤＵＴ端子エッジを作ることは既知である。

【０００８】

【発明が解決しようとする課題および課題を解決するた
めの手段】ガリウムヒ素ＩＣにおいてパターン・バース
トをディジタル的に生成して比較することにより、改善
されたＡＴＥおよび方法が提供されることが発見され
た。

【０００９】本発明の別の特徴においては、ＤＵＴ端子
における所望のバースト波形が、実際には、パレット
（ｐａｌｅｔｔｅ）を構成する複数の周期波形をバース
ト間にタイミング発生器に設定することによって容易に
供給され、そのパレットから連続的な選択によりＤＵＴ
端子ドライバおよびコンパレータの波形が形成される。
各周期ドライバ波形は予め定めた数（ゼロを含む）の立
上がりエッジあるいは立下がりエッジを含み、特定の周
期ドライバ波形における特定のこのようなエッジがタイ
ミング発生器により提供され、各周期コンパレータ波形
が比較される電圧レベルとタイミング発生器を介して与
えられるエッジとを含み、このタイミング発生器はバー
スト間のみで設定でき、所望のパレット波形の選択がパ
ターン・メモリーにより各周期毎に与えられる。

【００１０】別の特徴において、各セットが共働するコ
ンピュータ・プログラム可能なレジスタと、マルチプレ
クサと、パルス変調器とを含む複数のセットを含み、こ
れらの３つは１つのセットとして、または複数即ち多数
のセットとして、パルス変調器における選択された波形
形成動作を指令するように働く。

【００１１】別の特徴においては、プログラムされる遅
延の設定の処理における直接的なソフトウエアの使用に
より、ＩＣに複雑かつ高価な回路を含むことなく、選択
された波形エッジが、予め定めた数のクロック・サイク
ルと予め定めた数の半クロック・サイクルと半クロック
・サイクルより小さな予め定めたバーニアが与える時間
との和に選択的に対応する時間だけ遅延されて、および
余分なタイミング発生器を用いることなくそれぞれ予め
定めた数のクロック・サイクルを含む予め定めた数の周
期を含むことにより、遅延が増加されることが判った。

【００１２】別の特徴においては、それぞれが１つのタ
イミング・イネーブル・レジスタとの１つ以上の接続を
有する多数のタイミング発生器が選択的に提供され、特
定のタイミング発生器をパルス変調器によって始動（点
弧）させまたは始動させない、あるいは特定のタイミン
グ発生器を回路全体のコンパレータ部分に用いられるよ
うにこのタイミング発生器をオーバーライドする信号を
提供する。

【００１３】別の特徴においては、本発明は、可能な限
り遅延を短縮することにより、また測定された予調整
（ｐｒｅ−ｍａｔｃｈ）遅延（クロックに対して）およ
び後調整（ｐｏｓｔ−ｍａｔｃｈ）（バーニアによる）
遅延を処理して残る遅延エラーを最小化するためソフト
ウエアを用いることによって、変動し得るデューティ・
サイクル（時間的な周期の幅に対する波形の幅の割合）
と周波数によるガリウムヒ素における変動し得る遅延の
影響を、バースト間に含み、かつ（例えば、バーニアの
前段の整合ブロックではなく）バーニアの後段のパルス
変調器にパレット・データを導入することを含み全体に
わたりバーニアの動作を保持することにより補償する。

【００１４】

【実施例】以下、本発明の望ましい実施例について説明
する。

【００１５】構造望ましい実施例においては、テストのための集積回路
は、ピンと電気的に接続されてハウジング内に取付けら
れ、しばしばテスト中のデバイス（ＤＵＴ）と呼ばれ
る。

【００１６】図１に示されるように、５１２ピンを有す
るＤＵＴ１０が、ＤＵＴのピンと相互に嵌合するような
配置およびサイズを有する５１２ソケットを有するデバ
イス・インターフェース・ボード（ＤＩＢ）１２に収受
されている。ＤＩＢに対しては、６４個のチャンネル・
カード（ＣＣ）１４を介してバックプレーン１６が電気
的に結合され、このバックプレーンは更にコンピュータ
１８に電気的に結合されている。

【００１７】コンピュータ１８は、無論、２種類のソフ
トウエア、即ち、ＤＵＴの２つ以上のモデルと共に使用
される汎用ソフトウエアと、テスト中のＤＵＴの特定モ
デルに関する特定ソフトウエアとを含む。望ましい実施
例においては、この２種類のソフトウエアは、１つの磁
気ディスクの２つの部分としてＤＵＴの各個のモデルに
対して存在する。

【００１８】バックプレーンは、所定の出力を２００な
いし３００メガヘルツ（ＭＨz）の範囲（必要に応じ
て、更にある波形エッジ遅延調整を可能にするように提
供された範囲）内の周波数で送るようにプログラムされ
ることを可能にする分割比を有する、フェーズロック・
ループ（ＰＬＬ）タイプのクロック２０を含み、本文に
述べる望ましい実施例の動作においては、２５０ＭＨz
にセットされている。

【００１９】ガリウムヒ素バースト集積回路、あるいは
バースト波形生成およびその結果の評価チップ（バース
ト・チップ；ＢＣ）１６０（図１および図２乃至図４）
が、ＤＵＴにおける各ピンに対して（即ち、またテスト
装置の対応するチャンネルまたはスライスの各々に対し
ても）専用化されている。このバースト・チップ１６０
は、標準的なセル設計の方法論および直結ＦＥＴロジッ
ク（ＤＣＦＬ）を用いて設計される。このＢＣは、大き
さが５ｍｍ×８ｍｍであり、消費電力は僅かに５ワット
である。各ＢＣは、スルーホールおよび面実装の混合技
術（図示せず）を用いて、各々がヒート・シンク下方に
ありかつ１０層の回路板チャンネル・カード上にある７
つの他のものとと共に１６４ピンのセラミック・クワッ
ド・フラット・パック（ｑｕａｄ−ｆｌａｔｐａｃ
ｋ）内にパッケージされている。図２、図３および図４
は一緒に本発明によるＢＣ１６０（あるいは、１６０
ａ、１６０ｂ、１６０ｃ）のブロック図である。但し、
各ＢＣにおける８つのタイミング発生器（以下本文にお
いて、詳細に説明する）の僅かに１つが図３に示され、
他は例えばＴ３またはＴ８と呼ばれる。（コンピュータ
１８は、明らかになるように、このＢＣの種々の構成要
素と共働するようにバスが設けられている（図示せ
ず）。）各ＣＣは、８つのＢＣ１６０を含んでいる（例
えば、ＢＣ６４（ａ〜ｈ））。

【００２０】パワー「オン」ボタンが押される時から機
能するクロック即ち発振器２０が、クロック・コンディ
ショナ２２（図２）へ信号を送り、このコンディショナ
が周期カウンタ２３に送信し、このカウンタが更に、周
期レジスタ２４における予めセットされたカウント時に
「周期の開始（ＢＯＰ）」信号をクロック・コンディシ
ョナ２２へ送る。この信号もまたあるいは代替的に、全
てのチャンネルに対して同時に、「テスト」の開始と同
時に（以下に述べるように）最初の立上がりエッジと同
時に送られ、ＯＲ動作遷移検出器が、全てのチャンネル
にクロックをゼロにリセットするよう指令して、周期レ
ジスタ２４がカウントを終了するか、さもなければ「テ
スト」が開始される時、次のクロック・パルスと同時に
ＢＯＰパルスを送出する。クロック・コンディショナ２
２は、発振器２０を動作させる早期（ｅａｒｌｙ）カウ
ンタ２６と、クロック・コンディショナ２２において反
転された発振器２０の波形を実行する後期（ｌａｔｅ）
カウンタ２８の双方へＢＯＰ信号を送って、波形の前エ
ッジを時間的に１８０°だけ遅らせる。

【００２１】各ＢＣはそれ自体に、各々が対で（即ち、
タイミング発生器「ＴＧ」毎に１対ずつ）配置されたク
ロック・マルチプレクサ３０とカウント・マルチプレク
サ３２とを持つ８つのタイミング発生器１６０ｂ（その
１つが図３に示される）を有し、各対（１カウントおよ
び１クロック）がそれ自体の８つの早期／後期レジスタ
３４に連動されて、コンピュータにより各レジスタ毎に
与えられる早期または後期のいずれかの設定が各対の連
動マルチプレクサ３０、３２を両方の早期（「後期」設
定と比較して）あるいは両方の後期のいずれかにさせる
ようにする。

【００２２】各ＢＣ１６０は、８個のマッチ（整合）要
素３６と、８個のバーニア３８（各々が１つの粗バーニ
アと１つのバーニアとを含み、かつそれぞれ関連する粗
レジスタ４０と微細レジスタ４２とを含む）と、８個の
パルス変調器４４とを含み、ならびに８個のパレット・
ルックアップ４６と、８個の第１のパイプ４８と、８個
のパイプ・レジスタ５２と連動された４個の第２のパイ
プ５０（ＴＧの５〜８）とを含んでいる。

【００２３】構造の他の特徴については、望ましい実施
例の動作の論述に関して適宜記述される。

【００２４】動作コンピュータが、パターン・メモリーを約１０分を必要
とするなにかを自動的にロードする。この時間中、コン
ピュータはまた全てのレジスタをプログラムし、障害捕
捉メモリー（以前のテストにより設定されたもの全て）
をクリヤし、パターン・メモリーに最初のバーストで使
用する最初のアドレスをセットし、所定のレベルをドラ
イバ、デュアル・コンパレータおよびＩ−ロードにセッ
トして、これらの全てに図示しないバスにより接続され
る。

【００２５】クロックが、以下に述べる動作においてパ
ワー「オン」ボタンが押される時から、２５０ＭＨzの
出力を提供する。

【００２６】先に述べたように、このクロック出力は、
ファンアウト（ｆａｎｏｕｔ）され、種々の段階でバ
ッファされ、かつクロック・コンディショナ２２へ導入
され、ここでこの出力は３つの出力ライン６０、６２、
６４の各々へバッファ（電力増幅）され、更に（「後期
クロック」を与えるため）この３つのラインの１つに対
して１８０°だけ遅れさせられる。

【００２７】単にバッファされたクロック出力ライン６
０の１つは、クロック・コンディショナから周期カウン
タ２３へ進み、この周期カウンタへは周期レジスタ２４
から、調時において使用される「周期」（整数個の発振
器２０の３６０°のサイクル：「サイクル」）に対して
選択されたサイクル数カウントも送られる（かつ、既に
述べたように、コンピュータ１８により周期レジスタ２
４に対して導入される）。周期カウンタ２３が周期レジ
スタにおいてセットされたサイクル数までカウントする
と、この周期カウンタは高い前エッジを持つパルス（周
期の始め、即ち「ＢＯＰ」パルス）を生じ、この周期カ
ウンタをゼロにリセットし、このＢＯＰパルスを線６６
により再びクロック・コンディショナへ送出する。

【００２８】前記ＢＯＰパルス（実際に、周期レジスタ
によりゲートされたクロック・サイクル）はクロック・
コンディショナにあり、次に（それぞれ、ライン６８お
よび７０により）２つの出力パルスに形成され、これら
パルスの１つはクロックの各々でクロックされ、他の１
つは後期クロックでクロックされて、後期クロック（Ｂ
ＯＰＬ）でクロックされたものの前エッジが他方（ＢＯ
ＰＥ）の前エッジより半サイクルだけ時間的に遅れるよ
うにする。ＢＯＰＬは、早期クロック６２におけるＢＯ
ＰＥと同様に、後期クロック出力６４のパルスと同期し
ている。

【００２９】また、クロック・コンディショナ２２から
は、先に述べたバッファされたクロック出力、早期（Ｏ
ＳＣＥ）が出現し、他はそれぞれライン６２、６４に
おける後期出力（ＯＳＣＬ）である。

【００３０】ＢＣの９ワイヤ・ライン３００が早期カウ
ンタ２６に出力し、カウント・マルチプレクサ３２に入
力し、９ワイヤ・ライン３０２が後期カウンタ２８に出
力し、かつカウント・マルチプレクサ３２を入力し、Ｏ
ＳＣＥライン６２がクロック・コンディショナ２２か
らクロック・マルチプレクサ３０へ出力され、ＯＳＣＬ
ライン６４がクロック・コンディショナ２２からクロッ
ク・マルチプレクサ３０へ出力され、ＢＯＰライン３０
４がクロック・コンディショナ２２から入力されてパイ
プ４８へ出力され、ライン３０６を介してパレット・ル
ックアップ４６へ出力され、データ・シリアライザ９６
からパレット・ルックアップ４６へ出力されることが判
る。

【００３１】ＢＯＰＥの早期カウンタに達すると、この
カウンタの次のクロックの前エッジで０へリセットし、
これと同時に早期に記録されたカウント・マルチプレク
サを介して早期サイクルのカウントを開始する。同時
に、早期クロックが、早期に記録されたカウント・マル
チプレクサを通過する。８個（例えば、ＴＧ１）の内
の１つの早期／後期（Ｅ／Ｌ）レジスタ３４が例えば
「早期」にセットされ、またＴＧ１のカウント・レジ
スタ５４が例えば３にセットされるならば、早期カウン
タがＴＧ１クロック・マルチプレクサ３０を３つのサ
イクルが通過したことを意味する３までカウントする
時、ＴＧ１整合要素３６が、対応する（ＴＧ１）のク
ロック・マルチプレクサ３０のＴＧ１バーニア３８へ
の通過を増幅的にゲートする。この整合機能は、排他的
ＯＲ（Ｘ−ＯＲ）ゲートを用いてカウント値とカウント
・レジスタに含まれる値との間の比較を行う。ＢＯＰＬ
は、ＢＯＰＥが早期カウンタに達する時より半カウンタ
遅く後期カウンタに達し、同様に、後期に記録されたど
れかの対の連動マルチプレクサ（例えば、ＴＧ２にお
ける）および３が信号がその（ＴＧ２の）整合要素を
経てＴＧ２のバーニアに達することを許容する。

【００３２】Ｅ／Ｌレジスタ３４の１乃至８（例えば、
Ｅ／Ｌ１）、クロック・マルチプレクサ３０の１乃至
８（例えば、ＣＭ１）、カウント・マルチプレクサ３
２の１乃至８（例えば、Ｃｏ．Ｍ１）、カウント・レ
ジスタ５４の１乃至８（例えば、Ｃｏ．Ｒ１）、整合
装置３６の１乃至８（例えば、ＭＩ）、バーニア３８の
１乃至８（例えば、ＶＩ）、粗レジスタ４０の１乃至８
（例えば、ＣＲ１）、および微細レジスタ４２の１乃
至８（例えば、ＦＲ１）の８セットが、他の要素を、
それぞれがその対応する数の要素（例えば、Ｅ／Ｌ
１、ＣＭ１およびＣｏ．Ｍ１；Ｍ１；およびＶ１、
ＦＲ１）をそれぞれ有する８×８回反復されるタイミ
ング発生器（ＴＧ１乃至ＴＧ８）に提供する。

【００３３】１つのパルスが、各周期中に各タイミング
発生器により生成される（そのカウント・レジスタが周
期レジスタより高く設定されなければ。このことは通常
は無意味である）。早期クロックおよびカウンタが特定
のタイミング発生器に対して選定されたならば、早期カ
ウンタにより生じる遅延と対応する時間における１つの
サイクルの前エッジと同期されるパルスの前エッジが各
バーニアに入る。

【００３４】バーニアに対する４本のワイヤを持つ粗レ
ジスタは、バーニアの遅延に、各々が約３００ピコ秒で
ある０乃至１５ステップの遅延の粗レジスタにおける設
定を提供し、また各々が約２５ピコ秒である０乃至３１
ステップの微細レジスタにおける設定を提供するため、
そのレジスタにおいてバーニアにより設定可能である。

【００３５】図１２は、バーニアを示している。

【００３６】整合要素３６からのライン１５０は、３２
個の抵抗が並列に接続されたライン１５４に対して増幅
器１５２においてバッファされ、抵抗はそれぞれ、最も
低い抵抗１５６のそれぞれ２倍、３倍、および３２倍ま
でである。各抵抗と接地との間にはキャパシター（コン
デンサ）１５８が接続され、全てのキャパシターが同じ
キャパシタンスを有する。並列ライン１５９がマルチプ
レクサ１６２に入り、各ライン１５９がＲ１５６の値の
少数倍のその前段よりも約２５ピコ秒の遅延を生じ、マ
ルチプレクサ１６２が選択されたものを伝送するように
設定されて、バーニアの結果を提供する。

【００３７】次に、この結果はライン１６４を経て粗バ
ーニアへ移動し、ここでマルチプレクサ１６６が所要の
遅延経路を、もし遅延がなければ、ライン１６８を、ま
た３００ピコ秒であれば、ライン１７４を選択するよう
に設定され、各々が１５０ピコ秒の遅延を生じて合計３
００ピコ秒となる２つの増幅器インバータ１７２を含
む。６００ピコ秒の遅延を得るには、ライン１７６がマ
ルチプレクサ１６６へ、、、の如くライン１６８に加え
て合計１５ラインまで設定され、４５００ピコ秒までの
遅延に対してはバーニアのこの粗部分となる。

【００３８】製造時のばらつきに対して補正するためソ
フトウエアがバーニア各部と共に適切に使用されるとい
うことが発見されたので、数値２５および３００ピコ秒
は単なる目標数字に過ぎず、数十％変動し得る。

【００３９】クロック２０と共に、これまでに動作につ
いて論述された全ての要素は、バーストを生じるため
「テスト」信号が与えられなくとも、バックプレーン電
力を投入してから連続的に機能する。

【００４０】バースト前およびバースト間に機能する正
確な方法で、タイミング発生器の諸要素が伝送するドラ
イバのトレース整形エッジ（バーニアをまっすぐに通
る）のバースト前およびバースト間の動作を規定するこ
とは、各タイミング発生器のこれら部分による遅延の非
常に大きな一定性を提供し、ＢＣ外でソフトウエア内の
本発明の一部である新規な遅延補正のモードを助長す
る。

【００４１】当技術において周知の如く、コンピュータ
によりレジスタに設定される予め定めた周期カウントに
達する時にバーストが終了し、パターン発生器１４６か
らのバースト信号がゼロになる。当技術において理解さ
れるように、そのうちにコンピュータ・プログラムが連
続する「テスト」またはバースト信号を送出する。

【００４２】（タイプすることにより「テスト」が指令
されると）コンピュータ１８がパターン発生器１４６に
その出力をハイで送出し、テストの第１のセットのバー
ストを生じるため信号を全てのチャンネルへ送出するよ
うに指令する（この第１のセットは、以降のセットと同
様に、チャンネル毎に１つずつ５１２の同時のバースト
を含み、各セットにおけるバーストは、先に述べたよう
に各々が同期された同じサイクル・カウントを有する同
数の周期を有する）。

【００４３】各ＴＧパルス変調器４４は、タイミング発
生器のパイプ要素４８を介するパレット・ルックアップ
４６（図３）からの指令に従って、当該ＴＧの各バーニ
ア３８からのパルスを通すように選択的にゲートする。
第２に、到来するパルスを２つのパルスに分け、これら
２つのパルスの一方を遅らせて反転させ、これら２つの
パルスの反転しない方を遅延され反転されたパルスで
「ＡＮＤ」することによって、各パルス変調器が、通過
してスパイクになるようにゲートされた各パルスの形状
を再整形する。第３に、各タイミング発生器のパルス変
調器が、図４の単一のタイミング発生器イネーブル・レ
ジスタ（ＴＥＲ）２００と共働し、このレジスタが、以
下で判るように１２ビットのリード２０２を経て前記パ
ルスと接続する。

【００４４】図３および図４において、１２ワイヤのラ
イン２０２がパルス変調器４４とＴＥＲ２００を結合
し、ライン２５２および２５０がパルス変調器とドライ
バ・フォーマッタ２０８を結合し、ライン３１０がバー
ニア３８とコンパレータ・フォーマッタ１２８を結合
し、ライン３１２がパルス変調器とコンパレータ・フォ
ーマッタを結合し、ライン３１４がパルス変調器と故障
捕捉メモリーを結合する。

【００４５】パルス変調器４４から送られたパルスは全
て、図５に部分的に示される単一のドライバ・フォーマ
ッタ２０８へ移動する。奇数番目のタイミング発生器
（ＴＧの１、３、５および７）からのラインは第１のＯ
Ｒゲート７２に達し、このゲートからの出力はＳ−Ｒ
（セット−リセット）フリップフロップ８０の（ハイに
なる出力電圧を指令する）「設定」端子７４に至る。偶
数番目のタイミング発生器２、４、６、８からのライン
は第２のＯＲゲート７６に達し、このゲートから同じフ
リップフロップ８０のリセット端子７８に至る。いずれ
か一方のＯＲゲートに至るラインがスパイクを含む（８
つのラインのうちの唯１つのラインは、正常動作におい
て如何なる時もスパイクを含む）ならば、その出力線の
スパイクがセット（奇数）端子またはリセット（偶数）
端子のいずれかをそれぞれ動作させる。Ｓ−Ｒフリップ
フロップ８０の出力が従来のＡＴＥピン・ドライバ８２
のデータ入力に入り、その８つが各チャンネルに１つず
つ各チャンネル・カード１４により運ばれる。

【００４６】前記ドライバ・フォーマッタはまた、僅か
に２つの入力が２つのＯＲゲートの一方に信号を送り、
２つの他の入力が他方に信号を送ることを除いて、図５
と同じものであるオン／オフ回路（図示せず）を含んで
いる。ＴＧ３およびＴＧ５のパルス変調器からの出力
は、Ｓ−Ｒフリップフロップの設定端子を制御するＯＲ
ゲートに対する入力であり、これらＴＧ４およびＴＧ
６からの出力は、フリップフロップのリセット端子を
制御するＯＲゲートに対する入力である。もしどれかの
入力が（４つの内の１つのみが同時に）スパイクを生じ
るならば、そのＯＲゲートがスパイクを生じ、セット
（ドライバのターン・オフ）またはリセット（ドライバ
のターン・オン）のいずれかを生じる。ドライバがオン
である時はＩ−ロードがオフとなり、またその反対とな
る。

【００４７】クロック・コンディショナ２２の更に別の
機能は、ＢＯＰ信号をパターン・メモリー制御装置９０
へ与えることであり、この特定のＢＯＰ出力は、パター
ン発生器１４６からのバースト起生信号がハイでありか
つハイのままである時にのみ出力されるように条件付け
られる。このＢＯＰ信号（バーストＢＯＰ、即ち「ＢＢ
ＯＰ」）は、先に述べたようにパターン・メモリー制御
装置（ＰＭＣ）９０へ行き、この制御装置に対して初期
アドレスがコンピュータ１８によって設定されている。
次に、ＰＭＣは、この初期アドレスをパターン・メモリ
ー９２へ与え、このメモリーはチャンネル・カード１４
上に各ＢＣの外部に載置された並列接続の３つの高速の
静的なバイト幅（８ビット）メモリーからなっている。
メモリー制御装置９０におけるアドレス・カウンタ（図
示せず）が、パターン・メモリー９２のアドレス端子に
コンピュータにより与えられた初期アドレスに続くアド
レス（それぞれ２４ビットのデータを含む）を与える。
メモリー制御装置９０はまた、更に別の条件付けＢＢＯ
Ｐ、即ち、各８番目のＢＢＯＰ毎に１回のみ出力される
ように更に条件付けられた「ＢＢＯＰＬ」をラッチ９４
へ送る。バーストの開始時に、ＢＢＯＰＬの１サイクル
の間にＢＢＯＰＬがラッチをしてパターン・メモリーか
ら２４ビットをコピーさせる。ＢＢＯＰは、その各パル
スの間に、データ・シリアライザ９６をしてラッチ９４
からの３ビットのグループを連続的にコピーさせる。各
ＢＢＯＰＬ信号において、更に別の連続するアドレスに
おける更に別の２４ビットが、ラッチ９４によりメモリ
ー９２からコピーされる。データ・シリアライザ９６
は、ラッチ９４が１回充填する毎に８回充填する。

【００４８】ＢＢＯＰ信号と同時に、ＢＣの８つのパレ
ット・ルックアップ４６の各々が、当該ＢＣのデータ・
シリアライザ９６から全ての８番目に対して３ビット次
のグループを引出す。

【００４９】パレット・ルックアップ４６は、ＢＣの８
つのＴＧの１つ（例えば、それぞれＴＧ２の８に関す
るＬ２〜Ｌ８のようにＴＧ１と共に働くように配置さ
れた「Ｌ１」）に対して、図６において更に詳細に示さ
れている。今述べた３ビット出力は、３つのライン９８
上を８：１開始（点弧）制御マルチプレクサ１００へ送
られる。このビット入力は、マルチプレクサをしてラッ
チ１０４に対する点弧制御レジスタ１０２へプログラム
される選定された０または１間で回路を閉路させ、この
回路を経てＢＯＰについて選定された０または１がパイ
プ４８を介してパルス変調器４４へ通過する。

【００５０】ＢＣの８つのＴＧの１つ（例えば、ＴＧ
２乃至ＴＧ８のそれぞれにおけるＰ２乃至Ｐ８のよう
に、ＴＧ１と共に働く「Ｐ１」）に対するパイプ４８
が、図７において更に詳細に示される。パレット・ルッ
クアップ４６の出力が入力端子１０６へ進み、その後に
それぞれがデータ入力Ｄおよび出力Ｑを持つ７つのＤ−
フリップフロップ１０８ａ〜ｇが直列に続いている。Ｂ
ＯＰは、（先に述べたように、クロックではなくＢＯＰ
について矢印で示した「クロック」端子１１０を介し
て）各Ｄ−フリップフロップに並列に接続されている。
マルチプレクサ入力線１１２ａ〜ｈが、各Ｄ−フリップ
フロップ１０８ａ〜ｇの前および最後のＤ−フリップフ
ロップ１０８ｇの後に、Ｄ−フリップフロップ直列線か
らライン１１６上でＢＣにおける８つのパイプ・レジス
タ５２の１つからバースト全体における適用性のためコ
ンピュータによりプログラムされた３ビット信号を受取
るように構成された８：１マルチプレクサ１１４の８つ
の入力１２２ａ〜ｈへ延在している。ラッチにおけるデ
ータを解放するＢＢＯＰ後の次のＢＯＰのパイプライン
動作が、第１のＤ−フリップフロップ１０８へ当該デー
タを導入する。マルチプレクサ１１４が０に設定される
ならば、データもまた直接このマルチプレクサを経て出
力端子１１８へ進む。マルチプレクサ１１４が次のＢＯ
Ｐにおいて１に設定されるならば、最初のＤ−フリップ
フロップにあったデータが第２のマルチプレクサ・ライ
ン１２２ｂを、次いで出力端子１１８を移動して、１つ
の周期の遅延がこのように達成される。マルチプレクサ
における２の設定も、同様に第２のＤ−フリップフロッ
プ１０８ｂにおける移動を結果として生じ、２つの周期
の遅延を生じる。このように続けて、７周期までの遅延
の可能性をもたらす。

【００５１】データは、パイプ出力端子１１８から各パ
ルス変調器４４へ進み、ここでドライバ・フォーマッタ
２０８に対する出力の指令に際して先に述べたように、
このデータが各タイミング発生器の出力と共働し、更に
ドライバ８２を経てＤＵＴに至る。

【００５２】バーストがＤＵＴを介するその過程をとっ
た後、出力はＤＵＴ入出力線および出力線を経てデュア
ル・コンパレータへ進む。

【００５３】ドライバ８２およびデュアル・コンパレー
タ１２３は、各チャンネル毎に１つずつ、各カードに８
つずつチャンネル・カードに載置される。

【００５４】各デュアル・コンパレータは、当技術にお
いて周知のように、ハイ・コンパレータとロー・コンパ
レータとを含んでいる。

【００５５】各デュアル・コンパレータ１２３は、ほと
んど従来のコンパレータ・フォーマッタ回路の一部であ
り、この回路もまたライン１３４、１３６に達して、Ｂ
Ｃにおけるコンパレータ・フォーマッタ１２８に含ま
れ、かつ図８に更に詳細に示されるエッジ・ストローブ
回路１２６を含む。

【００５６】従来技術における如く、デュアル・コンパ
レータは、そのハイ部分ライン１３４とロー部分ライン
１３６の各々で、ＤＵＴからの実際のリターン電圧が連
続的に比較される一定のハイ閾値電圧またはロー閾値電
圧の出力が与えられる。

【００５７】図８の左方において、ラインＴ５、Ｔ６、
Ｄ５（ドライバに対してはＴ５と共に用いられるが、パ
ルス変調器ではＴ５で再クロックされ、パイプから送出
されるデータ）、Ｄ６（Ｔ５に対するＤ５の如くＴ６と
関連する）、Ｂ５、Ｂ６、Ｂ７、Ｂ８（それぞれＴ５〜
Ｔ８と共に働くようにパルス変調器において条件付けさ
れた第２のパイプからのバースト信号）、Ｄ７、Ｄ８、
Ｔ７、およびＴ８が降順で示される。Ｂ５およびＢ６
は、コンピュータが設定したレジスタ（図示せず）によ
り指令されるように選定してシフト・イネーブル信号を
第１の障害捕捉メモリー部分１３０におけるシフト・レ
ジスタへ与える２：１マルチプレクサ（図示せず）を含
む第１の障害捕捉メモリー１３０へ進む。このシフト・
イネーブル信号の機能は、バースト（パターン・バース
ト）の間にのみシフト・レジスタが進むことを許容する
ことである。Ｂ７およびＢ８は、それ自体の２：１マル
チプレクサおよびシフト・レジスタ（図示せず）を持つ
このような第２の障害捕捉メモリー部分１３２へ進む。
各シフト・レジスタは３２個のＤ−フリップフロップを
有する。障害捕捉メモリー１３０、１３２の各々におけ
る第２のフリップフロップの出力は、別の（３３番目
の）フリップフロップの設定端子に結合し、このフリッ
プフロップの出力はＡＮＤゲート２５８を経てＯＲゲー
ト１４２の２つの入力１３８、１４０のそれぞれに接続
されている。障害フラッグ１４４がバッファされて、他
の５１１のＢＣの対応する出力と共にＢＣから「ＯＲ」
ツリーへ送られて、パターン発生器１４６に障害が少な
くとも１つのチャンネルに生じたことを通知して、バー
スト信号をローにさせてバーストを停止させる。コンピ
ュータが、次のバースト前に障害メモリーをゼロにリセ
ットする。バーストの終りに、シフト・レジスタが最後
の３０周期に対する合格／不良データを保持し、コンピ
ュータがこのデータを読出す。図面の右側に降順で示さ
れるのは、ハイ・コンパレータ・ライン１３４およびロ
ー・コンパレータ・ライン１３６である。

【００５８】各デュアル・コンパレータ１２３もまた大
部分は従来のウインドウ・ストローブ回路の一部であ
り、この回路の残部は、ＢＣ内にありかつその右半分が
図９に更に詳細に示されるコンパレータ・フォーマッタ
１２８内にあり、前記ウインドウ・ストローブ回路の左
半分の回路は図８の左半分（図示しないマルチプレクサ
が両者間を切換える）と共通であり、他の半分は従来の
ものである。

【００５９】第１のパイプ４８と共にパイプ・レジスタ
にまとめられた前述の第２のパイプ５０は、バースト
（テスト）信号を受取りこれを第１のパイプ４８におけ
る遅延と同じ数の周期だけ遅延させる（２つのパイプは
同一に構成される）。第２のパイプの出力は、そのＴ
５、Ｔ６、Ｔ７あるいはＴ８の各々に対して再クロック
されて、それぞれＢ５乃至Ｂ８として障害捕捉メモリー
部分１３０、１３２の各々に現れる。

【００６０】ドライバのオフがイネーブルにされて（そ
れぞれ図１４（ｃ）のＴＥＲ２００のブロック内のＸに
より、また図１４（ｂ）のＣ２におけるＴ３のＸによる
如く）指令される時、Ｔ５乃至Ｔ８はコンパレータの周
期関数に対して用意ができる。コンパレータ機能のため
には、Ｔ５は常にＴ６と対にされ、それらの結合２ビッ
ト出力は４つの周期コンパレータ・モードから選択する
ため使用される。

【００６１】コンパレータ機能周期に対してなされなけ
ればならないもう１つのことは、レジスタ２５４、２５
６の一方または両方がコンピュータ１８を介してＡＮＤ
ゲート２５８および２６０の一方または両方を通過する
ようにバースト間に設定されねばならないことである。

【００６２】エッジ・ストローブ機能が選択されるなら
ば、Ｔ５および（または）Ｔ７がハイにストローブし、
Ｔ６および（または）Ｔ８がローにストローブする。ス
トローブ対のパレット・ルックアップ出力からの２ビッ
トが、周期に対する次の４つの条件の１つを選択する指
令を提供する。即ち、「ドント・ケア」（００）、「ハ
イを予期」（０１）、「ローを予期」（１０）、および
「中間を予期」（１１）である。

【００６３】ウインドウ・ストローブが選択されると、
対をなすタイミング発生器の奇数個のメンバーがウイン
ドウを開き（オープン）（即ち、「始動」）、また偶数
個のメンバーがウインドウを閉じる（クローズ）（即
ち、「停止」）ことを除いて、全てが同じである。この
ため、５番目および７番目の周期の各々において図１５
（ａ）のＴ７がウインドウを開きＴ８がウインドウを閉
じるが、図１５（ｂ）に示されるように、７〜８対が異
なる出力を生じて５番目の周期のローの予期および７番
目の周期のハイの予期をそれぞれ呼出す。

【００６４】次に図１０において、出力番号０乃至７を
付された１組の８つのボックスが左側に示される（抽象
的に、かつユーザの視点から）。各ボックスには、特定
の周期だけパレット・ルックアップ４６へデータ・シリ
アライザ９６により送られる関連して働く、特定の３ビ
ット・グループ、および共にＴＧが選択される当該３ビ
ット・グループにより点弧するため選択されたタイミン
グ発生器、および選択されたＴＧに対する遅延設定によ
って指定される如き１つの周期（各ボックス内に示さ
れ、図１０では隣接する垂直の破線対により示される出
力トレース上に示される）内に整形されて置かれた波形
が示される。最も上のボックスには、特定のバーストに
対する１つの周期内で１つのチャンネルに対して８つの
マルチプレクサ１００の０設定時に８つのパレット・ル
ックアップ・マルチプレクサを与えた３ビットにより生
じるパルスのタイミング、幅および極性が示される。下
方のボックスは、降順で、それぞれルックアップ・パレ
ット・マルチプレクサ設定１、２、３、４（パルスな
し）、および（未使用の）５、６、７により当該チャン
ネルおよびバーストの他の周期に生じたパルス（もしあ
れば）を同様に示す。（各ルックアップ・パレットは、
１つのマルチプレクサ１００を含み、その１つがその関
連するレジスタ１０２と共に図６に示される。８つのル
ックアップ・パレットの各々は、１つのＢＣの８つのＴ
Ｇの各々の一部である。）図１０の右側部分のトレースは、図１０の縦方向に並ん
だボックスに示された３ビットの選択を用いてデータ・
シーケンス０１２３４２１によりドライバ波形に生じた
パルスを示している。

【００６５】図１０に示されたマルチプレクサ１００′
は、各々が図１０に示された８つのボックスの１つの内
容に寄与する８つのマルチプレクサ１００の抽象的な効
果の合成である。

【００６６】７つの周期波形が図１０のトレースに示さ
れ、その第１はグループ９８′として示される８つの８
ビット入力のグループの１つの０設定により、第２は１
の設定により、第３は２の設定により、第４は３の設定
により、第５は４の設定により、かつ第６および第７は
それぞれ再び２および１の設定によって示されている。

【００６７】他のトレース波形部分が図１１（ｄ）（４
つの周期のみ）、図１３（ｄ）（７つの周期のみ）、図
１４（ｄ）（８つの周期）、および図１５（ｄ）（８つ
の周期）に示され、後者の２つはそれぞれエッジ・スト
ローブおよびウインドウ・ストローブの周期を含む。本
発明のパレット・ルックアップは、これら全てと有効有
限数の他のもののあり得る選択的な生成を行う。

【００６８】図１１（ｄ）は、図１０におけるように、
７つではなく４つの周期のシーケンス・ドライバのトレ
ースを示す。しかし、図１１の最初の周期は、図１１
（ａ）と同様に、図１０の最初の周期と対応し、図１０
のゼロのボックスに示された周期波形を生じるため、最
初の周期中にＴＧ１およびＴＧ２が（スパイクによ
りあちこちに示される如く）命令０により点弧するよう
に命令され、当該周期中に点弧する時は先に述べたよう
に各々に設定される遅延によって支配されることを示し
ている。図１１（ｂ）は、最初の周期中に、指令（Ｃ
Ｏ）における０命令がＴＧ１およびＴＧ２の両方を
点弧させたことを示す。奇数番目のタイミング発生器が
立上がりエッジを生じると、ＴＧ１が図１１（ｄ）に
示される最初の周期パルスの立上がりエッジを生じ、偶
数番目のタイミング発生器が立下がりエッジを生じる
と、ＴＧ２が当該パルスの立下がりエッジを生じ、そ
の間これらが一緒に極性を制御する。パルスの幅（を含
む）の位置もまたＴＧ１およびＴＧ２に設定された
遅延により影響を受ける。

【００６９】任意の特定の周期に対して各タイミング発
生器のルックアップ・パレットに設定されたデータは、
全てが８つの選択のうちの同じものに対するものであ
り、このため図１１（ａ）乃至図１１（ｄ）に対する最
初の周期では選択はゼロであり、ゼロに対しては、８つ
のパレットの各設定は図１１（ｂ）のＣＯに示される如
くである。

【００７０】図６では、当該バーストにおけるＴＧ１
マルチプレクサが示され、図１１（ｂ）の「ＣＯ」（０
設定のための指令）で示されるように、図１１（ａ）で
示された最初の周期におけるスパイクにより示される如
く、ゼロの３ビットの設定がＴＧ１を点弧するように
０に設定して、図１１（ｄ）に示されたドライバ・パル
スの立上がりエッジを生じる。

【００７１】図１０および図１１（ａ）乃至図１１
（ｄ）のバーストの間、タイミング・イネーブル・レジ
スタ２００の設定のみが図１１（ｃ）に示される如くで
ある。

【００７２】パレット・ルックアップ４６にはそれぞれ
１つの共通の３ビットの８−選択制御を含む、８つの図
６のマルチプレクサ構成が存在するため、実際には図１
１（ｂ）に示される如き６４ボックス・マトリックスが
生じる。図１１（ｂ）には、図１１（ｄ）に示されたド
ライバ・バーストのトレースについてコンピュータによ
りマトリックスへ入れられる８つの選択が示される。図
示の如く、ＣＯの設定もまた図１１（ａ）におけるスパ
イクにより示されるＴＧ２の点弧を、再び図１１
（ｄ）の立下がりパルス・エッジに呼出す。同様に、周
期２におけるＣ１の設定は、図１１（ａ）乃至図１１
（ｄ）に明瞭に示されるように、立上がりエッジについ
てはＴＧ３を、また立下がりエッジについてはＴＧ
４を点弧する、、、の如くである。

【００７３】図１１（ａ）ならびに図１３（ａ）、図１
４（ａ）および図１５（ａ）の最上部の数字は、周期内
のサイクル数を指し、各周期の６番目のサイクルが、連
続するサイクルの０サイクルおよび連続する周期の始め
と一致し、番号「０」が付される。

【００７４】図１１（ａ）、図１３（ａ）、図１４
（ａ）および図１５（ａ）は、実際に、パルス変調器４
４によりゲート処理される８つのタイミング発生器Ｔ１
〜Ｔ８におけるパルスのプロットであり、またそれらの
図示されたスパイク形状はゲートするパルス変調器にお
いてのみ与えられる。図示しないが、各ＴＧが周期毎に
１つのパルスを生じる、例えば、Ｔ１は実際に周期毎に
０カウントでパルスを生じるが、ゼロの指令周期内での
みゲートされる。

【００７５】図１３（ａ）乃至図１３（ｄ）は、それぞ
れ図１１（ａ）乃至図１１（ｄ）に類似するが、７つの
周期の１つのチャンネルのバースト部分を示し、これに
おいては、パルスは図１１（ａ）乃至図１１（ｄ）のそ
れと極性が反対であり、かつパルス幅が変化している。
ここで、タイミング・イネーブル・レジスタ（ＴＥＲ）
２００のみの設定は、図１３（ｂ）により要求される如
きハイまたはローの６つのイネーブル点弧である。この
ように、図示された最初の周期では、図１３（ｄ）に示
される反転パルスが、同図に示される時間（図１３
（ａ）の最も上の行のカウント２および３）においてＴ
Ｇ８およびＴＧ７を点弧することにより生成され
る。（図１１（ｃ）、図１３（ｃ）、図１４（ｃ）およ
び図１５（ｄ）のボックス内のＸは、どのＴＧが特定の
周期中に点弧し得る−おそらくは許容される（イネーブ
ルされる）かを示し、どれが周期中に点弧するかは、各
周期についてはパレット・ルックアップ４６−図１３
（ｃ）のＣ３により、かつパターン・メモリー９２によ
って他の方法で制御される。）第２の周期では、最初の周期から受取られるトレースに
おいて変化を生じないようにＣ１がプログラムされる。
ＴＧが点弧しない、即ち、図１３（ａ）はこの周期には
スパイクが存在しない。従って、ドライバ・パルスはこ
の周期には結果として生じない。

【００７６】第３の周期においては、広い反転パルスが
カウント１において（Ｃ２）ＴＧ６の点弧から生じて立
下がりエッジを生じ、カウント５においてＴＧ５から
立上がりエッジを生じる。４番目および５番目の周期
は、４番目の周期におけるカウント５での（Ｃ７）ＴＧ
２および５番目の周期におけるカウント２でのＴＧ１
の点弧から生じる周期が重なる反転パルスを一緒に生じ
る。（実際には、ＴＧ１の点弧は、図示される４番目
の周期の始めから８（パイプ１、プラス、カウント２）
のカウントとなり、２つ以上の周期を越える遅延を生じ
る如き可能性は、本発明の比較的安価な実施例の重要な
プログラミング能力である。）６番目の周期（Ｃ３）で
は、パルスは、カウント２におけるＴＧ８およびカウ
ント３におけるＴＧ７の点弧によって生成される。７
番目の周期においては、ＴＧ６がカウント１において点
弧され、次いでＴＧ７がカウント３で点弧される。

【００７７】図１４（ａ）乃至図１４（ｄ）において
は、先に示した他の点では類似する図におけるように、
単に駆動するのではなく比較も行うように構成する本発
明のパレットの使用が示される。

【００７８】８つのＩ−ロード装置１４０は、１つのチ
ャンネルに１つずつ、各チャンネル・カード１４により
支持される。

【００７９】ＴＥＲの設定は、図１４（ｃ）に示され
る。

【００８０】最初の周期においては、前の（Ｉ−ロー
ド、図示せず）周期の電圧における、中間のＩ−ロード
電圧でトレースを開始する。しかし、これは駆動周期で
あり、従って、カウント２では、図１４（ｂ）および図
１４（ｃ）に示すように、ＴＧ４が点弧して（図１４
（ａ）に示されるように）ドライバをターンオンし、こ
のドライバは、（図示しない）最後のオンの時、その状
態であった故にローになる。カウント３で点弧するＴＧ
１は、ドライバをハイに駆動し、カウント５で点弧す
るＴＧ２はこのドライバを再びローに駆動して、図示
した最初の周期パルスを完了する。

【００８１】トレースは、次に図示された第２の周期
（コンパレータ周期）へ進む。ロー駆動電圧は、カウン
ト１におけるＴ３がドライバをターンオフするまで継続
して、Ｉ−ロードをして前記電圧を中間Ｉ−ロード・レ
ベルへ駆動させる。次いで、Ｔ６が（遅延レジスタを用
いて）カウント１１／２で点弧して、ここでは「ロー
を予期」比較によりエッジ・ストローブする（図１４
（ｂ）のＣ２）。

【００８２】奇数番目のタイミング発生器Ｔ５およびＴ
７を用いてハイにストローブし、偶数番目の発生器Ｔ６
およびＴ８がローのストローブを行う。

【００８３】コンパレータ・モード電圧は、別のコンパ
レータ・モード周期である第３の周期まで継続し、ここ
でカウント１でＴ３が本例では（ドライバが既にオフで
ある故に）冗長である「ドライバ・オフ」を点弧し、次
にカウント１１／２でＴ５がエッジ・ストローブ・ハ
イ指令Ｃ３（図１４（ｂ））を点弧して「ハイを予期」
を指令する。

【００８４】中間電圧は４番目の周期に続き、ここでド
ライバがカウント２においてＴ４によりターンオンさ
れ、（周期２において）最も後のドライバ・オン電圧の
ローへの戻しを生じる。この状況は５番目の周期に続
き、その時ドライバはカウント１でＴ３によりターンオ
フされる。ＴＧ３がドライバをターンオフした後、Ｔ
Ｇ８が周期５のカウント５でローにストローブし、Ｃ４
が「ローを予期」を指令する。

【００８５】６番目の周期は別のドライバ周期であり、
図示された最初の周期と同一である。７番目の周期は、
ストローブがカウント５でＴＧ７によりハイでありか
つＣ５により指令される「ハイを予期」であることを除
いて、２番目の周期と同一である。８番目の周期では、
何も起きず、ＴＧ−Ｔ−３を示すスパイクさえも冗長で
ある。

【００８６】このように、本発明は、多くの変化を即時
に（１つのバースト内に）生じることを可能にする。こ
のため、例えば、７番目の周期においてストローブがカ
ウント５であるが、３番目の周期ではストローブはカウ
ント１１／２であった。これはＴＥＲ設定（例えば、
図１４（ｃ）におけるように）は真でないが、（例え
ば、図１４（ｂ）におけるように）メモリー指令が真で
ある。

【００８７】図１４（ａ）乃至図１４（ｃ）に関して述
べたように、タイミング発生器は、半カウント（持続時
間における１つの３６０°のクロック・サイクルと対応
するカウント）ならびにカウントで点弧され得る。無
論、早期のクロックの前エッジを用いてカウントと同時
に、かつ後期クロックの前エッジを用いて半カウントと
同時に点弧を生じる。点弧は、先に述べ以下に述べる方
法でバーニアを用いて、２５ピコ秒以下の間隔の１カウ
ントまたはサイクルの３６０°以内の他のどこでも設定
することができる。

【００８８】図１５（ａ）乃至図１５（ｄ）は、エッジ
・ストローブではなくウインドウが用いられることを除
いて、図１４（ａ）乃至図１４（ｄ）と類似している。

【００８９】最初の周期は、図１４（ａ）乃至図１４
（ｄ）に示されたエッジ・ストローブの最初の周期と同
一である。

【００９０】２番目の周期（ディジタル数で０１０、即
ち、２）が再びコンパレータ周期であり、ＴＧ３がド
ライバをターンオフし（図１５（ａ）乃至図１５
（ｃ））、ＴＧ５がウインドウを開き、ＴＧ６がウ
インドウを閉じる。ＴＧ５またはＴＧ６のいずれか
における図１５（ｃ）においてＸが無いことは、このバ
ーストに対して、これらのＴＧが自由にコンパレータ機
能に対するものであることを意味し、またそれぞれ各周
期（無意味であるが、実際にはウインドウ・ストローブ
・コンパレータ周期でない周期）においてウインドウを
自由に開閉する時を意味する。「ローを予期」は、ＴＧ
５〜ＴＧ６のパレット・ルックアップ出力により図１５
（ｂ）のＣ２に従って送られる。

【００９１】３番目の周期では、Ｔ３はカウント１で既
にオフ・ドライバを「ターンオフ」するため冗長的に点
弧し、ウインドウが２番目の周期における如く開閉さ
れ、Ｃ３（図１５（ｂ））に従ってＴ５〜Ｔ６がウイン
ドウにハイを予期するように命令する。

【００９２】４番目の周期では、Ｔ４がドライバをター
ンオンし、当該ドライバは、次の周期にＴ３がドライバ
をターンオフするまで継続する条件であるその最後の状
態、即ちローになって、電圧を再びその中間位置へ戻
し、別の「ゼロへ戻し」駆動モード機能を完了する。こ
の５番目の周期の間、２番目および３番目の周期におけ
る如く開閉されるウインドウ・ストローブもまた起生す
るが、この時Ｔ７〜Ｔ８を介してＣ４によりローを予期
するように命令され、ウインドウでは、この時はＴ７お
よびＴ８により開閉される遅延周期が生じる。

【００９３】６番目の周期は、ちょうど図１４（ａ）乃
至図１４（ｄ）の６番目のように別のドライバ周期であ
る。

【００９４】７番目の周期は、Ｃ５およびＴ７〜Ｔ８に
関してウインドウがハイを予期することを除いて、ちょ
うど５番目の周期と類似する。

【００９５】８番目の周期は、ストローブが存在しない
「ドント・ケア」周期（Ｃ６）を除いて、３番目の周期
と類似している。

【００９６】図１１（ｃ）、図１３（ｃ）、図１４
（ｃ）および図１５（ｃ）において異なる方法でプログ
ラムされるよう示されるタイミング可能化レジスタ２０
０は、選択および使用の柔軟性を著しく付加する重要な
特徴を提供する。

【００９７】このように、ＴＧの１乃至８は、その２つ
以上が、ドライバのハイ（奇数番目のＴＧ）またはロー
（偶数番目のＴＧ）における駆動電圧への「点弧」（パ
ルス変調器４４におけるゲート・スルーおよび再整形）
を可能にするようコンピュータ１８を介して設定され得
る。例えば、図１４（ｃ）におけるブロック「Ｔ１Ｈ
Ｉ」乃至「Ｔ８ＬＯ」は、これら８つのあり得るイネ
ーブル設定を反映し、またこれらブロックのあるものに
おけるＸは図１４（ａ）に示されたバースト部分に対す
る特定のイネーブル設定を反映する。これらのイネーブ
ルに従って、例えば、図１４（ｂ）のテーブルと対応的
に関連するパレット・ルックアップ４６からの指令が、
例えば、図１４（ｃ）に示された点弧を生じる。このた
め、ＴＥＲ２００は、３ビットの入力９８（図６）によ
り指令される時、コンピュータ１８により選択されるカ
ウンタおよびバーニアにより遅延設定が予め指定される
と、ＴＧ１乃至８の点弧のどれかを使用可能にするよ
うコンピュータ１８により設定され得る。

【００９８】ＴＧ３乃至６はまた、各ドライバ８２を
ターンオフ（Ｔ３またはＴ５）するかあるいはターンオ
ン（Ｔ４またはＴ６）することを可能にするため、（前
項に述べた設定と同様に、バースト全体に対して）コン
ピュータが設定するバーストでもあり得る。ＴＥＲ２０
０からパルス変調器４４に至る１２ライン２０２の８つ
が、先に述べた項で論述したパルスの使用可能化を生
じ、１２ラインの残りの４つが今述べたドライバのオン
／オフ機能をイネーブルにする。Ｔ３〜Ｔ６のパルス変
調器の部分的に第２の部分が、第２の出力ライン２５０
を経て機能することにより、ドライバ・オン／オフ回路
を介してタイミング発生器のパルスの一部を選択的にゲ
ートしあるいは全くゲートしない。（第１の出力線２５
２が、前項の８つのグループを取扱う。）８つのタイミング発生器（ＴＧ（またはＴ）の１乃至
８）の多数のそして柔軟なエッジ機能は、下表に示され
る。即ち、ＴＧ駆動Ｅ．ストローブウインドウ・ストローブＴ１ハイＴ２ローＴ３ハイオフＴ４ローオンＴ５ハイオフハイスタートＴ６ローオンローストップＴ７ハイハイスタートＴ８ローローストップ最初の２列が、先に述べたように、１２ビット２０２に
より使用可能な１２の使用可能化（イネーブル）を記述
している。３番目の列は、エッジ・ストローブがコンピ
ュータ１８により選択されたコンパレータ・モードで、
ストローブ・ハイがＴ５およびＴ７により与えられ、ス
トローブ・ローがＴ６およびＴ８により与えられ、これ
らのエッジ・ストローブと関係のあるもの（ハイまたは
ロー、などを除いて）は、先のどこかに述べたように、
ストローブ動作に関与させられたＴＧ対の出力によって
制御される。４番目の列は、選択されたウインドウ・ス
トローブを持ち、当該モードでは、Ｔ５およびＴ７がウ
インドウを開き、Ｔ６およびＴ８がウインドウを閉じる
ことを示している。（Ｔ５およびＴ６は、４つのパレッ
ト指令オプションに対して要求される２ビットをこれら
２つのパレット・ルックアップ出力から提供するため、
コンパレータ・モードに対して対をなす。）先に示した
ドライバ波形については、「ゼロへリターン」駆動モー
ドにおけるように、当業者には総合的に認識されよう。

【００９９】当技術において周知のように、時間ドメイ
ンの反射率計（ＴＤＲ）１８０を用いるテスト回路の較
正が、初期および周期的に要求される。

【０１００】望ましい実施例においては、全較正が、ド
ライバとコンパレータの両機能を用いる較正と、これら
機能の１つまたはその他を用いる他の較正とを必要とす
る。

【０１０１】第１のカテゴリにおいて、各タイミング発
生器を交互に用いて下記の測定が行われ、コンピュータ
１８のメモリー（図示せず）の較正テーブルへ入力され
る。即ち、１．周期レジスタを除くＢＣの全てのタイミング・レジ
スタがゼロに設定され、周期レジスタが１２８に設定さ
れる時、バーニアの各ステップの設定（粗および微細）
−「ステップ測定」に対するＴＤＲ１８０のマスター・
コンパレータにおける遅延と比較される遅延。

【０１０２】２．ＴＤＲ１８０のマスター・コンパレー
タ（図示せず）における遅延と比較して、周期レジスタ
を２、３、４、８、１６、３２、６４および１２８に設
定する（バックゲート測定）、粗バーニア４およびバー
ニア６を除く、全てのタイミング・レジスタがゼロに設
定されたバックゲート遅延。

【０１０３】３．前項１における如きレジスタにおい
て、周波数の変化により生じるＢＣの（整合ブロック前
にその各部に生じる）遅延が、下記の周期（ナノ秒）と
対応する周波数でマスター・コンパレータにおいて測定
される。即ち、早期および遅延サイクルの両方における
３．３３、３．７５、４．１７、４．５８および５．０
−「クロック対称性測定」。

【０１０４】ドライバ機能のみに対しては、４．全てのタイミング・レジスタがゼロに設定され、各
タイミング発生器と、ある反射率法を含む多数の測定と
を交互に用いて、ＤＩＢにおけるワイヤ長さの変動およ
び他のシステムの遅延の変動により生じるＤＵＴにおけ
る遅延−「ドライバ・オフセット」。

【０１０５】最後に、コンパレータ機能のみに対して
は、５．Ｔ５乃至Ｔ８のタイミング・レジスタがゼロに設定
されて、Ｔ５乃至Ｔ８をそれぞれ交互に用い、これも当
技術において「コンパレータ・オフセット」として知ら
れるある反射率法を含む多数の測定を再び用いて、ＤＩ
Ｂにおけるワイヤ長さの変動および他の遅れの変動によ
り生じるＤＵＴにおける遅延。

【０１０６】全てがＤＩＢ１２のように従来通りテスト
・ヘッド（図示せず）に載置された９つのＴＤＲが存在
する。各チャンネル・カードにより示される６４個のス
ライスを較正してこれら６４個の共線性を確認するた
め、８つのＴＤＲがそれぞれ８つのチャンネル・カード
のチャンネルに接続される。テスト・ヘッドにおける９
番目のＴＤＲが、ＴＤＲ１乃至８により提供される６
４の８つのグループ間に共線性を生じる。

【０１０７】この時、テストが始まって、コンピュータ
のソフトウエアが、図１６に示される如きソフトウエア
較正テーブルに含まれる、今述べたばかりの測定を利用
する。

【０１０８】第１に、コンピュータのテスト・プログラ
ムが、エッジが例えば３０ナノ秒でドライバに達する要
求Ｔ_R ４００（図１６）を行う。

【０１０９】次いでこの値に、例えば５．１ナノ秒のド
ライバ・オフセット（ＤＯ）と先に呼んだ較正テーブル
から加算されて（４０２）、３５．１を得る。この数値
に、使用される周期（ここでは、６）におけるバックゲ
ート周波数の測定（ＢＧ）が加算され、これは本例にお
いては、先に述べた測定から生じる較正テーブルのカー
ブ間の内挿を必要とし、かつ合計３５．３ナノ秒となる
調整されたエッジ時間（Ｔ_A）に対して０．２ナノ秒
（２００ピコ秒）となる。

【０１１０】同図は、２つの数、即ち、完全に３５．３
になる時間Ｐ２４の整数と、整数×２４（ＰＤ_P）が３
５．３から差引かれる時に残る他の数（Ｒ_P）、それぞ
れ１と１１．３を得るため、周期２４においてナノ秒数
により除される（４０４）。

【０１１１】クロックがカウント（Ｃ）当たり４ナノ秒
の遅延を生じると、次にソフトウエアが同じように１
１．３を除して２の答えと、３．３の残り（Ｒ_C）を
得、従ってカウント２を予め決める。

【０１１２】残り３．３は、約２ナノ秒の遅延クロック
を用いて得られる別の遅延（Ｈ）で除される（４０８）
が、正確な値（２．０９ナノ秒）は較正テーブルにおけ
るクロック対称性測定からコンピュータによる内挿によ
り得られ、ＨおよびＲ_Hに対して数１および１．２１ｎ
ｓ（０．０９だけずれた遅延クロック）を生じる。

【０１１３】この残の遅延（Ｒ_H）、１２１０ピコ秒に
関しては、ソフトウエアがこの量より低い最も近い粗調
整ステップを選択し（４１０）、本例では、このステッ
プは１１００ピコ秒となり、従って、１１０ピコ秒がバ
ーニアの次に低いステップ（４１２）により処理される
べく残され、これはもし１００ならば、１０ピコ秒の目
標はずれ残を生じる。

【０１１４】パイプ・レジスタ５２、カウント・レジス
タ５４、Ｅ／Ｌ（早期／後期）レジスタ３４、粗レジス
タ４０および微細レジスタ４２がこのようにコンピュー
タ１８によりそれぞれ１、２、早期、ステップ４、およ
びステップ４に設定され、最初の２つが較正されたもの
であり、最後の３つはコンピュータによって「探され
た」ものである。

【０１１５】各合計遅延に対する結果は、コンピュータ
のメモリー・キャッシュに記憶され、その結果、このよ
うなステップを反復する必要なしに、将来の要求に対し
てこれら結果をアクセスされるようにする。

【０１１６】ドライバ・エッジの較正のためには、番号
を付した較正パラグラフ（第３６〜３７頁で述べた）
４、１、２および３が用いられる。コンパレータのエッ
ジ較正のためには、パラグラフ５、１、２および３が用
いられる。

【０１１７】他の実施例当業者には他の実施例が想起されよう。

【０１１８】バースト・チップがシリコンで形成され
る。

【０１１９】望ましい実施態様の組合わせの種々の要素
を、省き、補充し、あるいは代替することができる。

【０１２０】バースト・チップの面積サイズおよびタイ
ミング発生器に続くＢＣにおける遅延は変化し得る。

【０１２１】更に多いか少ない数のタイミング発生器を
含めることができ、更に多いか少ない数のビットをパレ
ット・ルックアップ用とすることができ、更に多いか少
ない周期当たりカウントを用いることもできる。

【０１２２】これらの全ては単なる例示に過ぎず、排他
的なものではない。

【図面の簡単な説明】

【図１】望ましい実施例の主要なサブアセンブリ間の関
係を示すブロック図である。

【図２】本発明を具現したガリウムヒ素集積回路チップ
の第１の部分を示すブロック図である。

【図３】本発明を具現したガリウムヒ素集積回路チップ
の第２の部分を示すブロック図である。

【図４】本発明を具現したガリウムヒ素集積回路チップ
の第３の部分を示すブロック図である。

【図５】図４に示すドライバ・フォーマッタの一部の回
路図である。

【図６】図３のパレット・ルックアップにおけるデータ
回路の１つを示す回路図である。

【図７】図３に示したパイプの一部を示す回路図であ
る。

【図８】図４に示したコンパレータ・フォーマッタおよ
び障害捕捉メモリーの各部を示す回路図である。

【図９】図４に示したコンパレータ・フォーマッタおよ
び障害捕捉メモリーの各部を示す回路図である。

【図１０】本発明によるパレット・ルックアップおよび
その結果として得るドライバのトレースの抽象的なユー
ザ指向の図である。

【図１１】（ａ）は、タイミング・ガイド点弧を示すト
レース図、（ｂ）は、ルックアップ・パレットのセット
アップ図、（ｃ）は、タイミング・イネーブル・レジス
タの図、および（ｄ）は、被駆動状態のトレース図であ
る。

【図１２】本発明のバーニアを示す回路図である。

【図１３】（ａ）は、タイミング・ガイド点弧を示すト
レース図、（ｂ）は、ルックアップ・パレットのセット
アップ図、（ｃ）は、タイミング・イネーブル・レジス
タの図、および（ｄ）は、被駆動状態のトレース図であ
る。

【図１４】（ａ）は、タイミング・ガイド点弧を示すト
レース図、（ｂ）は、ルックアップ・パレットのセット
アップ図、（ｃ）は、タイミング・イネーブル・レジス
タの図、および（ｄ）は、被駆動状態のトレース図であ
る。

【図１５】（ａ）は、タイミング・ガイド点弧を示すト
レース図、（ｂ）は、ルックアップ・パレットのセット
アップ図、（ｃ）は、タイミング・イネーブル・レジス
タの図、および（ｄ）は、被駆動状態のトレース図であ
る。

【図１６】エッジ遅延処理図である。

【符号の説明】４粗バーニア６バーニア１０テスト中デバイス（ＤＵＴ）１２デバイス・インターフェース・ボード（ＤＩＢ）１４チャンネル・カード（ＣＣ）１６バックプレーン１８コンピュータ２０クロック２２６クロック・コンディショナ２３期間カウンタ２４周期レジスタ２８遅延カウンタ３０マルチプレクサ３２マルチプレクサ３４早期／後期レジスタ３６整合要素３８バーニア４０粗レジスタ４２微細レジスタ４４パルス変調器４６パレット・ルックアップ４８第１のパイプ５０第２のパイプ５２パイプ・レジスタ５４カウント・レジスタ７２ＯＲゲート７６ＯＲゲート８０Ｓ−Ｒ（セット−リセット）フリップフロップ８２ドライバ９０パターン・メモリー制御装置９４ラッチ９６データ・シリアライザ１００点弧制御マルチプレクサ１０２点弧制御レジスタ１０４ラッチ１０８Ｄ−フリップフロップ１１４マルチプレクサ１２６エッジ・ストローブ回路１２８コンパレータ・フォーマッタ１３０第１の障害捕捉メモリー１３２第２の障害捕捉メモリー１３４ハイ・コンパレータ・ライン１３６ロー・コンパレータ・ライン１４０Ｉ−ロード装置１４２ＯＲゲート１４４障害フラッグ１４６パターン発生器１５２増幅器１５８キャパシター１６０バースト波形生成／結果評価チップ（バースト
・チップ；ＢＣ）１６２マルチプレクサ１６６マルチプレクサ１８０時間ドメイン反射率計（ＴＤＲ）２００タイミング発生器イネーブル・レジスタ（ＴＥ
Ｒ）２０８ドライバ・フォーマッタ２５４レジスタ２５６レジスタ２５８ＡＮＤゲート２６０ＡＮＤゲート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｔ (72)発明者エドワード・アンダーソン・オスタータグアメリカ合衆国カリフォルニア州93065, シミ・ヴァレー，インウッド・ロード 543 (72)発明者リー・ヤン・ソンアメリカ合衆国カリフォルニア州93012, カマリロ，パセオ・エンカンターダ 5959

Claims

【特許請求の範囲】

【請求項１】ディジタル自動試験装置（ＡＴＥ）のチ
ャンネル回路を含むガリウムヒ素ＩＣ。
【請求項２】前記回路がタイミング発生器を含む請求
項１記載のＩＣ。
【請求項３】ルックアップ・パレットを含むディジタ
ルＡＴＥ回路を有するＩＣにおいて、前記パレットが複
数の選択的にプログラム可能な指令手段を含み、前記各指令手段が電圧トレースにおける変更指令を与え
るように構成され、前記電圧トレースに前記指令を連続的、選択的に与える
ように構成された変調手段を含む、ＩＣ。
【請求項４】遅延のないクロック・サイクルをカウン
トする早期カウンタと、１８０°だけ遅れたクロック・サイクルをカウントする
後期カウンタと、早期クロック・カウントあるいは後期クロック・カウン
トを選択的に伝送するカウント・マルチプレクサと、早期クロック・サイクルあるいは後期クロック・サイク
ルを選択的に伝送するクロック・マルチプレクサと、前記カウント・マルチプレクサと前記クロック・マルチ
プレクサを選択的に連結する早期／後期レジスタと、次のクロックの前エッジと同時に、設定され到達した早
期カウントまたは後期カウントのそれぞれを通過させる
整合ブロックと、前記整合ブロックの出力を受取るバーニアと、前記バーニアの出力を選択的に伝送するパルス変調器
と、を備えるバースト整形回路。
【請求項５】早期クロック・カウントまたは後期クロ
ック・カウントを選択的に伝送するカウント・マルチプ
レクサと、早期クロック・サイクルまたは後期クロック・サイクル
を選択的に伝送するクロック・マルチプレクサと、前記カウント・マルチプレクサと前記クロック・マルチ
プレクサとを選択的に連結させる早期／後期レジスタ
と、次のクロックの前エッジと同時に、設定され到達した早
期カウントまたは後期カウントの各々を通過させる整合
ブロックと、前記整合ブロックの出力を受取るバーニアと、前記バーニアの出力を選択的に伝送するパルス変調器
と、を備えるバースト整形回路。
【請求項６】各々が請求項５に記載された回路要素の
付加的な別の組合わせを含む複数のタイミング発生器を
備える請求項５記載の回路。
【請求項７】前記各バーニアが、粗バーニアと微細バ
ーニアとを含む請求項５記載の回路。
【請求項８】パイプと、パイプ・レジスタとを含み、
該パイプが、前記パイプ・レジスタに設定される選択さ
れた数の周期だけ、前記パルス変調器に対する入力を選
択的に遅延させるよう構成された請求項５記載の回路。
【請求項９】パレット・ルックアップを備え、該パレット・ルックアップが、複数のレジスタ手段と、対応する数のマルチプレクサと、パルス変調器とを含み、前記各レジスタ手段が選択的に設定可能であり、前記各レジスタ手段が、前記パルス変調器と対応する前
記マルチプレクサを介して、前記レジスタの各マルチプ
レクサと共働する前記レジスタを介して前記マルチプレ
クサへデータ指令を送るように構成された、バースト整
形回路。
【請求項１０】レジスタと、マルチプレクサと、パルス変調器とを備え、前記レジスタが、前記マルチプレクサを介して前記パル
ス変調器に波形変更信号を与えるようにコンピュータに
より設定可能であるパレット・ルックアップ。
【請求項１１】１秒当たり選択された数のサイクルで
クロック・パルスを供給するクロック手段と、１８０°の遅延で反転クロック・パルスを供給する反転
手段と、予め定めた前記サイクル数の周期を提供するように、周
期カウント以後ゼロにリセットする周期レジスタと、予め定めた数の周期だけ遅延させるパイプと、複数のタイミング発生器とを備え、前記クロック手段が、前記クロック・パルスを前記タイ
ミング発生器の少なくとも１つに供給し、前記反転手段が、遅延したパルスを前記タイミング発生
器の少なくとも１つに供給し、前記タイミング発生器が、それぞれ、１つ以上の予め定めた数の前記クロック・パルスと前記
遅延パルスの受取りに続いて応答を行うように構成さ
れ、かつパルス変調器を含み、前記各パルス変調器が、前記応答に含まれる情報を含む
予め選定されたトレース修正指令を伝送するバースト整
形回路。
【請求項１２】前記パルス変調器の前に内挿されるバ
ーニアが更に他の遅延した応答を生じる請求項１１記載
の回路。
【請求項１３】前記タイミング発生器がバーニアを含
む請求項２記載のＩＣ。
【請求項１４】クロック・パルスが、１つのバースト
の間に前記バーニアを連続的に通過するように構成され
る請求項１３記載のＩＣ。
【請求項１５】前記パルスが、複数のバースト全体に
わたり連続的にバーニアを通過するように構成された請
求項１４記載のＩＣ。
【請求項１６】ＶＬＳＩである請求項１５記載のＩ
Ｃ。
【請求項１７】より大きな数のあり得る周期波形から
比較的少数の予め定めた周期の波形を選択するようにバ
ースト間で設定可能な手段を備え、前記の選択された波形が、離間した異なる立上がりおよ
び立下がりエッジによって特徴付けられ、前記手段による指令に対する前記手段と関連して配置さ
れた複数のタイミング発生器を備える、ＡＴＥバースト
形成回路。
【請求項１８】前記タイミング発生器の各々が、複数
のエッジ遅延手段を含む請求項１７記載の回路。
【請求項１９】前記複数のエッジ遅延手段の各々にお
いて生じる実際の遅延を測定する較正手段を含む請求項
１８記載の回路。
【請求項２０】クロックが、多数のバーストを連続的
に介して前記バーニアを通してパルス化するように構成
された請求項１３記載のＩＣ。
【請求項２１】クロックが複数の周期にわたりパルス
を生成するように構成される請求項１３記載のＩＣ。
【請求項２２】前記複数のエッジ遅延手段がクロック
・サイクルとバーニアとを含む請求項１８記載の回路。
【請求項２３】前記複数のエッジ遅延手段が反転され
たクロック・カウンタをも含む請求項２２記載の回路。
【請求項２４】前記複数のエッジ遅延手段が粗バーニ
アと微バーニアをも含む請求項２２記載の回路。
【請求項２５】前記回路がガリウムヒ素に集積される
請求項５、１８または２４のいずれかに記載の回路。
【請求項２６】複数のタイミング発生器と、ドライバのターンオンを選択的に可能にするタイミング
・イネーブル・レジスタとを備えるＡＴＥ回路。
【請求項２７】前記タイミング発生器の各々がハイま
たはローに駆動することを選択的に可能にする請求項２
６記載の回路。
【請求項２８】前記ドライバがターンオフされる時、
前記複数のタイミング発生器がコンパレータ機能におい
て使用可能である請求項２６記載の回路。
【請求項２９】前記タイミング発生器が、ハイまたは
ローを予期するようにコンパレータ周期を指示するよう
設定可能な手段を含む請求項２８記載のタイミング発生
器。
【請求項３０】前記設定可能な手段が、ドライバ・オ
ン・モードにある時、タイミング発生器をハイまたはロ
ーに駆動するよう点弧するように選択的に設定すること
も可能なレジスタである請求項２９記載のタイミング発
生器。
【請求項３１】周期レジスタと、前記周期レジスタに応答する周期カウンタと、クロック入力に応答して、クロック出力を前記周期カウ
ンタへ伝送し、前記周期カウンタからＢＯＰパルスを受
取り、かつＢＯＰＥ、ＢＯＰＬおよびＢＢＯＰパルス、
およびＯＳＣＥおよびＯＳＣＬクロックを出力する
クロック・コンディショナと、前記ＢＯＰＥおよび前記ＯＳＣＥを受取る早期カウン
タと、前記ＢＯＰＬおよび前記ＯＳＣＬを受取る後期カウン
タと、前記出力ＢＢＯＰパルスを受取り、パターン・メモリー
から記憶を受取り、かつＢＢＯＰＬパルスを出力するパ
ターン・メモリー制御部と、前記ＢＢＯＰＬを受取り、前記パターン・メモリーから
記憶を受取り、かつ記憶をデータ・シリアライザへ出力
するラッチとを備え、前記データ・シリアライザが、前記出力ＢＢＯＰを前記
クロック・コンディショナから受取るようにも構成さ
れ、前記早期カウンタと前記後期カウンタのうちの一方の出
力をそれぞれ選択的に伝送する複数のカウント・マルチ
プレクサと、前記ＯＳＣＥおよびＯＳＣＬの一方の出力をそれぞ
れ選択的に伝送する対応数のクロック・マルチプレクサ
と、前記カウント・マルチプレクサおよびクロック・マルチ
プレクサの対応する１つとそれぞれ連結して、両方の早
期カウンタか両方の後期カウンタの各対とする対応数の
早期／後期（Ｅ／Ｌ）レジスタと、それぞれが、対応する前記カウント・マルチプレクサお
よび前記クロック・マルチプレクサの出力を受取るよう
に配置された対応数の整合要素と、対応する前記カウント・レジスタにおけるカウントと同
時に、対応するクロック・マルチプレクサの出力を前記
整合要素を通過するように該対応する整合要素をしてゲ
ートさせる対応数のカウント・レジスタと、対応する整合要素の出力を受取って対応数のパルス変調
器へ出力する対応数のバーニアと、前記バーニアを入力する対応数の粗レジスタと、前記バーニアを入力する対応数の微細レジスタと、前記ＢＢＯＰおよび前記データ・シリアライザからの記
憶を受取る対応数のパレット・ルックアップと、対応するパレット・ルックアップの出力を受取って前記
パルス変調器へ出力する対応数の第１のパイプと、それぞれがＢＢＯＰを受取ってバースト入力を継続す
る、対応数の第２のパイプと、対応する第１のパイプと第２のパイプに連結された対応
数のパイプ・レジスタとを備え、前記第１および第２のパイプが対応する前記パルス変調
器へ出力し、対応する前記パルス変調器に入力する対応数のタイミン
グ・イネーブル・レジスタと、前記の対応数の前記パルス変調器とを備え、前記パルス変調器が、ドライバ・コンパレータとコンパ
レータ・フォーマッタと障害捕捉メモリーに対して出力
し、前記バーニアが前記コンパレータ・フォーマッタに出力
するバースト・チップ。
【請求項３２】周期レジスタと、前記周期レジスタに応答する周期カウンタと、クロック入力に応答して、クロック出力を前記周期カウ
ンタへ伝送し、前記周期カウンタからＢＯＰパルスを受
取り、かつＢＯＰおよびＢＢＯＰパルスおよびクロック
を出力するクロック・コンディショナと、前記ＢＯＰおよび前記クロックを受取るカウンタと、前記出力ＢＢＯＰパルスを受取り、パターン・メモリー
から記憶を受取り、かつＢＢＯＰＬパルスを出力するパ
ターン・メモリー制御部と、前記ＢＢＯＰＬを受取り、前記パターン・メモリーから
記憶を受取り、かつ記憶をデータ・シリアライザへ出力
するラッチとを備え、前記データ・シリアライザが、前記クロック・コンディ
ショナからの前記出力ＢＢＯＰパルスを受取るようにも
構成され、前記カウンタの出力を伝送する複数のカウント・マルチ
プレクサと、前記クロックの出力をそれぞれ伝送する対応数のクロッ
ク・マルチプレクサと、対応する前記クロック・マルチプレクサの出力を受取る
ように配置された対応数の整合要素と、対応する前記カウント・レジスタに設定されたカウント
と同時に、対応する前記整合要素をして対応するクロッ
ク・マルチプレクサの出力を前記整合要素を通過するよ
うにゲートさせる対応数のカウント・レジスタと、対応する整合要素の出力を受取って対応数のパルス変調
器へ出力する対応数のバーニアと、前記データ・シリアライザから前記ＢＢＯＰおよび記憶
を受取る対応数のパレット・ルックアップと、対応するパレット・ルックアップの出力を受取って対応
する前記パルス変調器へ出力する対応数の第１のパイプ
と、各々がＢＢＯＰを受取りバースト入力を継続する対応数
の第２のパイプと、対応する第１のパイプと第２のパイプに連結された対応
数のパイプ・レジスタとを備え、前記第１および第２のパイプが対応する前記パルス変調
器へ出力し、対応する前記パルス変調器に入力する対応数のタイミン
グ・イネーブル・レジスタと、前記対応数の前記パルス変調器とを備え、前記パルス変調器が、ドライバ・コンパレータとコンパ
レータ・フォーマッタと障害捕捉メモリーとに出力し、前記バーニアが前記コンパレータ・フォーマッタへ出力
するバースト・チップ。
【請求項３３】前記バーニアが、微細バーニア部分と
粗バーニア部分との両方を含む請求項３２記載のチッ
プ。
【請求項３４】集積回路をテストする方法において、クロックをクロック・コンディショナへ入力し、前記クロックを前記クロック・コンディショナにおいて
条件付けして、条件付けされたクロックを周期カウンタ
へ導入し、前記周期カウンタに指令するレジスタに設定された数に
達するまで、前記周期カウンタにおける前記クロックの
サイクルをカウントし、前記数のＢＯＰパルスに達すると同時に、前記周期カウ
ンタから前記クロック・コンディショナへ出力し、前記クロック・コンディショナから更に条件付けされた
ＢＯＰパルスをサイクル・カウンタとパターン・メモリ
ー制御部とデータ・シリアライザへ出力し、かつ更に他
の条件付けクロックを前記サイクル・カウンタへ出力
し、パターン・メモリーからラッチへのメモリーの前記パタ
ーン制御フローにより制御し、前記ラッチからデータ・シリアライザへ記憶を転送し、前記サイクル・カウンタおよび前記の更に条件付けされ
たクロックをそれぞれカウント・マルチプレクサおよび
クロック・マルチプレクサへ出力し、前記クロック・マルチプレクサからの整合要素入力を指
令するカウント・レジスタからの予め定めた指令と同時
に、前記クロック・マルチプレクサに出力し、パルス変調器に、前記整合要素からのおそらくは更に他
の遅延出力を入力し、前記データ・シリアライザからの記憶をパレット・ルッ
クアップに対して周期的に移動し、前記パレット・ルックアップおよび条件付けされたＢＯ
Ｐパルスを第１のパイプへ出力し、前記条件付けされたＢＯＰパルスおよび「テスト」パル
スを、前記第１のパイプと連結された第２のパイプへ入
力し、前記第１のパイプと前記第２のパイプとを前記パルス変
調器へ出力し、前記パルス変調器においてこれを通過するように入力を
選択的にゲートし、前記パルス変調器からドライバ・フォーマッタおよびコ
ンパレータ・フォーマッタへ選択的に出力する、ことを
含む方法。
【請求項３５】タイミング・イネーブル・レジスタに
よる前記ドライバに対するゲート動作の調整を含む請求
項３４記載の方法。
【請求項３６】前記タイミング・イネーブル・レジス
タが更に、前記ドライバのターンオフおよびターンオン
を可能にするように選択的に設定可能である請求項３５
記載の方法。
【請求項３７】前記周期カウンタが、「テスト」信号
の印加と同時にゼロに設定される請求項３４記載の方
法。
【請求項３８】遷移検出器が前記ゼロへの同時の設定
を行うようにＯＲされる請求項３７記載の方法。
【請求項３９】ガリウムヒ素からなる請求項３１記載
のチップ。
【請求項４０】回路の実行がＤＣＦＬによる請求項３
９記載のチップ。
【請求項４１】ガリウムヒ素からなる請求項３２記載
のチップ。
【請求項４２】回路の実行がＤＣＦＬによる請求項４
１記載のチップ。
【請求項４３】前記複数が８である請求項４２記載の
チップ。
【請求項４４】前記複数の対応する要素が８つのタイ
ミング発生器に構成される請求項４３記載のチップ。
【請求項４５】前記タイミング発生器がドライバ・フ
ォーマッタ出力を含む請求項４４記載のチップ。
【請求項４６】前記タイミング発生器の４つが、前記
タイミング・イネーブル・レジスタにより制御される更
に別の第２のドライバ・フォーマッタ出力を有する請求
項４５記載のチップ。
【請求項４７】前記８つのタイミング発生器の４つ
が、各パルス変調器をバイパスしかつコンパレータ・フ
ォーマッタに入力する出力を含む請求項４６記載のチッ
プ。
【請求項４８】ＡＴＥテスト・バーストにおける所望
の波形エッジを生じる方法を含む集積回路のテスト方法
において、クロックとバーニアの一方における前記エッジを遅延さ
せ、測定手段により、前記クロックおよび前記バーニアの前
記一方を含むチャンネルを経由する実際の遅延を測定
し、実際の遅延測定に基く計算について、前記所望の波形エ
ッジを生じるようにレジスタを設定すること、を含む方
法。
【請求項４９】測定手段と、前記レジスタの設定を計
算する手段とが前記クロックおよびバーニアの前記一方
を含むチップの外部にある請求項４８記載の方法。
【請求項５０】前記エッジをクロック、後期クロック、粗バーニア、および微細バーニアにおいて選択的に遅延
させ、前記クロックと、前記後期クロックと、前記粗バーニア
と、前記微細バーニアとを含むチャンネルを通る遅延
を、前記各バーニアの各ステップ毎に別個に測定し、前記クロックと、前記後期クロックと、前記粗バーニア
と、前記微細バーニアのレジスタ設定を固定して前記所
望の波形エッジを生じるように、遅延測定からの計算に
従ってレジスタを設定すること、を含む請求項４９記載
の方法。
【請求項５１】前記各波形エッジ毎に前記レジスタの
設定をキャッシュ（ｃａｃｈｅ）することを含む請求項
５０記載の方法。
【請求項５２】前記チップがガリウムヒ素からなる請
求項４９記載の方法。
【請求項５３】複数のタイミング発生器を備え、該タ
イミング発生器の各々が所定の数のカウントを決定する
よう設定可能なカウント・レジスタと、前記所定数に達すると同時にエッジを伝送する整合要素
と、バーニアと、連続的なビット・グループにおけるメモリーからデータ
を受取り、対応した指令を発行するパレット・ルックア
ップと、前記バーニアからエッジを、かつ前記パレット・ルック
アップから前記指令を受取るパルス変調器とを含み、前記指令が前記エッジの前記パルス変調器での通過を選
択的に制限するＡＴＥバースト回路。
【請求項５４】前記回路が単一チップで構成される請
求項５３記載の回路。
【請求項５５】前記チップがガリウムヒ素からなる請
求項５４記載の回路。
【請求項５６】タイミング・イネーブル・レジスタを
も含み、該タイミング・イネーブル・レジスタが、前記
パルス変調器におけるハイ・ロー駆動か、あるいはドラ
イバのオン・オフ機能を可能にするよう選択的に設定可
能である請求項５３記載の回路。
【請求項５７】前記タイミング発生器のあるものをコ
ンパレータ周期モードに選択的に置くことができる請求
項５３記載の回路。
【請求項５８】前記タイミング発生器の対が前記コン
パレータ・モードにおける共働関係に置くことができ、
４つの異なるコンパレータ・ストローブ処理の１つを使
用可能にする４つの選択出力を用いて、前記対がビット
２としてパレット・ルックアップ出力および指令を受入
れるように構成される請求項５７記載の回路。
【請求項５９】前記タイミング発生器の少なくとも１
つが、エッジのストローブ・ハイ指令能力を持ち、かつ
少なくとも別のタイミング発生器がエッジのストローブ
・ロー能力を持つ請求項５７記載の回路。
【請求項６０】前記タイミング発生器の少なくとも１
つがウインドウ開放ストローブ能力を持ち、かつ前記タ
イミング発生器の少なくとも別のタイミング発生器がウ
インドウ閉止ストローブ能力を持つ請求項５７記載の回
路。
【請求項６１】複数のタイミング発生器を備え、少な
くともあるタイミング発生器が、代替的に複数の機能を
選択的に割当て可能であるＡＴＥバースト回路。
【請求項６２】前記代替的な複数の機能が４つ、即
ち、ドライバのハイまたはロー、ドライバのオンまたは
オフ、エッジ・ストローブのハイまたはロー、およびウ
インドウ・ストローブの開始および停止である請求項６
１記載の回路。
【請求項６３】前記処理が、「ドント・ケア」、「ロ
ーを予期」、「ハイを予期」、および「中間帯域を予
期」である請求項５８記載の回路。