JPH06232709A - 高解像度プログラマブル・パルス発生器 - Google Patents
高解像度プログラマブル・パルス発生器Info
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- JPH06232709A JPH06232709A JP5296662A JP29666293A JPH06232709A JP H06232709 A JPH06232709 A JP H06232709A JP 5296662 A JP5296662 A JP 5296662A JP 29666293 A JP29666293 A JP 29666293A JP H06232709 A JPH06232709 A JP H06232709A
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- delay
- input
- hrpdc
- output
- clock
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
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- H03K—PULSE TECHNIQUE
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00163—Layout of the delay element using bipolar transistors
- H03K2005/00176—Layout of the delay element using bipolar transistors using differential stages
-
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00163—Layout of the delay element using bipolar transistors
- H03K2005/00182—Layout of the delay element using bipolar transistors using constant current sources
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- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pulse Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 それぞれタイミングを「オンザフライ」で変
更できる、すなわち１テスタ・サイクル内でプログラマ
ブル遅延を修正することができ、既存の遅延回路の制限
のない、高解像度プログラマブル遅延回路（ＨＲＰＤ
Ｃ）を構成単位として使用する、プログラマブル・パル
ス発生器を提供すること。 【構成】 このパルス発生器は、粗遅延と微細遅延と超
微細遅延の３つの構成要素に細分される、タイミング制
御アレイと、それぞれタイミング制御アレイによって制
御される複数のタイミング発生器と、さらに複数のＨＲ
ＰＤＣプログラマブル遅延回路と、各サイクル内でパル
ス遅延及びパルス・エッジを修正するように適当に組み
合わされた固定遅延ブロックを含む。
更できる、すなわち１テスタ・サイクル内でプログラマ
ブル遅延を修正することができ、既存の遅延回路の制限
のない、高解像度プログラマブル遅延回路（ＨＲＰＤ
Ｃ）を構成単位として使用する、プログラマブル・パル
ス発生器を提供すること。 【構成】 このパルス発生器は、粗遅延と微細遅延と超
微細遅延の３つの構成要素に細分される、タイミング制
御アレイと、それぞれタイミング制御アレイによって制
御される複数のタイミング発生器と、さらに複数のＨＲ
ＰＤＣプログラマブル遅延回路と、各サイクル内でパル
ス遅延及びパルス・エッジを修正するように適当に組み
合わされた固定遅延ブロックを含む。
Description
【０００１】
【産業上の利用分野】本発明は、一般に高解像度プログ
ラマブル遅延回路に関し、より詳しくはプログラマブル
・パルス発生器に関する。
ラマブル遅延回路に関し、より詳しくはプログラマブル
・パルス発生器に関する。
【０００２】
【従来の技術】プログラマブル遅延回路は、当技術分野
で周知である。この回路は、超大規模集積回路（ＶＬＳ
Ｉ）のテストの分野を中心に様々な応用分野で広く使用
されている、通常、テスト・システムは、被験装置（Ｄ
ＵＴ）に対する刺激として使用する、しばしば数ピコ秒
ないし数マイクロ秒の範囲の遅延増分を伴う、正確なタ
イミング信号を発生する必要があることが知られてい
る。
で周知である。この回路は、超大規模集積回路（ＶＬＳ
Ｉ）のテストの分野を中心に様々な応用分野で広く使用
されている、通常、テスト・システムは、被験装置（Ｄ
ＵＴ）に対する刺激として使用する、しばしば数ピコ秒
ないし数マイクロ秒の範囲の遅延増分を伴う、正確なタ
イミング信号を発生する必要があることが知られてい
る。
【０００３】通常は２ナノ秒ないしそれ以上の範囲の、
比較的大きな遅延ステップを発生させるための様々なデ
ィジタル技術が提案されてきた。
比較的大きな遅延ステップを発生させるための様々なデ
ィジタル技術が提案されてきた。
【０００４】Ｙ．Ｅ．チャン（Chang）等は、ＩＢＭテ
クニカル・ディスクロージャ・ブルテン、第２０巻、第
３号（1977年８月）のp.1027で、最高約２００ＭＨｚま
での周波数で動作することのできるプログラマブル・タ
イミング発生器を開示している。この回路のサイクル時
間は、５ないし２５００ナノ秒に連続的にプログラム可
能であり、特定のパルス・シーケンスの時間遅延が０な
らそのサイクル時間までの値にプログラム可能である。
クニカル・ディスクロージャ・ブルテン、第２０巻、第
３号（1977年８月）のp.1027で、最高約２００ＭＨｚま
での周波数で動作することのできるプログラマブル・タ
イミング発生器を開示している。この回路のサイクル時
間は、５ないし２５００ナノ秒に連続的にプログラム可
能であり、特定のパルス・シーケンスの時間遅延が０な
らそのサイクル時間までの値にプログラム可能である。
【０００５】Ｙ．Ｅ．チャン等はさらに、米国特許第４
６０８７０６号明細書に、ディジタル・カウンタと比較
回路を使って、サイクル時間の増分で遅延を発生させ
る、高速プログラマブル・タイミング発生器を記載して
いる。ディジタル・カウンタと比較回路は、通常当技術
分野の実務家達が様々な応用分野向けに可変タイミング
を得るために使用してきた。
６０８７０６号明細書に、ディジタル・カウンタと比較
回路を使って、サイクル時間の増分で遅延を発生させ
る、高速プログラマブル・タイミング発生器を記載して
いる。ディジタル・カウンタと比較回路は、通常当技術
分野の実務家達が様々な応用分野向けに可変タイミング
を得るために使用してきた。
【０００６】将来のテスト・システムの第２の要件は、
「タイミング・オンザフライ」変更能力であり、これは
プログラム式遅延値をテスタ・サイクルごとに変化させ
ることと定義される。既存の最小テスタ・サイクル時間
は２〜４ナノ秒程度なので、遅延発生回路がこの速度で
のプログラム値の変化に応答できることが不可欠であ
る。既存の遅延回路はこの速さに応答できず、１組の固
定遅延発生器のうちから選択を行うにはマルチプレクサ
回路などの不格好な配置が必要である。
「タイミング・オンザフライ」変更能力であり、これは
プログラム式遅延値をテスタ・サイクルごとに変化させ
ることと定義される。既存の最小テスタ・サイクル時間
は２〜４ナノ秒程度なので、遅延発生回路がこの速度で
のプログラム値の変化に応答できることが不可欠であ
る。既存の遅延回路はこの速さに応答できず、１組の固
定遅延発生器のうちから選択を行うにはマルチプレクサ
回路などの不格好な配置が必要である。
【０００７】この要件を満たすには、タイミング・メモ
リ、カウンタ、バーニヤを含むかなりの数の回路を追加
するしかない。これらの回路は、テスタ・ドライバ／負
荷／比較回路と直接インターフェースし、全体として１
０ピコ秒の範囲の解像度でプログマブル・タイミング事
象を発生する。このような回路配置は、ＥＤＮ、1992年
５月２１日号に所載の論文"ECL IC integrates 200MHz
ATE pin electronics"に記載されており、複数の時間セ
ットを「オンザフライ」で選択し、それによってサイク
ルごとにタイミングを変化させることができる。
リ、カウンタ、バーニヤを含むかなりの数の回路を追加
するしかない。これらの回路は、テスタ・ドライバ／負
荷／比較回路と直接インターフェースし、全体として１
０ピコ秒の範囲の解像度でプログマブル・タイミング事
象を発生する。このような回路配置は、ＥＤＮ、1992年
５月２１日号に所載の論文"ECL IC integrates 200MHz
ATE pin electronics"に記載されており、複数の時間セ
ットを「オンザフライ」で選択し、それによってサイク
ルごとにタイミングを変化させることができる。
【０００８】Ｔ．タマーマ（Tamama）博士の論文"High
accuracy ASIC tester"、Electronic Product Design、
1990年10月号、pp.39-42に記載の別の回路配置は、一連
のカスケード式セレクタ（またはデマルチプレクサ）と
それに対応する並列経路を示している。各遅延経路は異
なる値をもち、設計中に線形性を確保するには細心の注
意が必要である。
accuracy ASIC tester"、Electronic Product Design、
1990年10月号、pp.39-42に記載の別の回路配置は、一連
のカスケード式セレクタ（またはデマルチプレクサ）と
それに対応する並列経路を示している。各遅延経路は異
なる値をもち、設計中に線形性を確保するには細心の注
意が必要である。
【０００９】この要求の従来技術の回路は、特に高波遅
延環境で、遅延をオンザフライで切り換えることができ
ない、あるいは難しいという欠点を有する。
延環境で、遅延をオンザフライで切り換えることができ
ない、あるいは難しいという欠点を有する。
【００１０】
【発明が解決しようとする課題】本発明の一目的は、単
一の論理ゲートよりもずっと小さな、好ましくは１０ピ
コ秒規模の大きさの遅延増分を生成することである。
一の論理ゲートよりもずっと小さな、好ましくは１０ピ
コ秒規模の大きさの遅延増分を生成することである。
【００１１】本発明の他の目的は、高解像度プログラマ
ブル遅延を有する回路を提供することである。
ブル遅延を有する回路を提供することである。
【００１２】本発明の他の目的は、サイクルごとに遅延
値を変更することのできる、すなわちタイミング・オン
ザフライのタイミング回路を提供することである。
値を変更することのできる、すなわちタイミング・オン
ザフライのタイミング回路を提供することである。
【００１３】本発明の他の目的は、複数の高解像度プロ
グラマブル遅延回路を組み合わせて、合計遅延が任意の
所定の値に変化する、複合高解像度プログラマブル遅延
回路とすることである。
グラマブル遅延回路を組み合わせて、合計遅延が任意の
所定の値に変化する、複合高解像度プログラマブル遅延
回路とすることである。
【００１４】本発明の他の目的は、複数の前記回路を組
み合わせて、正確なタイミング信号を提供し、サイクル
ごとにパルス・タイミング・パラメータを変えることの
できる、プログラマブル・パルス発生器とすることであ
る。
み合わせて、正確なタイミング信号を提供し、サイクル
ごとにパルス・タイミング・パラメータを変えることの
できる、プログラマブル・パルス発生器とすることであ
る。
【００１５】本発明の他の目的は、較正要件が単純化さ
れたパルス生成回路を設計することにより、テスト・シ
ステムの較正に必要な時間と労力の量を最小にすること
である。
れたパルス生成回路を設計することにより、テスト・シ
ステムの較正に必要な時間と労力の量を最小にすること
である。
【００１６】
【課題を解決するための手段】本発明は、広い遅延範囲
にわたって線形の高解像度遅延を提供し、遅延のオーバ
ーラップを提供し、予め定義した形状のエッジを有する
出力パルスを成形するための、プログラマブル・パルス
発生器であって、複数の入力と出力を有し、各入力が発
生すべき所定の遅延を選択するために当該のデータ線に
接続されており、アドレスを決定するためのアドレス線
を有するタイミング制御アレイと、それぞれ刻時手段に
よって駆動されるクロック入力と、タイミング制御アレ
イの出力に接続された複数の制御入力線と、クロック入
力信号に対して遅延された信号を提供するための出力と
を有する、Ｎ個のタイミング発生器と、Ｎ個の入力と１
つの出力を有し、各入力がそれぞれＮ個のタイミング発
生器のうちの１つによって駆動され、各入力がそれぞれ
出力における信号の立上りまたは立下りエッジの位置を
制御し、Ｎ個の入力における信号を組み合わせて、入力
クロック信号に対して遅延された立上り及び立下りエッ
ジを有するパルスにする、データ・フォーマッタとを備
える。
にわたって線形の高解像度遅延を提供し、遅延のオーバ
ーラップを提供し、予め定義した形状のエッジを有する
出力パルスを成形するための、プログラマブル・パルス
発生器であって、複数の入力と出力を有し、各入力が発
生すべき所定の遅延を選択するために当該のデータ線に
接続されており、アドレスを決定するためのアドレス線
を有するタイミング制御アレイと、それぞれ刻時手段に
よって駆動されるクロック入力と、タイミング制御アレ
イの出力に接続された複数の制御入力線と、クロック入
力信号に対して遅延された信号を提供するための出力と
を有する、Ｎ個のタイミング発生器と、Ｎ個の入力と１
つの出力を有し、各入力がそれぞれＮ個のタイミング発
生器のうちの１つによって駆動され、各入力がそれぞれ
出力における信号の立上りまたは立下りエッジの位置を
制御し、Ｎ個の入力における信号を組み合わせて、入力
クロック信号に対して遅延された立上り及び立下りエッ
ジを有するパルスにする、データ・フォーマッタとを備
える。
【００１７】本発明の上記その他の目的、特徴及び利点
は、添付の図面と共に以下の詳細な説明を読めばより良
く理解できよう。
は、添付の図面と共に以下の詳細な説明を読めばより良
く理解できよう。
【００１８】
【実施例】図１は、現況技術のプログラマブル遅延回路
の概略図である。複数のゲートまたは遅延ブロック１０
が互いに直列に接続されている。クロックが入力線１５
を介して第１の遅延ブロック１０に入力信号を提供す
る。各遅延ブロックの入力は、出力線２５を備えるＮ−
１マルチプレクサ２０に接続されている。マルチプレク
サ２０は、遅延レジスタ３０によって制御される。
の概略図である。複数のゲートまたは遅延ブロック１０
が互いに直列に接続されている。クロックが入力線１５
を介して第１の遅延ブロック１０に入力信号を提供す
る。各遅延ブロックの入力は、出力線２５を備えるＮ−
１マルチプレクサ２０に接続されている。マルチプレク
サ２０は、遅延レジスタ３０によって制御される。
【００１９】この回路及び現況技術の他の類似の回路
は、遅延ブロックのチェーンの後にマルチプレクサを配
置し、そのために回路のタイミング・オンザフライ変更
能力が損なわれるという大きな欠点を有する。この配置
を使用する場合、パルスを失いたくなければ、遅延選択
ビットを変更する前にマルチプレクサ２０からの出力パ
ルスを外に出すことが必要になる。遅延チェーンの合計
長さが、遅延がそのときに変化しなければならないサイ
クル時間よりも長い場合は、特にその必要がある。
は、遅延ブロックのチェーンの後にマルチプレクサを配
置し、そのために回路のタイミング・オンザフライ変更
能力が損なわれるという大きな欠点を有する。この配置
を使用する場合、パルスを失いたくなければ、遅延選択
ビットを変更する前にマルチプレクサ２０からの出力パ
ルスを外に出すことが必要になる。遅延チェーンの合計
長さが、遅延がそのときに変化しなければならないサイ
クル時間よりも長い場合は、特にその必要がある。
【００２０】次に図２を参照すると、本発明によるプロ
グラマブル遅延回路の概略図が示されている。この回路
は、それぞれ２つの入力と１つの出力を備え、互いに接
続された、同一またはほぼ同一のＯＲゲート５０のチェ
ーンから構成される。各ＯＲゲート５０の第１入力は前
段の出力に接続され、第２入力はデマルチプレクサ４０
によって駆動される。デマルチプレクサ４０は、入力線
１５によって供給されるクロック信号によって駆動され
る。遅延レジスタ３０がデマルチプレクサ４０を駆動
し、デマルチプレクサ４０は、選択ビットの制御下で、
１つまたは複数のＯＲゲート５０を介して入力クロック
をステアリングする。選択されたデマルチプレクサの出
力にクロック入力１５の"１"パルスが現れ、他のすべて
の（選択されない）デマルチプレクサ出力は"０"レベル
に留まる。例を挙げると、デマルチプレクサ４０が１−
１６（４ビット）回路であるとすると、２進組合せ"０
０００"を選択すると、クロックは１つのＯＲゲートを
通過し、"０００１"を選択すると２つのＯＲゲートを通
過するようになり、以下同様である。すなわち、すべて
のＯＲゲートが同じ遅延をもつ場合、合計遅延は次式で
与えられる。 ｔtotal=ｔfixed Ｘ （Ｓ＋１）ｔblock 上式でｔfixedはデマルチプレクサ４０の固定バルク遅
延であり、この固定遅延はどのデマルチプレクサ経路で
等しいものと仮定する。ｔblockは１つのＯＲゲートの
遅延である。Ｓはデマルチプレクサ選択ビットＳ0，
Ｓ1，…，Ｓnによって形成される２進数の値であり、Ｓ
0は最下位ビットである。したがって次式が成立する。
グラマブル遅延回路の概略図が示されている。この回路
は、それぞれ２つの入力と１つの出力を備え、互いに接
続された、同一またはほぼ同一のＯＲゲート５０のチェ
ーンから構成される。各ＯＲゲート５０の第１入力は前
段の出力に接続され、第２入力はデマルチプレクサ４０
によって駆動される。デマルチプレクサ４０は、入力線
１５によって供給されるクロック信号によって駆動され
る。遅延レジスタ３０がデマルチプレクサ４０を駆動
し、デマルチプレクサ４０は、選択ビットの制御下で、
１つまたは複数のＯＲゲート５０を介して入力クロック
をステアリングする。選択されたデマルチプレクサの出
力にクロック入力１５の"１"パルスが現れ、他のすべて
の（選択されない）デマルチプレクサ出力は"０"レベル
に留まる。例を挙げると、デマルチプレクサ４０が１−
１６（４ビット）回路であるとすると、２進組合せ"０
０００"を選択すると、クロックは１つのＯＲゲートを
通過し、"０００１"を選択すると２つのＯＲゲートを通
過するようになり、以下同様である。すなわち、すべて
のＯＲゲートが同じ遅延をもつ場合、合計遅延は次式で
与えられる。 ｔtotal=ｔfixed Ｘ （Ｓ＋１）ｔblock 上式でｔfixedはデマルチプレクサ４０の固定バルク遅
延であり、この固定遅延はどのデマルチプレクサ経路で
等しいものと仮定する。ｔblockは１つのＯＲゲートの
遅延である。Ｓはデマルチプレクサ選択ビットＳ0，
Ｓ1，…，Ｓnによって形成される２進数の値であり、Ｓ
0は最下位ビットである。したがって次式が成立する。
【数１】
【００２１】入力クロック信号は必ず少なくとも１つの
ＯＲゲートを通過するので、この値を固定遅延と組み合
わせて合計遅延を生成しておくと好都合である。 ｔtotal＝ｔfixed’ ＋ｔblock ×Ｓ ただし、 ｔfixed’＝ｔfixed ＋ｔblock
ＯＲゲートを通過するので、この値を固定遅延と組み合
わせて合計遅延を生成しておくと好都合である。 ｔtotal＝ｔfixed’ ＋ｔblock ×Ｓ ただし、 ｔfixed’＝ｔfixed ＋ｔblock
【００２２】当業者なら、工程のばらつきのためにブロ
ック遅延値がチップごとに変化することを完全に理解す
るであろう。この遅延を測定して補償することができる
限り、このことは問題にはならず、そうできることはシ
ミュレーション・ランによって確認されている。さら
に、この遅延が入力選択ビットＳの１次関数であること
が重要である。それが１次関数であるなら、Ｓの２つの
値について２回遅延測定を行えば、この回路に使用する
ｔfixedとｔblockが計算できる。ｔfixedとｔblockがわ
かると、次式が成立する。 Ｓ＝（所望の遅延−ｔfixed’）／ｔblock または、 Ｓ＝利得×所望の遅延＋オフセット ただし、 利得＝１／ｔblock、かつ オフセット＝−ｔfixed’／tblock
ック遅延値がチップごとに変化することを完全に理解す
るであろう。この遅延を測定して補償することができる
限り、このことは問題にはならず、そうできることはシ
ミュレーション・ランによって確認されている。さら
に、この遅延が入力選択ビットＳの１次関数であること
が重要である。それが１次関数であるなら、Ｓの２つの
値について２回遅延測定を行えば、この回路に使用する
ｔfixedとｔblockが計算できる。ｔfixedとｔblockがわ
かると、次式が成立する。 Ｓ＝（所望の遅延−ｔfixed’）／ｔblock または、 Ｓ＝利得×所望の遅延＋オフセット ただし、 利得＝１／ｔblock、かつ オフセット＝−ｔfixed’／tblock
【００２３】あるいは、デマルチプレクサ４０の出力が
反転されているならば、図２に示した回路をＡＮＤゲー
トで実施することもできる。このような場合、選択され
ない出力が"１"となり、クロック入力１５における"０"
パルスがプログラマブルな個数のＡＮＤゲート中を伝播
できるようになるはずである。
反転されているならば、図２に示した回路をＡＮＤゲー
トで実施することもできる。このような場合、選択され
ない出力が"１"となり、クロック入力１５における"０"
パルスがプログラマブルな個数のＡＮＤゲート中を伝播
できるようになるはずである。
【００２４】デマルチプレクサ４０を遅延チェーンの前
に置くと、クロック信号がデマルチプレクサから出て遅
延チェーンに入るとすぐ、遅延制御ビットが変化できる
ようになり、第２パルスを注入する前に前のパルスが遅
延回路全体から出るのを待つ必要がなくなり、所与の時
間に複数のパルスがチェーン内に存在できることにな
る。あるサイクル中に注入されたパルスが、前のサイク
ルで注入されたパルスよりも前に遅延回路から出ること
すら可能である。例を挙げると、サイクル時間が４ナノ
秒のテスタを考えてみる。第１サイクルで遅延ビットが
それより大きな値、たとえば８ナノ秒に設定される。第
２サイクルの遅延はそれよりも小さな値、たとえば１ナ
ノ秒に設定される。「第１」パルスは８ナノ秒に出力さ
れるが、「第２」パルスは、 １サイクル＋プログラム遅延＝４＋１＝５ナノ秒 後に、すなわち「第１」パルスよりも前に出る。このた
め、各テスト・サイクルの開始時と停止時に「デッド・
ゾーン」ができる可能性がなくなり、テスト・ベクトル
時間をプログラミングする際にかなりの柔軟性が得られ
る。
に置くと、クロック信号がデマルチプレクサから出て遅
延チェーンに入るとすぐ、遅延制御ビットが変化できる
ようになり、第２パルスを注入する前に前のパルスが遅
延回路全体から出るのを待つ必要がなくなり、所与の時
間に複数のパルスがチェーン内に存在できることにな
る。あるサイクル中に注入されたパルスが、前のサイク
ルで注入されたパルスよりも前に遅延回路から出ること
すら可能である。例を挙げると、サイクル時間が４ナノ
秒のテスタを考えてみる。第１サイクルで遅延ビットが
それより大きな値、たとえば８ナノ秒に設定される。第
２サイクルの遅延はそれよりも小さな値、たとえば１ナ
ノ秒に設定される。「第１」パルスは８ナノ秒に出力さ
れるが、「第２」パルスは、 １サイクル＋プログラム遅延＝４＋１＝５ナノ秒 後に、すなわち「第１」パルスよりも前に出る。このた
め、各テスト・サイクルの開始時と停止時に「デッド・
ゾーン」ができる可能性がなくなり、テスト・ベクトル
時間をプログラミングする際にかなりの柔軟性が得られ
る。
【００２５】図２に示した回路は、単一ゲートよりも大
きな遅延を生成することができる。しかしこの回路で
は、非常に微細な遅延は許容されず、特に単一ゲートの
伝播遅延よりもずっと小さな遅延は許容されない。この
問題を解決するため、図３に示す高解像度プログラマブ
ル遅延回路（ＨＲＰＤＣ）を用いると、１０ピコ秒とい
う小さな遅延がプログラミングできるようになる。２つ
の電流スイッチ・エミッタ・フォロワ・インバータ回路
（ＣＳＥＦ）１００を相互に直列に接続することが好ま
しい。負荷ブロック１５０と呼ばれる、ＣＳＥＦ１００
に類似しているが、エミッタ・フォロワ出力段のない第
３の回路が、第１のＣＳＥＦ段の出力１１５に接続され
ている。２つのＣＳＥＦ回路１００中の遅延は、負荷ブ
ロック１５０の制御入力１２５における論理値（すなわ
ち２進値）を変えることによって変化させることができ
る。第１ＣＳＥＦ１００の入力（ＩＮ）（１０５）にお
ける立上りは、２個のＣＳＥＦを接続する出力線１１５
における立下りとなるが、制御入力１２５が高状態のと
き数ピコ秒遅延される。
きな遅延を生成することができる。しかしこの回路で
は、非常に微細な遅延は許容されず、特に単一ゲートの
伝播遅延よりもずっと小さな遅延は許容されない。この
問題を解決するため、図３に示す高解像度プログラマブ
ル遅延回路（ＨＲＰＤＣ）を用いると、１０ピコ秒とい
う小さな遅延がプログラミングできるようになる。２つ
の電流スイッチ・エミッタ・フォロワ・インバータ回路
（ＣＳＥＦ）１００を相互に直列に接続することが好ま
しい。負荷ブロック１５０と呼ばれる、ＣＳＥＦ１００
に類似しているが、エミッタ・フォロワ出力段のない第
３の回路が、第１のＣＳＥＦ段の出力１１５に接続され
ている。２つのＣＳＥＦ回路１００中の遅延は、負荷ブ
ロック１５０の制御入力１２５における論理値（すなわ
ち２進値）を変えることによって変化させることができ
る。第１ＣＳＥＦ１００の入力（ＩＮ）（１０５）にお
ける立上りは、２個のＣＳＥＦを接続する出力線１１５
における立下りとなるが、制御入力１２５が高状態のと
き数ピコ秒遅延される。
【００２６】制御入力１２５は３つの電流スイッチ・ト
ランジスタ入力（１０２、１１５、１２５）のうち最も
正の電圧なので、制御入力１２５が高状態のとき、負荷
ブロック１５０の共通エミッタ１５２も高状態である。
ベース１１５が変化している間、エミッタ１５２は固定
電圧レベルにあるので、トランジスタ１５１のベース・
エミッタ電圧ＶBEは強制的に変化する。この電圧遷移
は、ベース・エミッタ・キャパシタンスの充電のために
有限の時間を要する。
ランジスタ入力（１０２、１１５、１２５）のうち最も
正の電圧なので、制御入力１２５が高状態のとき、負荷
ブロック１５０の共通エミッタ１５２も高状態である。
ベース１１５が変化している間、エミッタ１５２は固定
電圧レベルにあるので、トランジスタ１５１のベース・
エミッタ電圧ＶBEは強制的に変化する。この電圧遷移
は、ベース・エミッタ・キャパシタンスの充電のために
有限の時間を要する。
【００２７】制御入力１２５が低状態のとき、出力線１
１５は３つの電流スイッチ・トランジスタ入力（１０
２、１１５、１２５）のうち最も正の電圧であり、した
がって共通エミッタ点１５２は自由に入力１１５を追跡
することができる。ＶBEは変化がなく、再充電の必要な
キャパシタンスはないので、出力線１１５における立下
りは幾分速く降下することができ、入力ＩＮ１０５と出
力ＯＵＴ１３５を接続する経路中の遅延は小さくなる。
入力１１５が（ノード１０２で）ＶRより下に低下する
と、ＶRが電流スイッチへの最も正の電圧入力となり、
エミッタ電圧を固定させる。このため、入力トランジス
タＶBEが変化して、出力線１１５における電圧の降下速
度が遅くなる。そうなるまでに、第２のＣＳＥＦインバ
ータ１００への入力が既に閾値電圧ＶRを越え、出力１
３５を切り換えるので、追加の遅延はない。
１５は３つの電流スイッチ・トランジスタ入力（１０
２、１１５、１２５）のうち最も正の電圧であり、した
がって共通エミッタ点１５２は自由に入力１１５を追跡
することができる。ＶBEは変化がなく、再充電の必要な
キャパシタンスはないので、出力線１１５における立下
りは幾分速く降下することができ、入力ＩＮ１０５と出
力ＯＵＴ１３５を接続する経路中の遅延は小さくなる。
入力１１５が（ノード１０２で）ＶRより下に低下する
と、ＶRが電流スイッチへの最も正の電圧入力となり、
エミッタ電圧を固定させる。このため、入力トランジス
タＶBEが変化して、出力線１１５における電圧の降下速
度が遅くなる。そうなるまでに、第２のＣＳＥＦインバ
ータ１００への入力が既に閾値電圧ＶRを越え、出力１
３５を切り換えるので、追加の遅延はない。
【００２８】図３に示したＨＲＰＤＣの相対遅延は、複
数の入力を備えた負荷ブロック１５０を使って増加させ
ることができる。この遅延の増加には、次の２つの要因
が寄与する。
数の入力を備えた負荷ブロック１５０を使って増加させ
ることができる。この遅延の増加には、次の２つの要因
が寄与する。
【００２９】ａ）追加の入力トランジスタが余分のキャ
パシタンスを導入する。
パシタンスを導入する。
【００３０】ｂ）入力トランジスタ間で電流が均等に分
割されるので、個々の各ベース・エミッタ・キャパシタ
ンスを放電するのに利用できるエミッタ電流が少なくな
る。
割されるので、個々の各ベース・エミッタ・キャパシタ
ンスを放電するのに利用できるエミッタ電流が少なくな
る。
【００３１】この遅延は負荷ブロック１５０の論理状態
によって制御できるので、遅延が変化する速度は、負荷
ブロックがある状態から他の状態に切り換わる速度によ
って制限される。この時間は通常は数百ピコ秒にすぎ
ず、したがってこの回路は、オンザフライで変化する遅
延を必要とする適用例によく適している。
によって制御できるので、遅延が変化する速度は、負荷
ブロックがある状態から他の状態に切り換わる速度によ
って制限される。この時間は通常は数百ピコ秒にすぎ
ず、したがってこの回路は、オンザフライで変化する遅
延を必要とする適用例によく適している。
【００３２】数ピコ秒から単一論理ゲート程度（すなわ
ち１００〜２００ピコ秒）の範囲の遅延を得るには、図
４に示したプログラマブル遅延構造を使用することもで
きる。複数のＨＲＰＤＣ５０１が相互に直列に接続され
る。複合ＨＲＰＤＣ（５０２）は、同じ複合ＨＲＰＤＣ
内の各ＨＲＰＤＣの制御入力を接続して、複合制御入力
５０３を形成することによって形成される。第１の複合
ＨＲＰＤＣ５０２は、ビット０（ＢO）によって制御さ
れる１つのＨＲＰＤＣから構成される。第２の複合ＨＲ
ＰＤＣはビット１（Ｂ1）によって制御される２個のＨ
ＲＰＤＣから構成され、以下同様である。各ＨＲＰＤＣ
の相対遅延値が同じ場合、この回路中の合計遅延は次の
ようになる。 ｔtotal＝ｔfixed＋Ｄ×ｔHRPDC 上式で、ｔtotalは構造中の遅延、ｔfixedはすべてのＨ
ＲＰＤＣ中の最小遅延、ｔHRPDCは、制御入力１２５上
の論理レベルが異なるために生じるＩＮ（図３の線１０
５）からＯＵＴ（図３の線１３５）への遅延の差として
定義される、１つのＨＲＰＤＣの相対遅延であり、Ｄは
遅延ビットＢO、Ｂ1．．．、によって形成される２進数
の値である。ただし、ＢOが最下位ビットである。した
がって次式が成立する。
ち１００〜２００ピコ秒）の範囲の遅延を得るには、図
４に示したプログラマブル遅延構造を使用することもで
きる。複数のＨＲＰＤＣ５０１が相互に直列に接続され
る。複合ＨＲＰＤＣ（５０２）は、同じ複合ＨＲＰＤＣ
内の各ＨＲＰＤＣの制御入力を接続して、複合制御入力
５０３を形成することによって形成される。第１の複合
ＨＲＰＤＣ５０２は、ビット０（ＢO）によって制御さ
れる１つのＨＲＰＤＣから構成される。第２の複合ＨＲ
ＰＤＣはビット１（Ｂ1）によって制御される２個のＨ
ＲＰＤＣから構成され、以下同様である。各ＨＲＰＤＣ
の相対遅延値が同じ場合、この回路中の合計遅延は次の
ようになる。 ｔtotal＝ｔfixed＋Ｄ×ｔHRPDC 上式で、ｔtotalは構造中の遅延、ｔfixedはすべてのＨ
ＲＰＤＣ中の最小遅延、ｔHRPDCは、制御入力１２５上
の論理レベルが異なるために生じるＩＮ（図３の線１０
５）からＯＵＴ（図３の線１３５）への遅延の差として
定義される、１つのＨＲＰＤＣの相対遅延であり、Ｄは
遅延ビットＢO、Ｂ1．．．、によって形成される２進数
の値である。ただし、ＢOが最下位ビットである。した
がって次式が成立する。
【数２】
【００３３】ＨＲＰＤＣの代替実施例では、第２ＣＳＥ
Ｆインバータを省略し、その代わりに単純な非反転ＣＳ
ＥＦ回路を使用する。この代替回路では、所与の遅延範
囲を達成するのに使用するゲートの数は少なくなるが、
多数のＨＲＰＤＣを直列に接続するとき、パルス幅の歪
みを生じやすくなる。これらの歪みは、ＯＲゲートの長
い連鎖によく見られ、当業者には周知の「パルス収縮効
果」によって生じる。
Ｆインバータを省略し、その代わりに単純な非反転ＣＳ
ＥＦ回路を使用する。この代替回路では、所与の遅延範
囲を達成するのに使用するゲートの数は少なくなるが、
多数のＨＲＰＤＣを直列に接続するとき、パルス幅の歪
みを生じやすくなる。これらの歪みは、ＯＲゲートの長
い連鎖によく見られ、当業者には周知の「パルス収縮効
果」によって生じる。
【００３４】図５は、遅延された制御ビットを有する完
全なプログラマブル遅延構造を示す。各ＨＲＰＤＣ中の
固定遅延を補償し、それによってより高速のタイミング
・オンザフライを可能にするため、制御ビットが相互に
遅延される。各遅延ブロックＤ５０５の遅延は各ＨＲＰ
ＤＣの固定遅延（ｔD）に等しく、後者は２つのゲート
遅延から構成される。Ｄｌｙブロック５０４、すなわち
Ｄｌｙ1、Ｄｌｙ2、．．．、ＤｌｙN-1が先行諸段の遅
延を補償する（すなわち、Ｄｌｙ1＝１ｘｔD、Ｄｌｙ2
＝３ｘｔDなど）。したがって、高い方の値のビットに
ついて制御ビットに遅延を加えることにより、有効遅延
トグル周波数を増大させることができる。この遅延は、
各ＨＲＰＤＣ中の２個のＣＳＥＦインバータによって導
入される固定遅延を補償する。あるいは、Ｄｌｙ５０４
はｍ番目の段より前の複合ＨＲＰＤＣ５０２の固定遅延
を補償し、Ｄ遅延はｍ番目の複合ＨＲＰＤＣ５０２中の
固定遅延を補償するのに使用する。単一段の固定遅延
（たとえば２つのインバータ遅延）をｔDとすると、ｍ
番目の遅延は次式で与えられる。
全なプログラマブル遅延構造を示す。各ＨＲＰＤＣ中の
固定遅延を補償し、それによってより高速のタイミング
・オンザフライを可能にするため、制御ビットが相互に
遅延される。各遅延ブロックＤ５０５の遅延は各ＨＲＰ
ＤＣの固定遅延（ｔD）に等しく、後者は２つのゲート
遅延から構成される。Ｄｌｙブロック５０４、すなわち
Ｄｌｙ1、Ｄｌｙ2、．．．、ＤｌｙN-1が先行諸段の遅
延を補償する（すなわち、Ｄｌｙ1＝１ｘｔD、Ｄｌｙ2
＝３ｘｔDなど）。したがって、高い方の値のビットに
ついて制御ビットに遅延を加えることにより、有効遅延
トグル周波数を増大させることができる。この遅延は、
各ＨＲＰＤＣ中の２個のＣＳＥＦインバータによって導
入される固定遅延を補償する。あるいは、Ｄｌｙ５０４
はｍ番目の段より前の複合ＨＲＰＤＣ５０２の固定遅延
を補償し、Ｄ遅延はｍ番目の複合ＨＲＰＤＣ５０２中の
固定遅延を補償するのに使用する。単一段の固定遅延
（たとえば２つのインバータ遅延）をｔDとすると、ｍ
番目の遅延は次式で与えられる。
【数３】
【００３５】遅延制御ビットは、遅延させるべき信号が
遅延ネットワークに進入するとすぐ変化させることがで
きる。信号と制御ビットは同じ速度でネットワーク中を
伝播する。各制御ビットの遅延を、信号自体の直前にそ
の対応する遅延ブロックに到着するように調節すること
ができる。
遅延ネットワークに進入するとすぐ変化させることがで
きる。信号と制御ビットは同じ速度でネットワーク中を
伝播する。各制御ビットの遅延を、信号自体の直前にそ
の対応する遅延ブロックに到着するように調節すること
ができる。
【００３６】遅延ブロックによって発生する遅延が、工
程のばらつきのためにチップ間で変わることは当業者な
らすぐ理解できよう。この遅延を測定し補償することが
できる限り、それは問題にはならない。同じチップ上の
すべての遅延要素が同じ遅延を有する場合には、問題は
さらに小さい。問題なのは、遅延が入力ビットの線形関
数であることである。実際にそうであるなら、簡単な２
点測点を行って回路の利得係数及びオフセット係数を計
算することができる。これらの係数がわかっている場
合、所望の任意の遅延に関するＢ制御ビットＮの値は次
式で与えられる。 Ｎ＝利得×所望の遅延＋オフセット
程のばらつきのためにチップ間で変わることは当業者な
らすぐ理解できよう。この遅延を測定し補償することが
できる限り、それは問題にはならない。同じチップ上の
すべての遅延要素が同じ遅延を有する場合には、問題は
さらに小さい。問題なのは、遅延が入力ビットの線形関
数であることである。実際にそうであるなら、簡単な２
点測点を行って回路の利得係数及びオフセット係数を計
算することができる。これらの係数がわかっている場
合、所望の任意の遅延に関するＢ制御ビットＮの値は次
式で与えられる。 Ｎ＝利得×所望の遅延＋オフセット
【００３７】図６を参照すると、前記の遅延回路を利用
した、本発明によるプログラマブル・パルス発生器の簡
略化した構造図が示されている。
した、本発明によるプログラマブル・パルス発生器の簡
略化した構造図が示されている。
【００３８】このプログラマブル・パルス発生器は、そ
れぞれ所与のサイクル内のどこにでもクロック・パルス
を置くことのできる、複数のタイミング発生器２００か
ら構成される。さらに、これは任意のサイクル中にパル
スの発生を抑制する。タイミング発生器２００は、各発
生器２００ごとに所望の遅延値を選択する、タイミング
制御アレイ２１０によって駆動される。テスト・パター
ン発生器からの（入力線２０５を介した）データを使っ
て、タイミング制御アレイ２１０のアドレスを生成す
る。このアレイには、所望のタイミング・セットが事前
にロードされている。各テスタ・サイクルの始めに、そ
のサイクルの所望のタイミング・セットを選択するため
に、タイミング制御アレイ２１０にアドレスが供給され
る。タイミング発生器２００の出力はデータ・フォーマ
ッタ２２０中に供給され、そこで遅延タイミング発生ク
ロック（図示せず）を使用して出力パルスの立上りと立
下りを（線２２５で）生成する。すなわち、データ・フ
ォーマッタがタイミング発生器とあいまって、所望のエ
ッジ・タイミングを有する出力パルスを生成する。
れぞれ所与のサイクル内のどこにでもクロック・パルス
を置くことのできる、複数のタイミング発生器２００か
ら構成される。さらに、これは任意のサイクル中にパル
スの発生を抑制する。タイミング発生器２００は、各発
生器２００ごとに所望の遅延値を選択する、タイミング
制御アレイ２１０によって駆動される。テスト・パター
ン発生器からの（入力線２０５を介した）データを使っ
て、タイミング制御アレイ２１０のアドレスを生成す
る。このアレイには、所望のタイミング・セットが事前
にロードされている。各テスタ・サイクルの始めに、そ
のサイクルの所望のタイミング・セットを選択するため
に、タイミング制御アレイ２１０にアドレスが供給され
る。タイミング発生器２００の出力はデータ・フォーマ
ッタ２２０中に供給され、そこで遅延タイミング発生ク
ロック（図示せず）を使用して出力パルスの立上りと立
下りを（線２２５で）生成する。すなわち、データ・フ
ォーマッタがタイミング発生器とあいまって、所望のエ
ッジ・タイミングを有する出力パルスを生成する。
【００３９】図７は、図６のプログラマブル・パルス発
生器の好ましい実施例を示す。各タイミング発生器２０
０は、３つのタイプの遅延要素を組み合わせて、非常に
線形な高解像度の遅延レンジを実現する。各遅延要素
は、この遅延レンジ全体にわたって、工程のばらつきを
補償するのに十分なオーバーラップを備えた線形遅延遷
移関数（相対伝播遅延をディジタル入力に対してプロッ
トすることによって得られる）を生成するように最適化
されている。３つの遅延要素とは、入力クロックのサイ
クル時間をその遅延要素として使用する粗遅延４０１
と、論理ゲートの伝播遅延をその遅延要素として使用す
る微細遅延４０３と、ディジタル的に制御されるゲート
負荷を遅延要素として使用する超微細遅延４０２であ
る。
生器の好ましい実施例を示す。各タイミング発生器２０
０は、３つのタイプの遅延要素を組み合わせて、非常に
線形な高解像度の遅延レンジを実現する。各遅延要素
は、この遅延レンジ全体にわたって、工程のばらつきを
補償するのに十分なオーバーラップを備えた線形遅延遷
移関数（相対伝播遅延をディジタル入力に対してプロッ
トすることによって得られる）を生成するように最適化
されている。３つの遅延要素とは、入力クロックのサイ
クル時間をその遅延要素として使用する粗遅延４０１
と、論理ゲートの伝播遅延をその遅延要素として使用す
る微細遅延４０３と、ディジタル的に制御されるゲート
負荷を遅延要素として使用する超微細遅延４０２であ
る。
【００４０】後の２つの要素は以前に開示されている。
図７は、それらをどう組み合わせれば、高性能のパルス
発生システムが得られるかを示している。その動作を以
下の３節に要約する。
図７は、それらをどう組み合わせれば、高性能のパルス
発生システムが得られるかを示している。その動作を以
下の３節に要約する。
【００４１】粗遅延 図８に、１つの入力と４つの出力を備える粗遅延回路を
示す。カウンタ３００が入力クロック１０５のサイクル
をカウントする。比較機構３１０がカウンタの出力を適
当な遅延レジスタ３２０の内容と比較し、それらが一致
するとき出力パルスを（線３１５に）発生する。このパ
ルスは、入力クロックのＤサイクルだけ遅延される。た
だし、Ｄは遅延レジスタ内の値である。遅延解像度は入
力クロックの周期である。カウンタ３００は、入力クロ
ック１０５をＲＲで割る、Ｎビットの可変モジュラス・
カウンタである。ただし、ＲＲは１と２Nの間の値であ
る。これによって、粗遅延回路３１５の周波数が制御さ
れる。出力周波数またはテスト周波数ｆtは次式で与え
られる。 ｆt＝ｆo／ＲＲ
示す。カウンタ３００が入力クロック１０５のサイクル
をカウントする。比較機構３１０がカウンタの出力を適
当な遅延レジスタ３２０の内容と比較し、それらが一致
するとき出力パルスを（線３１５に）発生する。このパ
ルスは、入力クロックのＤサイクルだけ遅延される。た
だし、Ｄは遅延レジスタ内の値である。遅延解像度は入
力クロックの周期である。カウンタ３００は、入力クロ
ック１０５をＲＲで割る、Ｎビットの可変モジュラス・
カウンタである。ただし、ＲＲは１と２Nの間の値であ
る。これによって、粗遅延回路３１５の周波数が制御さ
れる。出力周波数またはテスト周波数ｆtは次式で与え
られる。 ｆt＝ｆo／ＲＲ
【００４２】入力クロック周波数ｆoおよび反復速度制
御ＲＲを変えることにより、所望のどんな出力周波数ｆ
tを生成することも可能である。微細遅延及び超微細遅
延の遅延範囲を最小にするために、ｆoができるだけ大
きいことが望ましい。好ましい実施例では、８ビット・
カウンタ（Ｎ＝８）を使用し、２マイクロ秒から４ナノ
秒の間のどんなサイクル時間の生成にも十分な１２５〜
２５０ＭＨｚの範囲のｆoを用いる。この入力周波数範
囲では、粗遅延解像度は４ナノ秒と８ナノ秒の間とな
る。カウンタの値はＲＲ−１を決して越えないので、所
望の遅延をＤ≧ＲＲにプログラムすることによって、出
力パルスの生成を制御することができる。
御ＲＲを変えることにより、所望のどんな出力周波数ｆ
tを生成することも可能である。微細遅延及び超微細遅
延の遅延範囲を最小にするために、ｆoができるだけ大
きいことが望ましい。好ましい実施例では、８ビット・
カウンタ（Ｎ＝８）を使用し、２マイクロ秒から４ナノ
秒の間のどんなサイクル時間の生成にも十分な１２５〜
２５０ＭＨｚの範囲のｆoを用いる。この入力周波数範
囲では、粗遅延解像度は４ナノ秒と８ナノ秒の間とな
る。カウンタの値はＲＲ−１を決して越えないので、所
望の遅延をＤ≧ＲＲにプログラムすることによって、出
力パルスの生成を制御することができる。
【００４３】図８の粗遅延回路は、単一のカウンタ３０
０と、それぞれの出力３１５で多数のプログラマブル粗
遅延を生成するようにそれぞれ遅延レジスタ３２０によ
って制御される複数の比較機構３１０とを備える。これ
によって、粗遅延論理回路の全体寸法が減少する。
０と、それぞれの出力３１５で多数のプログラマブル粗
遅延を生成するようにそれぞれ遅延レジスタ３２０によ
って制御される複数の比較機構３１０とを備える。これ
によって、粗遅延論理回路の全体寸法が減少する。
【００４４】微細遅延 微細遅延回路は、図２に示したプログラマブル遅延回路
によって提供される。デマルチプレクサ４０が、入力ク
ロック１５を１つまたは複数のＯＲブロック５０を介し
て送る。各ＯＲゲートは、同一またはほぼ同じ伝播遅延
を有すると仮定する。したがって、線形遅延関数が生じ
る。
によって提供される。デマルチプレクサ４０が、入力ク
ロック１５を１つまたは複数のＯＲブロック５０を介し
て送る。各ＯＲゲートは、同一またはほぼ同じ伝播遅延
を有すると仮定する。したがって、線形遅延関数が生じ
る。
【００４５】微細遅延は完全なタイミング発生器構造の
最終要素として配置するのが最も好都合なことに留意さ
れたい。それは、微細遅延の構造により、クロック・パ
ルスが微細遅延入力に入った直後に、遅延制御ビットが
変化できるからである。クロック・パルスが遅延回路か
ら出るのを待つ必要がない。微細遅延の最大遅延はテス
タのサイクル時間（すなわち、遅延制御ビットが変化す
る速度）を超えることがあり得るので、微細遅延の後に
他の遅延要素があればタイミング・オンザフライの実施
が難しくなる。このため、微細遅延を最終要素として置
くのが最善である。さらに、微細遅延を最後に置くと、
パルスが遅延されて次のサイクルに入り込むことが可能
になる。その結果、タイミング・パルスを所与のサイク
ル内のどこに置けるかの制限がなくなる。
最終要素として配置するのが最も好都合なことに留意さ
れたい。それは、微細遅延の構造により、クロック・パ
ルスが微細遅延入力に入った直後に、遅延制御ビットが
変化できるからである。クロック・パルスが遅延回路か
ら出るのを待つ必要がない。微細遅延の最大遅延はテス
タのサイクル時間（すなわち、遅延制御ビットが変化す
る速度）を超えることがあり得るので、微細遅延の後に
他の遅延要素があればタイミング・オンザフライの実施
が難しくなる。このため、微細遅延を最終要素として置
くのが最善である。さらに、微細遅延を最後に置くと、
パルスが遅延されて次のサイクルに入り込むことが可能
になる。その結果、タイミング・パルスを所与のサイク
ル内のどこに置けるかの制限がなくなる。
【００４６】ＯＲブロック５０の数が２の累乗でない場
合、（すなわち、未使用のデマルチプレクサ出力がある
場合）、無効な遅延値をプログラムすることによって出
力パルスを抑制することができる。例を挙げると、４５
ステップの微細遅延では６個の選択ビットが必要となる
（２6＝６４）。したがって４５より大きな遅延数をプ
ログラミングすると出力パルスが抑制できる。
合、（すなわち、未使用のデマルチプレクサ出力がある
場合）、無効な遅延値をプログラムすることによって出
力パルスを抑制することができる。例を挙げると、４５
ステップの微細遅延では６個の選択ビットが必要となる
（２6＝６４）。したがって４５より大きな遅延数をプ
ログラミングすると出力パルスが抑制できる。
【００４７】この回路の好ましい実施例では、各ＯＲブ
ロックごとに２個のＮＯＲゲートがステップ当り合計２
２０ピコ秒使用され、それによってＯＲゲートの長いチ
ェーンの共通のパルス収縮効果が最小になる。解像度を
約１１０ピコ秒より小さく減少させるために、微細遅延
の始動時に単一ゲート遅延を経路中に切り換えることが
できる。この微細遅延の全範囲は約１０ナノ秒である。
ロックごとに２個のＮＯＲゲートがステップ当り合計２
２０ピコ秒使用され、それによってＯＲゲートの長いチ
ェーンの共通のパルス収縮効果が最小になる。解像度を
約１１０ピコ秒より小さく減少させるために、微細遅延
の始動時に単一ゲート遅延を経路中に切り換えることが
できる。この微細遅延の全範囲は約１０ナノ秒である。
【００４８】超微細遅延 超微細遅延の動作を図３に示す。前述のように、この回
路は、ディジタル制御のゲート負荷を使用して、１０ピ
コ秒より小さな相対遅延ステップを生成することのでき
るＨＲＰＤＣを生成する。図４に示すようなプログラマ
ブル遅延構造を使っていくつかのＨＲＰＤＣを組み合わ
せると、ＨＲＰＤＣ遅延の任意の整数倍の遅延を得るこ
とができる。超微細遅延の全範囲は、微細遅延の最小ス
テップ・サイズとオーバーラップするように設計され
る。好ましい実施例では、超微細遅延の最大範囲は約２
００ピコ秒であり、単一ＯＲゲートの１１０ピコ秒の遅
延をカバーするのに十二分である。
路は、ディジタル制御のゲート負荷を使用して、１０ピ
コ秒より小さな相対遅延ステップを生成することのでき
るＨＲＰＤＣを生成する。図４に示すようなプログラマ
ブル遅延構造を使っていくつかのＨＲＰＤＣを組み合わ
せると、ＨＲＰＤＣ遅延の任意の整数倍の遅延を得るこ
とができる。超微細遅延の全範囲は、微細遅延の最小ス
テップ・サイズとオーバーラップするように設計され
る。好ましい実施例では、超微細遅延の最大範囲は約２
００ピコ秒であり、単一ＯＲゲートの１１０ピコ秒の遅
延をカバーするのに十二分である。
【００４９】出力される前に、データ・フォーマッタは
タイミング発生器の出力を使って、出力パルスの立上り
及び立下りを位置決めする。典型的なデータ・フォーマ
ッタは、セット／リセット・フリップフロップを使って
実施することが好ましい。
タイミング発生器の出力を使って、出力パルスの立上り
及び立下りを位置決めする。典型的なデータ・フォーマ
ッタは、セット／リセット・フリップフロップを使って
実施することが好ましい。
【００５０】タイミング制御アレイ タイミング・オンザフライを実施するため、所望のタイ
ミング値をアレイに記憶し、そのアレイの出力で各タイ
ミング発生器２００を駆動する（図７参照）。各テスタ
・サイクルごとに、パターン発生器がアレイ・アドレス
を供給し、そのアドレスを使って、そのサイクルの所望
のタイミング値を選択する。
ミング値をアレイに記憶し、そのアレイの出力で各タイ
ミング発生器２００を駆動する（図７参照）。各テスタ
・サイクルごとに、パターン発生器がアレイ・アドレス
を供給し、そのアドレスを使って、そのサイクルの所望
のタイミング値を選択する。
【００５１】この概念を実際に実施する際には、悪いと
きにアレイ出力を変更しないように細心の注意を払わな
ければならない。そうしないと、タイミング情報が失わ
れて、正しくないテスタ出力が生じる可能性がある。こ
れは、既存の（すべてとはいかずとも）大部分のタイミ
ング発生器回路が、テスタ・サイクル時間より大きな絶
対伝播遅延を有することで説明できる。（絶対遅延と
は、最小（ゼロ）相対遅延がプログラムされているとき
の回路中の遅延をいう）。したがって、制御ビットが新
しい値に変化したときに、タイミング・パルスがまだ遅
延発生器中を進行中である可能性が高い。これは、予期
できない悪い結果を与える可能性がある。この問題を解
決する１つの方法は、タイミング発生器セクション中の
バルク遅延を補償するために遅延を追加することであ
る。これは一般にかなりのＩＣ表面積を消費する可能性
がある。好ましい実施例では、タイミング制御アレイ
を、タイミング発生器の各主要部分ごとに１つずつ、い
くつかの小形アレイ（４２０、４３０、４４０）に区分
する。各アレイ（４５０及び４６０）のアドレス線に遅
延要素を追加する。これらのアドレス遅延要素は、各タ
イミング発生器要素中の絶対遅延を補償するように調整
される。パターン発生器からのビットが既に変化してい
る場合でも、各タイミング発生器要素遅延制御ビットは
適切な時間に到着する。
きにアレイ出力を変更しないように細心の注意を払わな
ければならない。そうしないと、タイミング情報が失わ
れて、正しくないテスタ出力が生じる可能性がある。こ
れは、既存の（すべてとはいかずとも）大部分のタイミ
ング発生器回路が、テスタ・サイクル時間より大きな絶
対伝播遅延を有することで説明できる。（絶対遅延と
は、最小（ゼロ）相対遅延がプログラムされているとき
の回路中の遅延をいう）。したがって、制御ビットが新
しい値に変化したときに、タイミング・パルスがまだ遅
延発生器中を進行中である可能性が高い。これは、予期
できない悪い結果を与える可能性がある。この問題を解
決する１つの方法は、タイミング発生器セクション中の
バルク遅延を補償するために遅延を追加することであ
る。これは一般にかなりのＩＣ表面積を消費する可能性
がある。好ましい実施例では、タイミング制御アレイ
を、タイミング発生器の各主要部分ごとに１つずつ、い
くつかの小形アレイ（４２０、４３０、４４０）に区分
する。各アレイ（４５０及び４６０）のアドレス線に遅
延要素を追加する。これらのアドレス遅延要素は、各タ
イミング発生器要素中の絶対遅延を補償するように調整
される。パターン発生器からのビットが既に変化してい
る場合でも、各タイミング発生器要素遅延制御ビットは
適切な時間に到着する。
【００５２】この方法は、アレイ・アドレス・ビットの
数が遅延制御ビットの数より小さいとき、より効率がよ
い。好ましい実施例では、タイミング制御アレイは、４
つのアドレス・ビットによって選択される１６のワード
を有する。各ワードは、各タイミング発生器ごとに２０
ビット、１ワード当り合計８０ビットを含んでいる。し
たがって、８０の遅延制御ビットに遅延を追加するより
も、４つのアドレス・ビットに追加する方がずっと難し
くない。
数が遅延制御ビットの数より小さいとき、より効率がよ
い。好ましい実施例では、タイミング制御アレイは、４
つのアドレス・ビットによって選択される１６のワード
を有する。各ワードは、各タイミング発生器ごとに２０
ビット、１ワード当り合計８０ビットを含んでいる。し
たがって、８０の遅延制御ビットに遅延を追加するより
も、４つのアドレス・ビットに追加する方がずっと難し
くない。
【００５３】次に図９を参照すると、前述のプログラマ
ブル・パルス発生器から出力される複数の波形が示され
ている。４つの信号Ｓ１、Ｒ１、Ｓ２、Ｒ２は、４つの
タイミング発生器の出力を表す。Ｓ１及びＳ２はデータ
・フォーマッタへのセット入力として使われ、出力パル
スの立上りの位置を制御する。Ｒ１及びＲ２はデータ・
フォーマッタのリセット入力として使われ、出力パルス
の立下りの位置を制御する。
ブル・パルス発生器から出力される複数の波形が示され
ている。４つの信号Ｓ１、Ｒ１、Ｓ２、Ｒ２は、４つの
タイミング発生器の出力を表す。Ｓ１及びＳ２はデータ
・フォーマッタへのセット入力として使われ、出力パル
スの立上りの位置を制御する。Ｒ１及びＲ２はデータ・
フォーマッタのリセット入力として使われ、出力パルス
の立下りの位置を制御する。
【００５４】図１０に、これらの出力を発生するための
タイミング制御アレイの内容を示す。図１０の各行はタ
イミング制御アレイ中の１６のワードの１つに対応し、
各ワードが４つのタイミング発生器のうちの１つを制御
する。各タイミング発生器はその出力パルスが抑制され
る（ＯＦＦで示す）こともあり、遅延値を有することも
ある。
タイミング制御アレイの内容を示す。図１０の各行はタ
イミング制御アレイ中の１６のワードの１つに対応し、
各ワードが４つのタイミング発生器のうちの１つを制御
する。各タイミング発生器はその出力パルスが抑制され
る（ＯＦＦで示す）こともあり、遅延値を有することも
ある。
【００５５】図９に示す第１のサイクルは、第１のアレ
イ・ワード（すなわちアドレス１）を選択した結果を示
す。この場合、４つのタイミング発生器出力がすべて抑
制され、出力パルスは発生しない。
イ・ワード（すなわちアドレス１）を選択した結果を示
す。この場合、４つのタイミング発生器出力がすべて抑
制され、出力パルスは発生しない。
【００５６】第２サイクルは、第２のアレイ・ワード
（すなわちアドレス２）を選択した結果を示す。その場
合、タイミング発生器Ｓ１が時間０にパルスを発生し、
それによって時間０にプログラマブル・パルス発生器出
力に単一の立上りが生じる。
（すなわちアドレス２）を選択した結果を示す。その場
合、タイミング発生器Ｓ１が時間０にパルスを発生し、
それによって時間０にプログラマブル・パルス発生器出
力に単一の立上りが生じる。
【００５７】第３サイクル（すなわち、アドレス３）で
は、Ｒ１タイミング発生器が時間０にパルスを発生し、
それによって時間０に単一の立下りが生じる。ワード２
と３を交互に選択することにより、典型的な非ゼロ復帰
（ＮＲＺ）データ・パターンを発生させることができ
る。同様に、ワード４及び５もただし時間１ナノ秒にＮ
ＲＺパターンを発生する。ワード６は、同じサイクル内
で２つのタイミング発生器を選択することによって、ど
のように１復帰（Ｒ１）フォーマットが生成されるかを
示す。最後に、ワード７は４つのタイミング発生器をす
べて使って、同じサイクル内に２つのパルスを有する２
重パルス・フォーマットを生成する。
は、Ｒ１タイミング発生器が時間０にパルスを発生し、
それによって時間０に単一の立下りが生じる。ワード２
と３を交互に選択することにより、典型的な非ゼロ復帰
（ＮＲＺ）データ・パターンを発生させることができ
る。同様に、ワード４及び５もただし時間１ナノ秒にＮ
ＲＺパターンを発生する。ワード６は、同じサイクル内
で２つのタイミング発生器を選択することによって、ど
のように１復帰（Ｒ１）フォーマットが生成されるかを
示す。最後に、ワード７は４つのタイミング発生器をす
べて使って、同じサイクル内に２つのパルスを有する２
重パルス・フォーマットを生成する。
【００５８】ほんの二三の実施例を詳細に記述したが、
頭記の特許請求の範囲で詳細に定義される本発明の範囲
内で他の変形があることは当業者には自明であろう。
頭記の特許請求の範囲で詳細に定義される本発明の範囲
内で他の変形があることは当業者には自明であろう。
【図１】従来技術のプログラマブル遅延回路の概略構成
図である。
図である。
【図２】本発明の第１の好ましい実施例によるプログラ
マブル遅延回路の概略構成図である。
マブル遅延回路の概略構成図である。
【図３】標準の論理ゲートを使用してわずか数ピコ秒の
相対遅延を生成する、高解像度プログラマブル遅延回路
（ＨＲＰＤＣ）の概略図である。
相対遅延を生成する、高解像度プログラマブル遅延回路
（ＨＲＰＤＣ）の概略図である。
【図４】各ブロックが図３の１つのＨＲＰＤＣを表す、
本発明によるプログラマブル遅延構造の概略図である。
本発明によるプログラマブル遅延構造の概略図である。
【図５】各遅延ブロック中の固定遅延を補償するように
制御ビットが遅延され、それによってより速い速度でタ
イミング・オンザフライ変更が可能になる、遅延された
制御ビットをもつ完全なプログラマブル遅延構造の概略
構成図である。
制御ビットが遅延され、それによってより速い速度でタ
イミング・オンザフライ変更が可能になる、遅延された
制御ビットをもつ完全なプログラマブル遅延構造の概略
構成図である。
【図６】本発明によるプログラマブル・パルス発生器の
簡略化した概略構成図である。
簡略化した概略構成図である。
【図７】本発明によるプログラマブル・パルス発生器の
より詳細な概略構成図である。
より詳細な概略構成図である。
【図８】１個のカウンタと複数の比較回路を含む４入力
粗遅延回路の概略図である。
粗遅延回路の概略図である。
【図９】本発明で記述される「タイミング・オンザフラ
イ」を例示する、プログラマブル・パルス発生器のうち
の可能な出力波形を示す図である。
イ」を例示する、プログラマブル・パルス発生器のうち
の可能な出力波形を示す図である。
【図１０】図９によるプログラマブル・パルス発生器の
出力を発生するためのタイミング制御アレイの内容を示
す図である。
出力を発生するためのタイミング制御アレイの内容を示
す図である。
【符号の説明】 ３０ 遅延レジスタ ４０ デマルチプレクサ ５０ ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディン・リエン・ド アメリカ合衆国95136、カリフォルニア州 サンノゼ、キャピトル・ビレッジ・サーク ル 364 (72)発明者 アルギルダス・ジョーゼフ・グルオディス アメリカ合衆国12590、ニューヨーク州ワ ッピンガーズ・フォールズ、エッジヒル・ ドライブ 52
Claims (8)
- 【請求項１】サイクル時間を有するクロック信号を受け
取るための入力を有し、Ｎ個の出力を有する、１−Ｎデ
マルチプレクサと、 相互に直列に接続され、それぞれ前記デマルチプレクサ
の前記Ｎ個の出力のうちの１つによって制御される、Ｎ
個の論理ゲートと、 所定の遅延を定義する信号を受け入れるための入力と、
前記デマルチプレクサを駆動して、前記ゲートのうちの
少なくとも１つのゲート中を前記クロックを伝播させ、
前記Ｎ個の論理ゲートのうちの最後の論理ゲートで、前
記クロック信号に対して遅延した信号を出力するための
出力とを有する、レジスタとを備え、 前記所定の遅延が、前記クロック信号が前記デマルチプ
レクサ中を伝播するのに必要な時間に等しい時間間隔の
後に新しい遅延に再プログラムされ、 前記時間間隔が、前記クロック信号のサイクル時間より
小さく、前記クロック信号が前記Ｎ個の論理ゲートすべ
て中を伝播するのに必要な時間より小さいことを特徴と
する、 プログラマブル遅延回路。 - 【請求項２】ｔtotalが前記プログラマブル遅延回路中
の遅延であり、 ｔfixedが前記デマルチプレクサ中の遅延であり、 ｔblockが前記論理ゲートの１つ中の遅延であり、 Ｓが前記所定の遅延を表す数であるとして、 プログラマブル遅延が ｔtotal＝ｔfixed×（Ｓ＋１）ｔblock であることを特徴とする、請求項１に記載の回路。 - 【請求項３】論理ゲートの遅延よりも少なくとも１桁小
さな遅延を有し、タイミング・オンザフライ能力を提供
する、高解像力プログラマブル遅延回路（ＨＲＰＤＣ）
であって、 クロックによって提供される信号を受け取るための入力
と、出力とを有する、第１の論理ゲートと、 前記第１論理ゲートの出力に接続された入力と、クロッ
クによって提供される信号に対して遅延された信号を提
供するための出力とを有する、第２の論理ゲートと、 前記第１論理ゲートの出力に接続され、少なくとも１つ
の負荷ブロックを備える、負荷手段とを備え、 前記少なくとも１つの負荷ブロックがそれぞれ、負荷入
力と制御入力を有し、負荷入力が前記第１論理ゲートの
出力に提供され、制御入力が、前記第１論理ゲート上の
負荷の量を決定し、それによって前記第２論理ゲートの
出力で出力される信号がクロックによって提供される信
号に対して遅延している遅延の量を制御する制御信号を
提供することを特徴とする、 高解像度プログラマブル遅延回路。 - 【請求項４】クロック入力と制御入力と出力とを有し、
２M個の高解像度プログラマブル遅延回路（ＨＲＰＤ
Ｃ）を備える複合高解像度プログラマブル遅延回路であ
って、 前記各ＨＲＰＤＣが、クロック入力と制御入力と出力と
を有し、前記の１つのＨＲＰＤＣの出力を次のＨＲＰＤ
Ｃのクロック入力に接続することによって前記ＨＲＰＤ
Ｃが相互に直列に接続され、前記各ＨＲＰＤＣの各制御
入力が相互に接続されて複合回路の制御入力を形成する
ことを特徴とする、複合高解像度プログラマブル遅延回
路。 - 【請求項５】それぞれ２M個のＨＲＰＤＣを備え、それ
ぞれクロック入力と制御入力と出力とを有する、Ｎ個の
複合ＨＲＰＤＣを備える、プログラマブル遅延構造にお
いて、 前記複合ＨＲＰＤＣが、前記の１つの複合ＨＲＰＤＣの
出力を次の複合ＨＲＰＤＣのクロック入力に接続するこ
とによって、相互に直列に接続され、 前記複合ＨＲＰＤＣのうちの最初の複合ＨＲＰＤＣが２
0個のＨＲＰＤＣを含み、第２の複合ＨＲＰＤＣが２1個
のＨＲＰＤＣを含み、前記複合ＨＲＰＤＣのうちのＮ番
目の複合ＨＲＰＤＣが２N-1個のＨＲＰＤＣを含み、 ｔtotalが、構造中の遅延であり、 ｔfixedが、すべてのＨＲＰＤＣ中の最小遅延であり、 ｔHRPDCが、前記ＨＲＰＤＣの制御入力が所定の２進状
態にあるときのＨＲＰＤＣ中の遅延と、制御入力がそれ
と反対の２進状態にあるときの前記ＨＲＰＤＣ中の遅延
との差であり、 Ｄが、活動状態にあるＨＲＰＤＣの数に対応する数であ
るとして、 プログラマブル遅延構造が、 ｔtotal＝ｔfixed＋Ｄ×ｔHRPDC であり、 複合ＨＲＰＤＣの制御入力が最初のＨＲＰＤＣの制御入
力に接続される、 ことを特徴とする、プログラマブル遅延構造。 - 【請求項６】さらに、それぞれ入力と出力を有するＮ−
１個の遅延ブロックＤｌｙを備え、 その入力が、所定の遅延を指定する信号を提供し、 ｍ番目のブロックの出力が前記複合ＨＲＰＤＣのうち
（ｍ＋１）番目の複合ＨＲＰＤＣの前記制御入力に、前
記クロック入力における信号が前記複合ＨＲＰＤＣの前
記制御入力と整列するように接続され、 ｔDが前記ＨＲＰＤＣの１つ中の遅延であるとして、 ｍ番目のブロックの遅延が Ｄｌｙm＝ｔD×（２m−１） であることを特徴とする、請求項５に記載のプログラマ
ブル遅延構造。 - 【請求項７】遅延の広い範囲にわたって線形高解像度遅
延を提供し、遅延のオーバーラップを提供し、出力パル
スを予め定義したエッジをもつように整形するための、
プログラマブル・パルス発生器において、 複数の入力と出力とを有し、各入力が、生成すべき所定
の遅延を選択するためにそれぞれ当該のデータ線に接続
され、アレイがアドレスを決定するためのアドレス線を
有する、タイミング制御アレイと、 それぞれクロッキング手段によって駆動されるクロック
入力と、前記タイミング制御アレイの出力に接続された
複数の制御入力と、前記クロック入力信号に対して遅延
された信号を提供する出力とを有する、Ｎ個のタイミン
グ発生器と、 Ｎ個の入力と出力とを有し、前記各入力がそれぞれ前記
Ｎ個のタイミング発生器の出力の１つによって駆動さ
れ、前記各入力が前記出力における信号の立上りまたは
立下りを制御する、データ・フォーマッタとを備え、 前記データ・フォーマッタが、前記Ｎ個の入力における
信号を組み合わせて、前記入力クロック信号に対して遅
延された立上り及び立下りを有するパルスを形成するこ
とを特徴とする、 プログラマブル・パルス発生器。 - 【請求項８】論理ゲートの遅延よりも少なくとも１桁小
さい遅延を有し、タイミング・オンザフライ能力を提供
する、高解像度プログラマブル遅延回路であって、 クロックによって提供される信号を受け取るための入力
と、クロック信号に対して遅延された信号を提供する１
つの出力とを有する、論理ゲートと、 論理ゲートの出力に接続され、少なくとも１つの負荷ブ
ロックを備える負荷手段とを備え、 前記少なくとも１つの負荷ブロックがそれぞれ、負荷入
力と制御入力とを有し、負荷入力が論理ゲートの出力に
接続され、制御入力が、前記論理ゲート上での負荷の量
を決定する制御信号を提供し、それによって前記論理ゲ
ートの出力において出力される信号がクロックによって
提供される信号に対して遅延される遅延の量を制御する
ことを特徴とする、高解像度プログラマブル遅延回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/985,405 US5376849A (en) | 1992-12-04 | 1992-12-04 | High resolution programmable pulse generator employing controllable delay |
| US985405 | 1992-12-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232709A true JPH06232709A (ja) | 1994-08-19 |
| JP2557185B2 JP2557185B2 (ja) | 1996-11-27 |
Family
ID=25531456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5296662A Expired - Lifetime JP2557185B2 (ja) | 1992-12-04 | 1993-11-26 | 高解像度プログラマブル・パルス発生器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5376849A (ja) |
| EP (1) | EP0600815A3 (ja) |
| JP (1) | JP2557185B2 (ja) |
| CA (1) | CA2109042A1 (ja) |
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| US7368967B2 (en) | 1994-09-29 | 2008-05-06 | Fujitsu Limited | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
| US7633326B2 (en) | 1994-09-29 | 2009-12-15 | Fujitsu Microelectronics Limited | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US5376849A (en) | 1994-12-27 |
| CA2109042A1 (en) | 1994-06-05 |
| JP2557185B2 (ja) | 1996-11-27 |
| EP0600815A2 (en) | 1994-06-08 |
| EP0600815A3 (en) | 1995-04-05 |
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