JP3435336B2 - クロック同期遅延制御回路及びクロック同期遅延制御方法 - Google Patents
クロック同期遅延制御回路及びクロック同期遅延制御方法Info
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- JP3435336B2 JP3435336B2 JP06906098A JP6906098A JP3435336B2 JP 3435336 B2 JP3435336 B2 JP 3435336B2 JP 06906098 A JP06906098 A JP 06906098A JP 6906098 A JP6906098 A JP 6906098A JP 3435336 B2 JP3435336 B2 JP 3435336B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
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- G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
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- G06F1/10—Distribution of clock signals, e.g. skew
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Description
【０００１】
【発明の属する技術分野】本発明は、広い周波数帯域で
同期制御するものに好適なクロック同期遅延制御回路及
びクロック同期遅延制御方法に関する。
同期制御するものに好適なクロック同期遅延制御回路及
びクロック同期遅延制御方法に関する。
【０００２】
【従来の技術】近年、コンピュータシステムにおいて
は、処理の高速化の要求からシンクロナスＤＲＡＭ等の
クロック同期型のメモリを採用することがある。同期型
のメモリは、メモリ回路を制御するクロックに対して同
期したクロックをメモリ内部でも使用するようになって
いる。
は、処理の高速化の要求からシンクロナスＤＲＡＭ等の
クロック同期型のメモリを採用することがある。同期型
のメモリは、メモリ回路を制御するクロックに対して同
期したクロックをメモリ内部でも使用するようになって
いる。
【０００３】メモリ内部で使用するクロック（以下、内
部クロックという）とメモリ回路を制御するクロック等
の外部クロックとの間に遅延が生じると、特に動作速度
が高速である場合には遅延量が僅かであっても、回路の
誤動作が発生しやすくなってしまう。
部クロックという）とメモリ回路を制御するクロック等
の外部クロックとの間に遅延が生じると、特に動作速度
が高速である場合には遅延量が僅かであっても、回路の
誤動作が発生しやすくなってしまう。
【０００４】そこで、内部クロックを外部クロックに同
期させるためのクロック同期遅延制御回路が半導体集積
回路内に設けられる。
期させるためのクロック同期遅延制御回路が半導体集積
回路内に設けられる。
【０００５】図３６はこのような従来のクロック同期遅
延制御回路20を示す回路図である。また、図３７はその
原理を説明するための波形図である。図３６の回路は、
クロック同期遅延制御回路として本件出願人が先に出願
した特願平８−１００９７６号明細書にて提案したＳＴ
ＢＤ（Synchronous Traced Backwards Delay）を採用し
たものである。
延制御回路20を示す回路図である。また、図３７はその
原理を説明するための波形図である。図３６の回路は、
クロック同期遅延制御回路として本件出願人が先に出願
した特願平８−１００９７６号明細書にて提案したＳＴ
ＢＤ（Synchronous Traced Backwards Delay）を採用し
たものである。
【０００６】図３６において、入力端子１には図３７
（ａ）に示す外部クロックＣＫが入力される。この外部
クロックＣＫはレシーバ２を介して取込まれる。レシー
バ２は、外部クロックを波形整形して増幅したクロック
ＣＬＫを出力する。レシーバ２における遅延量をＤ1 で
あるものとすると、レシーバ２の出力クロックＣＬＫは
図３７（ｂ）に示すものとなる。なお、外部クロックＣ
Ｋの周期はτであるものとする。クロック同期遅延制御
回路20は、レシーバ２の出力クロックＣＬＫを（２τ−
Ｄ1 ）期間だけ遅延させることによって、外部クロック
に対して外部クロック周期の２周期分遅延した信号を生
成するようになっている。
（ａ）に示す外部クロックＣＫが入力される。この外部
クロックＣＫはレシーバ２を介して取込まれる。レシー
バ２は、外部クロックを波形整形して増幅したクロック
ＣＬＫを出力する。レシーバ２における遅延量をＤ1 で
あるものとすると、レシーバ２の出力クロックＣＬＫは
図３７（ｂ）に示すものとなる。なお、外部クロックＣ
Ｋの周期はτであるものとする。クロック同期遅延制御
回路20は、レシーバ２の出力クロックＣＬＫを（２τ−
Ｄ1 ）期間だけ遅延させることによって、外部クロック
に対して外部クロック周期の２周期分遅延した信号を生
成するようになっている。
【０００７】即ち、クロック同期遅延制御回路20は、先
ず、図３７（ｃ）に示すように、レシーバ２の出力クロ
ックＣＬＫの立ち上がりタイミングから時間Ａの後に立
ち上るパルスＦＣＬを生成する。このパルスＦＣＬの立
ち上がりから次のクロックＣＬＫの立ち上がりまでの時
間は、図３７（ｃ）に示すように、時間Δ（＝τ−Ａ）
である。クロック同期遅延制御回路20は、時間（τ−
Ａ）と同一の時間（τ−Ａ）を求め、パルスＦＣＬの立
ち上がりから時間２（τ−Ａ）の後に次のパルスＲＣＬ
を発生する。
ず、図３７（ｃ）に示すように、レシーバ２の出力クロ
ックＣＬＫの立ち上がりタイミングから時間Ａの後に立
ち上るパルスＦＣＬを生成する。このパルスＦＣＬの立
ち上がりから次のクロックＣＬＫの立ち上がりまでの時
間は、図３７（ｃ）に示すように、時間Δ（＝τ−Ａ）
である。クロック同期遅延制御回路20は、時間（τ−
Ａ）と同一の時間（τ−Ａ）を求め、パルスＦＣＬの立
ち上がりから時間２（τ−Ａ）の後に次のパルスＲＣＬ
を発生する。
【０００８】図３７（ｄ）はこの状態を示している。こ
の図３７（ｄ）に示すように、パルスＲＣＬの立ち上が
りから次のクロックＣＬＫの立ち上がりまでの時間は、
τ−Δ＝τ−（τ−Ａ）＝Ａである。ここで、パルスＲ
ＣＬの立ち上がりから次に入力される外部クロックＣＫ
の立ち上がりまでの時間をＤ2 とする。そうすると、図
３７から、レシーバ２によって外部クロックＣＫに対し
て時間Ｄ1 だけ遅延したクロックＣＬＫを、更に時間
Ａ，２（τ−Ａ），Ｄ2 だけ遅延させることによって、
外部クロックＣＫに２周期分遅延して同期した内部クロ
ックＣＫ′（図３７（ｅ））を作成することができるこ
とが分かる。
の図３７（ｄ）に示すように、パルスＲＣＬの立ち上が
りから次のクロックＣＬＫの立ち上がりまでの時間は、
τ−Δ＝τ−（τ−Ａ）＝Ａである。ここで、パルスＲ
ＣＬの立ち上がりから次に入力される外部クロックＣＫ
の立ち上がりまでの時間をＤ2 とする。そうすると、図
３７から、レシーバ２によって外部クロックＣＫに対し
て時間Ｄ1 だけ遅延したクロックＣＬＫを、更に時間
Ａ，２（τ−Ａ），Ｄ2 だけ遅延させることによって、
外部クロックＣＫに２周期分遅延して同期した内部クロ
ックＣＫ′（図３７（ｅ））を作成することができるこ
とが分かる。
【０００９】図３７（ｂ）乃至（ｅ）に示すように、Ｄ
1 ，Ｄ2 ，Ａ相互間では（Ｄ2 ＋Ｄ1 ）＝Ａの関係を有
する。従って、時間Ｄ2 が出力段における遅延量である
ものとすると、レシーバ２による遅延量Ｄ1 と出力段に
おける遅延量Ｄ2 との和の遅延量Ａで動作する遅延素子
を設けると共に、時間２（τ−Ａ）の遅延量の遅延素子
を設けることによって、外部クロックに同期した内部ク
ロックを生成することができることになる。
1 ，Ｄ2 ，Ａ相互間では（Ｄ2 ＋Ｄ1 ）＝Ａの関係を有
する。従って、時間Ｄ2 が出力段における遅延量である
ものとすると、レシーバ２による遅延量Ｄ1 と出力段に
おける遅延量Ｄ2 との和の遅延量Ａで動作する遅延素子
を設けると共に、時間２（τ−Ａ）の遅延量の遅延素子
を設けることによって、外部クロックに同期した内部ク
ロックを生成することができることになる。
【００１０】図３６において、ディレイモニタ３はこの
遅延量Ａを得るためのものである。ディレイモニタ３は
レシーバ２からのクロックＣＬＫを遅延時間Ａだけ遅延
させた前進パルスＦＣＬを発生して前進パルス用遅延線
５に出力するようになっている。前進パルス用遅延線５
は遅延量（τ−Ａ）を得るためのものであり、また、後
退パルス用遅延線７も遅延時間（τ−Ａ）を得るための
ものである。後述するように、後退パルス用遅延線７の
出力である後退パルスＲＣＬは、外部クロックに対して
Ｄ1 ＋Ａ＋２（τ−Ａ）だけ遅延したものとなり、この
後退パルスＲＣＬは、出力バッファ８によって時間Ｄ2
だけ遅延されて内部クロックＣＫ′として出力されるよ
うになっている。
遅延量Ａを得るためのものである。ディレイモニタ３は
レシーバ２からのクロックＣＬＫを遅延時間Ａだけ遅延
させた前進パルスＦＣＬを発生して前進パルス用遅延線
５に出力するようになっている。前進パルス用遅延線５
は遅延量（τ−Ａ）を得るためのものであり、また、後
退パルス用遅延線７も遅延時間（τ−Ａ）を得るための
ものである。後述するように、後退パルス用遅延線７の
出力である後退パルスＲＣＬは、外部クロックに対して
Ｄ1 ＋Ａ＋２（τ−Ａ）だけ遅延したものとなり、この
後退パルスＲＣＬは、出力バッファ８によって時間Ｄ2
だけ遅延されて内部クロックＣＫ′として出力されるよ
うになっている。
【００１１】即ち、入力端子１を介して入力された外部
クロックＣＫは、Ｄ1 ＋Ａ＋２（τ−Ａ）＋Ｄ2 だけ遅
延して出力バッファ８から出力されることになる。ディ
レイモニタ３の遅延量ＡをＤ1 ＋Ｄ2 に設定すると、出
力バッファ８からは外部クロックＣＫに対して２τだけ
遅延して同期した内部クロックＣＫ′が得られることに
なる。
クロックＣＫは、Ｄ1 ＋Ａ＋２（τ−Ａ）＋Ｄ2 だけ遅
延して出力バッファ８から出力されることになる。ディ
レイモニタ３の遅延量ＡをＤ1 ＋Ｄ2 に設定すると、出
力バッファ８からは外部クロックＣＫに対して２τだけ
遅延して同期した内部クロックＣＫ′が得られることに
なる。
【００１２】前進パルス用遅延線５及び後退パルス用遅
延線７は単位遅延ユニット４を複数段縦続接続すること
によって構成される。
延線７は単位遅延ユニット４を複数段縦続接続すること
によって構成される。
【００１３】図３８乃至図４０は夫々図３６中の単位遅
延ユニット４を構成する前進パルス用単位遅延素子、状
態保持素子及び後退パルス用単位遅延素子を示す回路図
である。また、図４１は図３６中の制御パルス生成回路
９を示す回路図である。
延ユニット４を構成する前進パルス用単位遅延素子、状
態保持素子及び後退パルス用単位遅延素子を示す回路図
である。また、図４１は図３６中の制御パルス生成回路
９を示す回路図である。
【００１４】図３６において、ディレイモニタ３からの
前進パルスＦＣＬは前進パルス用遅延線５の初段の前進
パルス用単位遅延素子５-1に供給され、後退パルス用遅
延線７の初段の後退パルス用単位遅延素子７-1からの後
退パルスＲＣＬは出力バッファ８に供給されるようにな
っている。また、各段の単位遅延ユニット４には制御パ
ルスＰ，/Ｐ 及びクロックＣＬＫが供給されるようにな
っている。
前進パルスＦＣＬは前進パルス用遅延線５の初段の前進
パルス用単位遅延素子５-1に供給され、後退パルス用遅
延線７の初段の後退パルス用単位遅延素子７-1からの後
退パルスＲＣＬは出力バッファ８に供給されるようにな
っている。また、各段の単位遅延ユニット４には制御パ
ルスＰ，/Ｐ 及びクロックＣＬＫが供給されるようにな
っている。
【００１５】上述したように、前進パルス用遅延線５に
よって前進パルスＦＣＬを時間（τ−Ａ）だけ伝播する
と共に、後退パルス用遅延線７によって後退パルスを
（τ−Ａ）だけ伝播する。前進パルス及び後退パルスを
時間（τ−Ａ）だけ伝播するために、この提案では状態
保持部６が採用される。
よって前進パルスＦＣＬを時間（τ−Ａ）だけ伝播する
と共に、後退パルス用遅延線７によって後退パルスを
（τ−Ａ）だけ伝播する。前進パルス及び後退パルスを
時間（τ−Ａ）だけ伝播するために、この提案では状態
保持部６が採用される。
【００１６】即ち、状態保持部６の各状態保持素子６-
1，６-2，…は、セット状態とリセット状態の２つの状
態を記憶するようになっている。前進パルス用単位遅延
素子５-1，５-2，…は後述する制御パルスＰが論理値
“１”に対応したハイレベル（以下、“Ｈ”という）の
場合には初期状態に設定され、制御パルスＰが論理値
“０”に対応したローレベル（以下、“Ｌ”という）の
場合には前進パルスを伝播するようになっている。そし
て、制御パルスＰが“Ｌ”のとき前進パルスが伝播され
ることによって、前進パルスが伝播した前進パルス用単
位遅延素子に接続された状態保持素子６-1，６-2，…は
順次セット状態となる。制御パルスＰはクロックＣＬＫ
に同期して立ち上がるように設定されており、前進パル
スが前進パルス用単位遅延線５を伝播する期間は、図３
７（ｃ）に示すように、時間Δである。
1，６-2，…は、セット状態とリセット状態の２つの状
態を記憶するようになっている。前進パルス用単位遅延
素子５-1，５-2，…は後述する制御パルスＰが論理値
“１”に対応したハイレベル（以下、“Ｈ”という）の
場合には初期状態に設定され、制御パルスＰが論理値
“０”に対応したローレベル（以下、“Ｌ”という）の
場合には前進パルスを伝播するようになっている。そし
て、制御パルスＰが“Ｌ”のとき前進パルスが伝播され
ることによって、前進パルスが伝播した前進パルス用単
位遅延素子に接続された状態保持素子６-1，６-2，…は
順次セット状態となる。制御パルスＰはクロックＣＬＫ
に同期して立ち上がるように設定されており、前進パル
スが前進パルス用単位遅延線５を伝播する期間は、図３
７（ｃ）に示すように、時間Δである。
【００１７】即ち、前進パルスは時間（τ−Ａ）だけ伝
播されるが、この時間（τ−Ａ）に対応した段数だけ状
態保持素子はリセット状態からセット状態に移行する。
即ち、状態保持素子は、前進パルスが伝播した前進パル
ス用遅延線５の段に対応する段以前の段ではセット状態
であり、以降の段ではリセット状態である。
播されるが、この時間（τ−Ａ）に対応した段数だけ状
態保持素子はリセット状態からセット状態に移行する。
即ち、状態保持素子は、前進パルスが伝播した前進パル
ス用遅延線５の段に対応する段以前の段ではセット状態
であり、以降の段ではリセット状態である。
【００１８】後退パルス用単位遅延素子７-1，７-2，…
は、状態保持素子がリセット状態の場合にはクロックＣ
ＬＫを伝播し、状態保持素子がセット状態になると、後
段の後退パルス用単位遅延素子の出力を伝播するように
なっている。従って、クロックＣＬＫの立ち上がりに同
期して制御パルスＰが“Ｈ”となることによって、前進
パルスの伝播が停止した段に対応する後退パルス用遅延
線７の段以降の段においては、“Ｈ”の出力が出力され
る。この“Ｈ”出力は、セット状態の後退パルス単位遅
延線を順次伝播して、（τ−Ａ）後に後退パルスとして
出力される。なお、Ｐが“Ｈ”の間に伝播された後退パ
ルスによって、状態保持素子はセット状態からリセット
状態に戻されるようになっている。
は、状態保持素子がリセット状態の場合にはクロックＣ
ＬＫを伝播し、状態保持素子がセット状態になると、後
段の後退パルス用単位遅延素子の出力を伝播するように
なっている。従って、クロックＣＬＫの立ち上がりに同
期して制御パルスＰが“Ｈ”となることによって、前進
パルスの伝播が停止した段に対応する後退パルス用遅延
線７の段以降の段においては、“Ｈ”の出力が出力され
る。この“Ｈ”出力は、セット状態の後退パルス単位遅
延線を順次伝播して、（τ−Ａ）後に後退パルスとして
出力される。なお、Ｐが“Ｈ”の間に伝播された後退パ
ルスによって、状態保持素子はセット状態からリセット
状態に戻されるようになっている。
【００１９】図３８はｎ段目の前進パルス用単位遅延素
子５-nを示している。端子21には（ｎ−１）段の前進パ
ルス用単位遅延素子５-(n-1)の出力である前進パルスＦ
ＣＬ(n-1) が入力される。前進パルスＦＣＬ(n-1) はク
ロックドインバータ24に供給され、クロックドインバー
タ24は制御パルス/Ｐ の“Ｌ”で活性化して導通する。
なお、/Ｐ はパルスＰの反転信号を意味する。クロック
ドインバータ24の出力はインバータ25を介して端子23か
ら出力されると共に、インバータ27を介して端子22から
出力されるようになっている。端子23の出力が前進パル
スＦＣＬ(n) として次段の前進パルス用単位遅延素子５
-(n+1)の入力端子21に供給されるようになっている。な
お、端子22は後述する状態保持素子の端子33に接続され
る。
子５-nを示している。端子21には（ｎ−１）段の前進パ
ルス用単位遅延素子５-(n-1)の出力である前進パルスＦ
ＣＬ(n-1) が入力される。前進パルスＦＣＬ(n-1) はク
ロックドインバータ24に供給され、クロックドインバー
タ24は制御パルス/Ｐ の“Ｌ”で活性化して導通する。
なお、/Ｐ はパルスＰの反転信号を意味する。クロック
ドインバータ24の出力はインバータ25を介して端子23か
ら出力されると共に、インバータ27を介して端子22から
出力されるようになっている。端子23の出力が前進パル
スＦＣＬ(n) として次段の前進パルス用単位遅延素子５
-(n+1)の入力端子21に供給されるようになっている。な
お、端子22は後述する状態保持素子の端子33に接続され
る。
【００２０】クロックドインバータ26には“Ｌ”の電位
が供給されている。クロックドインバータ26は制御パル
スＰの“Ｈ”で導通して、出力をインバータ25を介して
端子23に出力すると共に、インバータ27を介して端子22
に出力するようになっている。なお、インバータ25の出
力端には負荷調整用のインバータ28も接続されている。
が供給されている。クロックドインバータ26は制御パル
スＰの“Ｈ”で導通して、出力をインバータ25を介して
端子23に出力すると共に、インバータ27を介して端子22
に出力するようになっている。なお、インバータ25の出
力端には負荷調整用のインバータ28も接続されている。
【００２１】このような構成によれば、前進パルス用単
位遅延素子５-nは、制御パルスＰが“Ｈ”となることに
よってクロックドインバータ26が導通して、“Ｌ”の出
力を端子22，23から出力し、制御パルスＰが“Ｌ”とな
ることによってインバータ24が導通して、前段からの前
進パルスを後段に伝播するようになっている。
位遅延素子５-nは、制御パルスＰが“Ｈ”となることに
よってクロックドインバータ26が導通して、“Ｌ”の出
力を端子22，23から出力し、制御パルスＰが“Ｌ”とな
ることによってインバータ24が導通して、前段からの前
進パルスを後段に伝播するようになっている。
【００２２】図３９はｎ段目の状態保持素子６-nを示し
ている。状態保持素子６-nは、クロックドインバータ30
及びインバータ36によって構成されている。クロックド
インバータ30は、２つのｐＭＯＳトランジスタ37，38と
２つのｎＭＯＳトランジスタ39，40とによって構成され
ており、端子31乃至33を介して入力される信号によって
制御される。端子32には制御パルス/Ｐ が入力され、端
子33には（ｎ−ｙ）段目の前進パルスＦＣＬ(n-y) が入
力される。また、端子31には後退パルス用遅延線７から
（ｎ−ｘ）段目の後退パルスの反転信号/ＲＣＬ(n-x)が
入力される。ｐＭＯＳトランジスタ37とｎＭＯＳトラン
ジスタ40を/Ｐ で制御し、ｐＭＯＳトランジスタ38を/
ＲＣＬ、ｎＭＯＳトランジスタ39をＦＣＬ(n-y)で制御
してもよい。
ている。状態保持素子６-nは、クロックドインバータ30
及びインバータ36によって構成されている。クロックド
インバータ30は、２つのｐＭＯＳトランジスタ37，38と
２つのｎＭＯＳトランジスタ39，40とによって構成され
ており、端子31乃至33を介して入力される信号によって
制御される。端子32には制御パルス/Ｐ が入力され、端
子33には（ｎ−ｙ）段目の前進パルスＦＣＬ(n-y) が入
力される。また、端子31には後退パルス用遅延線７から
（ｎ−ｘ）段目の後退パルスの反転信号/ＲＣＬ(n-x)が
入力される。ｐＭＯＳトランジスタ37とｎＭＯＳトラン
ジスタ40を/Ｐ で制御し、ｐＭＯＳトランジスタ38を/
ＲＣＬ、ｎＭＯＳトランジスタ39をＦＣＬ(n-y)で制御
してもよい。
【００２３】クロックドインバータ30は、制御パルス/
Ｐ が“Ｌ”となることによって（ｎ−ｘ）段の後退パ
ルスに基づくレベルを出力し、制御パルス/Ｐ が“Ｈ”
となることによって（ｎ−ｙ）段の前進パルスに基づく
レベルを出力する。クロックドインバータ30の出力は、
インバータ36を介して端子34に供給されると共に、その
まま端子35にも供給される。端子34，35の出力は夫々状
態信号Ｑ及びその反転信号/Ｑ として後退パルス用遅延
線７に供給されるようになっている。
Ｐ が“Ｌ”となることによって（ｎ−ｘ）段の後退パ
ルスに基づくレベルを出力し、制御パルス/Ｐ が“Ｈ”
となることによって（ｎ−ｙ）段の前進パルスに基づく
レベルを出力する。クロックドインバータ30の出力は、
インバータ36を介して端子34に供給されると共に、その
まま端子35にも供給される。端子34，35の出力は夫々状
態信号Ｑ及びその反転信号/Ｑ として後退パルス用遅延
線７に供給されるようになっている。
【００２４】このような構成によれば、制御パルスＰの
“Ｌ”で、前進パルスＦＣＬ(n-y)が“Ｈ”となった段
（前進パルスが伝播された段）においては、状態信号Ｑ
はハイレベル（セット状態）となる。制御パルスＰが
“Ｌ”の場合には、状態信号Ｑは後退パルスＲＣＬの影
響を受けないので、前進パルスＦＣＬが“Ｌ”になって
も、状態信号Ｑは“Ｌ”のリセット状態にはならない。
“Ｌ”で、前進パルスＦＣＬ(n-y)が“Ｈ”となった段
（前進パルスが伝播された段）においては、状態信号Ｑ
はハイレベル（セット状態）となる。制御パルスＰが
“Ｌ”の場合には、状態信号Ｑは後退パルスＲＣＬの影
響を受けないので、前進パルスＦＣＬが“Ｌ”になって
も、状態信号Ｑは“Ｌ”のリセット状態にはならない。
【００２５】また、制御パルスＰの“Ｈ”期間で後退パ
ルスＲＣＬ(n-y) が“Ｈ”になった段（後退パルスが伝
播された段）においては、状態信号Ｑはローレベル（リ
セット状態）になる。
ルスＲＣＬ(n-y) が“Ｈ”になった段（後退パルスが伝
播された段）においては、状態信号Ｑはローレベル（リ
セット状態）になる。
【００２６】図４０はｎ段目の後退パルス用単位遅延素
子７-nを示している。端子44には後段の後退パルス用単
位遅延素子７-(n+1)からの後退パルスＲＣＬ(n+1) が入
力され、端子45にはレシーバ２からのクロックＣＬＫが
入力される。端子44，45に入力された信号は夫々クロッ
クインバータ46，47に供給される。
子７-nを示している。端子44には後段の後退パルス用単
位遅延素子７-(n+1)からの後退パルスＲＣＬ(n+1) が入
力され、端子45にはレシーバ２からのクロックＣＬＫが
入力される。端子44，45に入力された信号は夫々クロッ
クインバータ46，47に供給される。
【００２７】クロックドインバータ46は（ｎ＋ｚ）段目
の状態保持素子６-(n+z)からの状態信号Ｑ（ｎ＋ｚ）が
“Ｈ”になることによって導通し、クロックドインバー
タ47は（ｎ＋ｚ）段目の状態保持素子６-(n+z)からの状
態信号の反転信号/Ｑ（ｎ＋ｚ） が“Ｈ”になることに
よって導通する。クロックドインバータ46の出力端はイ
ンバータ48を介して端子41に接続されると共に、インバ
ータ49を介して端子42に接続される。また、クロックド
インバータ47の出力端はインバータ49を介して端子42に
接続されると共に、インバータ48を介して端子41に接続
される。インバータ48の出力はインバータ50を介して端
子43に接続されている。端子41は前段の後退パルス用単
位遅延素子７-(n-1)の端子44に接続されている。なお、
インバータ49は負荷調整用である。また、最終段の後退
パルス用単位遅延素子の入力端子44，45にはレシーバ２
からのクロックＣＬＫが供給される。
の状態保持素子６-(n+z)からの状態信号Ｑ（ｎ＋ｚ）が
“Ｈ”になることによって導通し、クロックドインバー
タ47は（ｎ＋ｚ）段目の状態保持素子６-(n+z)からの状
態信号の反転信号/Ｑ（ｎ＋ｚ） が“Ｈ”になることに
よって導通する。クロックドインバータ46の出力端はイ
ンバータ48を介して端子41に接続されると共に、インバ
ータ49を介して端子42に接続される。また、クロックド
インバータ47の出力端はインバータ49を介して端子42に
接続されると共に、インバータ48を介して端子41に接続
される。インバータ48の出力はインバータ50を介して端
子43に接続されている。端子41は前段の後退パルス用単
位遅延素子７-(n-1)の端子44に接続されている。なお、
インバータ49は負荷調整用である。また、最終段の後退
パルス用単位遅延素子の入力端子44，45にはレシーバ２
からのクロックＣＬＫが供給される。
【００２８】このような構成によれば、リセット状態を
示す状態信号Ｑが入力されている段においては、クロッ
クドインバータ47が導通しており、端子45からのクロッ
クＣＬＫが端子41から前段の後退パルス用単位遅延素子
７-(n-1)に出力される。また、セット状態を示す状態信
号Ｑが入力されている段においては、クロックドインバ
ータ46が導通しており、後段の後退パルス用単位遅延素
子７-(n+1)からの後退パルスＲＣＬ(n+1)が端子41から
前段の後退パルス用単位遅延素子７-(n-1)に出力され
る。
示す状態信号Ｑが入力されている段においては、クロッ
クドインバータ47が導通しており、端子45からのクロッ
クＣＬＫが端子41から前段の後退パルス用単位遅延素子
７-(n-1)に出力される。また、セット状態を示す状態信
号Ｑが入力されている段においては、クロックドインバ
ータ46が導通しており、後段の後退パルス用単位遅延素
子７-(n+1)からの後退パルスＲＣＬ(n+1)が端子41から
前段の後退パルス用単位遅延素子７-(n-1)に出力され
る。
【００２９】なお、図３８乃至図４０中のｘはジッタ対
策のものであり、ｙ，ｚは、前進パルスの伝播が開始し
た後（τ−Ａ）時間経過後のタイミングから、前進パル
スの伝播の停止及び後退パルスの伝播の開始までの遅延
時間を相殺するためのものである。但し、ｎは０より大
きい整数であり、x、y、zは整数である。
策のものであり、ｙ，ｚは、前進パルスの伝播が開始し
た後（τ−Ａ）時間経過後のタイミングから、前進パル
スの伝播の停止及び後退パルスの伝播の開始までの遅延
時間を相殺するためのものである。但し、ｎは０より大
きい整数であり、x、y、zは整数である。
【００３０】図３６において、レシーバ２からのクロッ
クＣＬＫはインバータ10にも供給される。インバータ10
はクロックＣＬＫを反転させたクロック/ＣＬＫ を出力
するようになっている。
クＣＬＫはインバータ10にも供給される。インバータ10
はクロックＣＬＫを反転させたクロック/ＣＬＫ を出力
するようになっている。
【００３１】単位遅延ユニット４に供給する制御パルス
Ｐ，/Ｐ は図４１に示す制御パルス生成回路９によって
生成される。制御パルス生成回路９は、入力端子56，55
に夫々クロックＣＬＫ及びその反転信号/ＣＬＫ が入力
される（図示略）。
Ｐ，/Ｐ は図４１に示す制御パルス生成回路９によって
生成される。制御パルス生成回路９は、入力端子56，55
に夫々クロックＣＬＫ及びその反転信号/ＣＬＫ が入力
される（図示略）。
【００３２】クロックＣＬＫは遅延素子57に供給され
る。遅延素子57は、ディレイモニタ３の遅延量Ａよりも
短い遅延時間Ａ′だけクロックＣＬＫを遅延させてノア
回路58に与える。ノア回路58には端子55からクロック/
ＣＬＫ も与えられており、ノア回路58は、２入力が共
に“Ｌ”の場合にのみ“Ｈ”となる制御パルスＰを出力
する。制御パルスＰはインバータ59によって反転され
て、制御パルス/Ｐ が得られる。
る。遅延素子57は、ディレイモニタ３の遅延量Ａよりも
短い遅延時間Ａ′だけクロックＣＬＫを遅延させてノア
回路58に与える。ノア回路58には端子55からクロック/
ＣＬＫ も与えられており、ノア回路58は、２入力が共
に“Ｌ”の場合にのみ“Ｈ”となる制御パルスＰを出力
する。制御パルスＰはインバータ59によって反転され
て、制御パルス/Ｐ が得られる。
【００３３】ＳＴＢＤを用いたクロック同期遅延制御回
路においては、前進パルスＦＣＬが初段の単位遅延ユニ
ットに入力する前に全ての前進パルス用単位遅延素子を
初期化する必要がある。この理由から、ディレイモニタ
３の遅延量Ａよりも狭幅の制御パルスＰを生成し、この
制御パルスＰによって制御を行うようになっている。
路においては、前進パルスＦＣＬが初段の単位遅延ユニ
ットに入力する前に全ての前進パルス用単位遅延素子を
初期化する必要がある。この理由から、ディレイモニタ
３の遅延量Ａよりも狭幅の制御パルスＰを生成し、この
制御パルスＰによって制御を行うようになっている。
【００３４】次に、このように構成された従来例の回路
の動作について図３６に示すブロック図及び図４２及び
図４３の波形図及び図４４及び図４５の説明図を参照し
て説明する。特に、前進パルスの伝播状態を状態保持部
に記憶し、その情報に基づいて後退パルスの伝播を制御
するというＳＴＢＤ特有の動作について詳しく説明す
る。なお、説明を簡略化するために、図３８乃至図４０
中のｘ，ｙ，ｚは、夫々ｘ＝ｙ＝０，ｚ＝１として説明
する。
の動作について図３６に示すブロック図及び図４２及び
図４３の波形図及び図４４及び図４５の説明図を参照し
て説明する。特に、前進パルスの伝播状態を状態保持部
に記憶し、その情報に基づいて後退パルスの伝播を制御
するというＳＴＢＤ特有の動作について詳しく説明す
る。なお、説明を簡略化するために、図３８乃至図４０
中のｘ，ｙ，ｚは、夫々ｘ＝ｙ＝０，ｚ＝１として説明
する。
【００３５】図４２（ａ）に示す周期τの外部クロック
ＣＫが入力端子1を通してレシーバ２に入力し、レシー
バ２から図４２（ｂ）に示すＣＬＫが生成される。レシ
ーバ２の遅延をＤ1 とするとＣＫに対しＣＬＫはＤ1 遅
延する。クロック同期遅延制御回路を用いない場合はこ
の遅延Ｄ1 がそのまま外部クロックと内部クロックのス
キューとなり、外部クロックが高周波になりτが小さく
なるほどこのスキューの影響は大きくなる。レシーバ２
の出力信号ＣＬＫはインバータ10と制御パルス生成回路
９とディレイモニタ３に入力する。制御パルス生成回路
９からは図４２（ｃ）に示すような制御パルスＰが生成
される。ディレイモニタ３の遅延時間をＡとすると制御
パルスＰのパルス幅Ａ′はＡより小さくなる。ディレイ
モニタ３の出力信号ＦＣＬはＣＬＫに対しＡだけ遅延し
て前進パルス用遅延線５の初段の前進パルス用単位遅延
素子５-1に入力する。
ＣＫが入力端子1を通してレシーバ２に入力し、レシー
バ２から図４２（ｂ）に示すＣＬＫが生成される。レシ
ーバ２の遅延をＤ1 とするとＣＫに対しＣＬＫはＤ1 遅
延する。クロック同期遅延制御回路を用いない場合はこ
の遅延Ｄ1 がそのまま外部クロックと内部クロックのス
キューとなり、外部クロックが高周波になりτが小さく
なるほどこのスキューの影響は大きくなる。レシーバ２
の出力信号ＣＬＫはインバータ10と制御パルス生成回路
９とディレイモニタ３に入力する。制御パルス生成回路
９からは図４２（ｃ）に示すような制御パルスＰが生成
される。ディレイモニタ３の遅延時間をＡとすると制御
パルスＰのパルス幅Ａ′はＡより小さくなる。ディレイ
モニタ３の出力信号ＦＣＬはＣＬＫに対しＡだけ遅延し
て前進パルス用遅延線５の初段の前進パルス用単位遅延
素子５-1に入力する。
【００３６】次に、前進パルスＦＣＬが前進パルス用遅
延線に入力し後退パルス用遅延線から出力信号ＲＣＬが
出力されるまでの動作を、図４３及び図４４及び図４５
を用いて詳細に説明する。図４４（ａ）乃至（ｃ）及び
図４５は夫々図４３のｔ0 乃至ｔ3 の状態を示してい
る。単位遅延回路の遅延時間を１０Δｄu 、パルス幅を
４Δｄu 、制御パルスＰの幅Ａ′を２Δｄu 、ディレイ
モニタの遅延時間Ａを３Δｄu とし、セット状態をＳ、
リセット状態をＲで表す。また、遅延線に記した“１”
（＝“Ｈ”）と“０”（＝“Ｌ”）は単位遅延回路の出
力を表す（Δｄuは単位遅延素子１段あたりの遅延時間
を示す）。
延線に入力し後退パルス用遅延線から出力信号ＲＣＬが
出力されるまでの動作を、図４３及び図４４及び図４５
を用いて詳細に説明する。図４４（ａ）乃至（ｃ）及び
図４５は夫々図４３のｔ0 乃至ｔ3 の状態を示してい
る。単位遅延回路の遅延時間を１０Δｄu 、パルス幅を
４Δｄu 、制御パルスＰの幅Ａ′を２Δｄu 、ディレイ
モニタの遅延時間Ａを３Δｄu とし、セット状態をＳ、
リセット状態をＲで表す。また、遅延線に記した“１”
（＝“Ｈ”）と“０”（＝“Ｌ”）は単位遅延回路の出
力を表す（Δｄuは単位遅延素子１段あたりの遅延時間
を示す）。
【００３７】まず、時刻ｔ0 の初期状態において、全て
の状態保持部はリセット状態Ｒになっていると仮定す
る。このとき、外部クロックが入力していないので全て
の前進パルス用単位遅延素子及び後退パルス用単位遅延
素子の出力状態は“Ｌ”である（図４４（ａ））。
の状態保持部はリセット状態Ｒになっていると仮定す
る。このとき、外部クロックが入力していないので全て
の前進パルス用単位遅延素子及び後退パルス用単位遅延
素子の出力状態は“Ｌ”である（図４４（ａ））。
【００３８】前進パルス用単位遅延素子に前進パルスＦ
ＣＬが入力すると、前進パルスは制御パルスＰが“Ｈ”
になるまで前進パルス用遅延線を伝播する。図４４
（ｂ）に示すように、前進パルスＦ1 が７段目まで伝播
した時刻ｔ1 でＰが“Ｈ”になり伝播が停止すると、１
〜７段目の状態保持素子はセット状態Ｓになり、８段目
から最終段までの状態保持素子はリセット状態Ｒのまま
である。このとき、７段目から最終段までの後退パルス
用単位遅延素子にＣＬＫ（＝“Ｈ”）が入力し後退パル
スの立ち上がりが形成される。一方、Ｐは“Ｈ”なの
で、前進パルス用単位遅延素子の出力は“Ｌ”となり、
前進パルスＦ1 は消滅する。
ＣＬが入力すると、前進パルスは制御パルスＰが“Ｈ”
になるまで前進パルス用遅延線を伝播する。図４４
（ｂ）に示すように、前進パルスＦ1 が７段目まで伝播
した時刻ｔ1 でＰが“Ｈ”になり伝播が停止すると、１
〜７段目の状態保持素子はセット状態Ｓになり、８段目
から最終段までの状態保持素子はリセット状態Ｒのまま
である。このとき、７段目から最終段までの後退パルス
用単位遅延素子にＣＬＫ（＝“Ｈ”）が入力し後退パル
スの立ち上がりが形成される。一方、Ｐは“Ｈ”なの
で、前進パルス用単位遅延素子の出力は“Ｌ”となり、
前進パルスＦ1 は消滅する。
【００３９】次に、時刻ｔ2 ではＰが“Ｈ”のままなの
で、後退パルスＲ1 の立ち上がりは状態保持素子を２段
（＝Ａ′／Δｄu ）リセット状態Ｒに変えながら前段に
伝播していく（図４４（ｃ））。これはジッタにより周
期τが短くなって７段目まで前進パルスが伝播しない場
合でも前進パルスが停止した段から後退パルスが生成さ
れるようにするためである。
で、後退パルスＲ1 の立ち上がりは状態保持素子を２段
（＝Ａ′／Δｄu ）リセット状態Ｒに変えながら前段に
伝播していく（図４４（ｃ））。これはジッタにより周
期τが短くなって７段目まで前進パルスが伝播しない場
合でも前進パルスが停止した段から後退パルスが生成さ
れるようにするためである。
【００４０】最後に時刻ｔ3 で後退パルス用遅延線への
入力信号ＣＬＫが“Ｌ”になると、状態保持素子がリセ
ット状態である６段目以降の後退パルス用単位遅延素子
が“Ｌ”に変わり、後退パルスの立ち下がりが形成され
る（図４５）。
入力信号ＣＬＫが“Ｌ”になると、状態保持素子がリセ
ット状態である６段目以降の後退パルス用単位遅延素子
が“Ｌ”に変わり、後退パルスの立ち下がりが形成され
る（図４５）。
【００４１】なお、後退パルスのパルス幅は、ジッタ対
策のためリセットした状態保持素子の段数分細くなるこ
とに注意する必要がある。この後、図４４及び図４５の
動作を繰り返すことでレシーバの出力信号ＣＬＫの立ち
上がりからτ−Ａだけ遅れた信号ＲＣＬを出力する事が
できる。
策のためリセットした状態保持素子の段数分細くなるこ
とに注意する必要がある。この後、図４４及び図４５の
動作を繰り返すことでレシーバの出力信号ＣＬＫの立ち
上がりからτ−Ａだけ遅れた信号ＲＣＬを出力する事が
できる。
【００４２】後退パルス用遅延線の出力信号ＲＣＬは出
力バッファ８に入力し、後退パルスＲＣＬに対しＤ2 だ
け遅延して内部クロックＣＫ′として出力される。
力バッファ８に入力し、後退パルスＲＣＬに対しＤ2 だ
け遅延して内部クロックＣＫ′として出力される。
【００４３】外部クロックＣＫに対し内部クロックＣ
Ｋ'の遅延量Δtotalは、 Δtotal＝Ｄ1 ＋Ａ＋２（τ−Ａ）＋Ｄ2 となる。ここでレシーバ２と出力バッファ８の遅延時間
は既知なのでＡ＝Ｄ1 ＋Ｄ2 とすると、下記の式が成立
する。
Ｋ'の遅延量Δtotalは、 Δtotal＝Ｄ1 ＋Ａ＋２（τ−Ａ）＋Ｄ2 となる。ここでレシーバ２と出力バッファ８の遅延時間
は既知なのでＡ＝Ｄ1 ＋Ｄ2 とすると、下記の式が成立
する。
【００４４】
Δtotal＝Ｄ1 ＋Ａ＋２（τ−Ａ）＋Ｄ2
＝Ｄ1 ＋(Ｄ1 ＋Ｄ2 ）＋２（τ−（Ｄ1 ＋Ｄ2 ））＋Ｄ2
＝２（Ｄ1 ＋Ｄ2 ）＋２τ−２（Ｄ1 ＋Ｄ2 ）
＝２τ
となりΔtotalは２τとなるので結果的に外部クロック
と内部クロックは同期する。
と内部クロックは同期する。
【００４５】図４６は前進パルスの伝播が制御パルスＰ
によって止められたときの状態保持部６の状態を示して
いる。図中、Ｓはセット状態、Ｒはリセット状態を表し
ている。
によって止められたときの状態保持部６の状態を示して
いる。図中、Ｓはセット状態、Ｒはリセット状態を表し
ている。
【００４６】図４６に示すように、前進パルスＦＣＬが
伝播したＮ段より後のＮ＋１段目からＬ段目までの状態
保持素子６-(N+1)乃至６-Lは、状態信号Ｑが“Ｌ”（/
Ｑ が“Ｈ”）のリセット状態であるので、後退パルス
用単位遅延素子７-(N+1)乃至７-Lのクロックドインバー
タ47が動作する。即ち、これらの各後退パルス用単位遅
延素子７-(N+1)乃至７-LにはクロックＣＬＫが入力可能
な状態になっているおり、インバータ47によって電力が
消費される。
伝播したＮ段より後のＮ＋１段目からＬ段目までの状態
保持素子６-(N+1)乃至６-Lは、状態信号Ｑが“Ｌ”（/
Ｑ が“Ｈ”）のリセット状態であるので、後退パルス
用単位遅延素子７-(N+1)乃至７-Lのクロックドインバー
タ47が動作する。即ち、これらの各後退パルス用単位遅
延素子７-(N+1)乃至７-LにはクロックＣＬＫが入力可能
な状態になっているおり、インバータ47によって電力が
消費される。
【００４７】このように、図３６の回路では、前進パル
スＦＣＬが伝播しない段であっても、クロックＣＬＫが
“Ｈ”になると、後退パルス用単位遅延素子のクロック
ドインバータ47が導通して電力を消費するという問題が
あった。
スＦＣＬが伝播しない段であっても、クロックＣＬＫが
“Ｈ”になると、後退パルス用単位遅延素子のクロック
ドインバータ47が導通して電力を消費するという問題が
あった。
【００４８】クロック同期遅延制御回路の動作周波数帯
域が広いと応用が広くなること及びクロック同期遅延制
御回路の動作テストを低周波帯域で行うこと等の理由か
ら、対応可能な低域の動作周波数帯域も広くする必要が
ある。外部クロックが低周波になると周期τが長くな
り、前進パルスは比較的多くの段数を伝播する。従っ
て、低周波での動作周波数帯域を広くするためには、前
進パルスが遅延線の終端に到達しないように、遅延線の
段数を多くする必要がある。
域が広いと応用が広くなること及びクロック同期遅延制
御回路の動作テストを低周波帯域で行うこと等の理由か
ら、対応可能な低域の動作周波数帯域も広くする必要が
ある。外部クロックが低周波になると周期τが長くな
り、前進パルスは比較的多くの段数を伝播する。従っ
て、低周波での動作周波数帯域を広くするためには、前
進パルスが遅延線の終端に到達しないように、遅延線の
段数を多くする必要がある。
【００４９】しかし、実際には高周波での動作が主体で
あり、高周波での動作時に、前進パルスが伝播しない部
分で消費される電力の方が前進パルスが伝播した段で消
費される電力より大きくなってしまう。
あり、高周波での動作時に、前進パルスが伝播しない部
分で消費される電力の方が前進パルスが伝播した段で消
費される電力より大きくなってしまう。
【００５０】
【発明が解決しようとする課題】このように、上述した
従来のクロック同期遅延制御回路においては、高周波で
の動作時には、前進パルスが伝播しない段の単位遅延ユ
ニットで消費される電力の方が前進パルスが伝播した段
の単位遅延ユニットで消費される電力よりも多く、消費
電力の多くを占めるという問題点があった。
従来のクロック同期遅延制御回路においては、高周波で
の動作時には、前進パルスが伝播しない段の単位遅延ユ
ニットで消費される電力の方が前進パルスが伝播した段
の単位遅延ユニットで消費される電力よりも多く、消費
電力の多くを占めるという問題点があった。
【００５１】本発明は、高周波での動作時において消費
電力を低減することができるクロック同期遅延制御回路
及びクロック同期遅延制御方法を提供することを目的と
する。
電力を低減することができるクロック同期遅延制御回路
及びクロック同期遅延制御方法を提供することを目的と
する。
【００５２】
【課題を解決するための手段】本発明の請求項１に係る
クロック同期遅延制御回路は、信号を所定の遅延時間で
伝播させて遅延させる前進パルス用単位遅延素子を複数
段縦続接続して構成され、入力信号に対応して発生した
前進パルスを伝播させて遅延させる前進パルス用遅延線
と、信号を所定の遅延時間で伝播させて遅延させる後退
パルス用単位遅延素子を複数段縦続接続して構成され、
全ての前記後退パルス用単位遅延素子に前記入力信号に
基づく信号が供給されて、所定の段の前記後退パルス用
単位遅延素子に発生した後退パルスを伝播させて遅延さ
せる後退パルス用遅延線と、前記前進パルスが前記前進
パルス用遅延線を伝播した段数に対応した段数だけ前記
後退パルスを前記後退パルス用遅延線に伝播させる制御
デバイスと、１又は複数の所定の段において前記前進パ
ルスが伝播されたか否かを検出する前進パルス検出デバ
イスと、前記前進パルス検出デバイスの検出結果に基づ
いて前記前進パルス用単位遅延素子、前記後退パルス単
位遅延素子及び前記制御デバイスのうちの少なくとも後
退パルス用単位遅延素子の電力消費を制御する電力消費
制御デバイスとを具備し、本発明の請求項２に係るクロ
ック同期遅延制御回路は、信号を所定の遅延時間で伝播
させて遅延させる前進パルス用単位遅延素子を複数段縦
続接続して構成され、外部クロックを遅延させて得られ
る第１のクロックを第１の遅延時間だけ遅延させて得た
第２のクロックに基づく前進パルスを前記第１のクロッ
クの周期と前記第１の遅延時間との差に基づく第２の遅
延時間だけ遅延させる前進パルス用遅延線と、信号を所
定の遅延時間で伝播させて遅延させる後退パルス用単位
遅延素子を複数段縦続接続して構成されて、前記第１の
クロックが全ての前記後退パルス用単位遅延素子に供給
され、前記前進パルス用遅延線における前記前進パルス
の伝播の開始から前記第２の遅延時間後に前記前進パル
スが伝播された段に対応する段がリセット状態に設定さ
れると共に、初段から前記前進パルスが伝播された段ま
での段に対応する段がセット状態に設定されることによ
り、前記リセット状態の段において前記第１のクロック
を選択的にとりこむことで発生した後退パルスを前記セ
ット状態の段を伝播して初段から出力する後退パルス用
遅延線と、前記前進パルス用遅延線及び後退パルス用遅
延線の段数に対応する段数で構成され、前記第１のクロ
ックの一方極性のパルス期間に前記前進パルスが伝播さ
れた段に対応する段をセット状態にすると共に、前記第
１のクロックのエッジから所定の期間だけ前記後退パル
スが伝播された段に対応する段をリセット状態にするこ
とにより、前記後退パルス用遅延線における前記後退パ
ルスの伝播を制御する複数の状態保持素子を有する状態
保持デバイスと、１又は複数の所定の段において前記前
進パルスが伝播されたか否かを検出する前進パルス検出
デバイスと、前記前進パルス検出デバイスの検出結果に
基づいて前記前進パルス用単位遅延素子、前記後退パル
ス単位遅延素子及び前記状態保持素子のうちの少なくと
も後退パルス用単位遅延素子の電力消費を制御する電力
消費制御デバイスとを具備し、本発明の請求項３に係る
クロック同期遅延制御回路は、信号を所定の遅延時間で
伝播させて遅延させる前進パルス用単位遅延素子を複数
段縦続接続して構成され、外部クロックを遅延させて得
られる第１のクロックを第１の遅延時間だけ遅延させて
得た第２のクロックに基づく前進パルスを前記第１のク
ロックの周期と前記第１の遅延時間との差に基づく第２
の遅延時間だけ遅延させる前進パルス用遅延線と、信号
を所定の遅延時間で伝播させて遅延させる後退パルス用
単位遅延素子を複数段縦続接続して構成されて、前記第
１のクロックが全ての前記後退パルス用単位遅延素子に
供給され、前記前進パルス用遅延線における前記前進パ
ルスの伝播の開始から前記第２の遅延時間後に前記前進
パルスが伝播された段に対応する段がリセット状態に設
定されると共に、初段から前記前進パルスが伝播された
段までの段に対応する段がセット状態に設定されること
により、前記リセット状態の段において前記第１のクロ
ックを選択的にとりこむことで発生した後退パルスを前
記セット状態の段を伝播して初段から出力する後退パル
ス用遅延線と、前記前進パルス用遅延線及び後退パルス
用遅延線の段数に対応する段数で構成され、前記第１の
クロックの一方極性のパルス期間に前記前進パルスが伝
播された段に対応する段をセット状態にすると共に、前
記第１のクロックのエッジから所定の期間だけ前記後退
パルスが伝播された段に対応する段をリセット状態にす
ることにより、前記後退パルス用遅延線における前記後
退パルスの伝播を制御する複数の状態保持素子を有する
状態保持デバイスと、１又は複数の所定の段において前
記前進パルスが伝播されたか否かを検出する前進パルス
検出デバイスと、前記前進パルス検出デバイスの検出結
果に基づいて前記前進パルス用単位遅延素子、前記後退
パルス単位遅延素子及び前記状態保持素子のうちの少な
くとも後退パルス用単位遅延素子に対する電源電圧の供
給を制御して電力消費を制御する電力消費制御デバイス
とを具備し、本発明の請求項８に係るクロック同期遅延
制御回路は、信号を所定の遅延時間で伝播させて遅延さ
せる前進パルス用単位遅延素子を複数段縦続接続して構
成され、外部クロックを遅延させて得られる第１のクロ
ックを第１の遅延時間だけ遅延させて得た第２のクロッ
クに基づく前進パルスを前記第１のクロックの周期と前
記第１の遅延時間との差に基づく第２の遅延時間だけ遅
延させる前進パルス用遅延線と、信号を所定の遅延時間
で伝播させて遅延させる後退パルス用単位遅延素子を複
数段縦続接続して構成されて、前記第１のクロックが全
ての前記後退パルス用単位遅延素子に供給され、前記前
進パルス用遅延線における前記前進パルスの伝播の開始
から前記第２の遅延時間後に前記前進パルスが伝播され
た段に対応する段がリセット状態に設定されると共に、
初段から前記前進パルスが伝播された段までの段に対応
する段がセット状態に設定されることにより、前記リセ
ット状態の段において前記第１のクロックを選択的にと
りこむことで発生した後退パルスを前記セット状態の段
を伝播して初段から出力する後退パルス用遅延線と、前
記前進パルス用遅延線及び後退パルス用遅延線の段数に
対応する段数で構成され、前記第１のクロックの一方極
性のパルス期間に前記前進パルスが伝播された段に対応
する段をセット状態にすると共に、前記第１のクロック
のエッジから所定の期間だけ前記後退パルスが伝播され
た段に対応する段をリセット状態にすることにより、前
記後退パルス用遅延線における前記後退パルスの伝播を
制御する複数の状態保持素子を有する状態保持デバイス
と、１又は複数の所定の段において前記前進パルスが伝
播されたか否かを検出する前進パルス検出デバイスと、
前記前進パルス検出デバイスの検出結果に基づいて前記
前進パルス用単位遅延素子、前記後退パルス単位遅延素
子及び前記状態保持素子のうちの少なくとも後退パルス
用単位遅延素子に対する信号の供給を制御して電力消費
を制御する電力消費制御デバイスとを具備し、本発明の
請求項１８に係るクロック同期遅延制御方法は、信号を
所定の遅延時間で伝播させて遅延させる前進パルス用単
位遅延素子、信号を所定の遅延時間で伝播させて遅延さ
せる後退パルス用単位遅延素子、及び、入力信号に対応
して発生した前進パルスが前記前進パルス用単位遅延素
子を伝播した段数に応じた段数だけ前記後退パルス用単
位遅延素子に後退パルスを伝播させるように、全ての前
記後退パルス用単位遅延素子に供給された前記入力信号
に基づく信号を所定の段の前記後退パルス用単位遅延素
子に選択的に取込ませて後退パルスを発生させるための
状態信号を出力する状態保持素子の電力消費を制御する
ために、前記前進パルスが伝播した段を検出する手順
と、この検出結果に基づいて前記前進パルス用単位遅延
素子、後退パルス用単位遅延素子及び状態保持素子のう
ちの少なくとも前記後退パルス用遅延素子の電力消費を
制御する手順とを具備したものである。
クロック同期遅延制御回路は、信号を所定の遅延時間で
伝播させて遅延させる前進パルス用単位遅延素子を複数
段縦続接続して構成され、入力信号に対応して発生した
前進パルスを伝播させて遅延させる前進パルス用遅延線
と、信号を所定の遅延時間で伝播させて遅延させる後退
パルス用単位遅延素子を複数段縦続接続して構成され、
全ての前記後退パルス用単位遅延素子に前記入力信号に
基づく信号が供給されて、所定の段の前記後退パルス用
単位遅延素子に発生した後退パルスを伝播させて遅延さ
せる後退パルス用遅延線と、前記前進パルスが前記前進
パルス用遅延線を伝播した段数に対応した段数だけ前記
後退パルスを前記後退パルス用遅延線に伝播させる制御
デバイスと、１又は複数の所定の段において前記前進パ
ルスが伝播されたか否かを検出する前進パルス検出デバ
イスと、前記前進パルス検出デバイスの検出結果に基づ
いて前記前進パルス用単位遅延素子、前記後退パルス単
位遅延素子及び前記制御デバイスのうちの少なくとも後
退パルス用単位遅延素子の電力消費を制御する電力消費
制御デバイスとを具備し、本発明の請求項２に係るクロ
ック同期遅延制御回路は、信号を所定の遅延時間で伝播
させて遅延させる前進パルス用単位遅延素子を複数段縦
続接続して構成され、外部クロックを遅延させて得られ
る第１のクロックを第１の遅延時間だけ遅延させて得た
第２のクロックに基づく前進パルスを前記第１のクロッ
クの周期と前記第１の遅延時間との差に基づく第２の遅
延時間だけ遅延させる前進パルス用遅延線と、信号を所
定の遅延時間で伝播させて遅延させる後退パルス用単位
遅延素子を複数段縦続接続して構成されて、前記第１の
クロックが全ての前記後退パルス用単位遅延素子に供給
され、前記前進パルス用遅延線における前記前進パルス
の伝播の開始から前記第２の遅延時間後に前記前進パル
スが伝播された段に対応する段がリセット状態に設定さ
れると共に、初段から前記前進パルスが伝播された段ま
での段に対応する段がセット状態に設定されることによ
り、前記リセット状態の段において前記第１のクロック
を選択的にとりこむことで発生した後退パルスを前記セ
ット状態の段を伝播して初段から出力する後退パルス用
遅延線と、前記前進パルス用遅延線及び後退パルス用遅
延線の段数に対応する段数で構成され、前記第１のクロ
ックの一方極性のパルス期間に前記前進パルスが伝播さ
れた段に対応する段をセット状態にすると共に、前記第
１のクロックのエッジから所定の期間だけ前記後退パル
スが伝播された段に対応する段をリセット状態にするこ
とにより、前記後退パルス用遅延線における前記後退パ
ルスの伝播を制御する複数の状態保持素子を有する状態
保持デバイスと、１又は複数の所定の段において前記前
進パルスが伝播されたか否かを検出する前進パルス検出
デバイスと、前記前進パルス検出デバイスの検出結果に
基づいて前記前進パルス用単位遅延素子、前記後退パル
ス単位遅延素子及び前記状態保持素子のうちの少なくと
も後退パルス用単位遅延素子の電力消費を制御する電力
消費制御デバイスとを具備し、本発明の請求項３に係る
クロック同期遅延制御回路は、信号を所定の遅延時間で
伝播させて遅延させる前進パルス用単位遅延素子を複数
段縦続接続して構成され、外部クロックを遅延させて得
られる第１のクロックを第１の遅延時間だけ遅延させて
得た第２のクロックに基づく前進パルスを前記第１のク
ロックの周期と前記第１の遅延時間との差に基づく第２
の遅延時間だけ遅延させる前進パルス用遅延線と、信号
を所定の遅延時間で伝播させて遅延させる後退パルス用
単位遅延素子を複数段縦続接続して構成されて、前記第
１のクロックが全ての前記後退パルス用単位遅延素子に
供給され、前記前進パルス用遅延線における前記前進パ
ルスの伝播の開始から前記第２の遅延時間後に前記前進
パルスが伝播された段に対応する段がリセット状態に設
定されると共に、初段から前記前進パルスが伝播された
段までの段に対応する段がセット状態に設定されること
により、前記リセット状態の段において前記第１のクロ
ックを選択的にとりこむことで発生した後退パルスを前
記セット状態の段を伝播して初段から出力する後退パル
ス用遅延線と、前記前進パルス用遅延線及び後退パルス
用遅延線の段数に対応する段数で構成され、前記第１の
クロックの一方極性のパルス期間に前記前進パルスが伝
播された段に対応する段をセット状態にすると共に、前
記第１のクロックのエッジから所定の期間だけ前記後退
パルスが伝播された段に対応する段をリセット状態にす
ることにより、前記後退パルス用遅延線における前記後
退パルスの伝播を制御する複数の状態保持素子を有する
状態保持デバイスと、１又は複数の所定の段において前
記前進パルスが伝播されたか否かを検出する前進パルス
検出デバイスと、前記前進パルス検出デバイスの検出結
果に基づいて前記前進パルス用単位遅延素子、前記後退
パルス単位遅延素子及び前記状態保持素子のうちの少な
くとも後退パルス用単位遅延素子に対する電源電圧の供
給を制御して電力消費を制御する電力消費制御デバイス
とを具備し、本発明の請求項８に係るクロック同期遅延
制御回路は、信号を所定の遅延時間で伝播させて遅延さ
せる前進パルス用単位遅延素子を複数段縦続接続して構
成され、外部クロックを遅延させて得られる第１のクロ
ックを第１の遅延時間だけ遅延させて得た第２のクロッ
クに基づく前進パルスを前記第１のクロックの周期と前
記第１の遅延時間との差に基づく第２の遅延時間だけ遅
延させる前進パルス用遅延線と、信号を所定の遅延時間
で伝播させて遅延させる後退パルス用単位遅延素子を複
数段縦続接続して構成されて、前記第１のクロックが全
ての前記後退パルス用単位遅延素子に供給され、前記前
進パルス用遅延線における前記前進パルスの伝播の開始
から前記第２の遅延時間後に前記前進パルスが伝播され
た段に対応する段がリセット状態に設定されると共に、
初段から前記前進パルスが伝播された段までの段に対応
する段がセット状態に設定されることにより、前記リセ
ット状態の段において前記第１のクロックを選択的にと
りこむことで発生した後退パルスを前記セット状態の段
を伝播して初段から出力する後退パルス用遅延線と、前
記前進パルス用遅延線及び後退パルス用遅延線の段数に
対応する段数で構成され、前記第１のクロックの一方極
性のパルス期間に前記前進パルスが伝播された段に対応
する段をセット状態にすると共に、前記第１のクロック
のエッジから所定の期間だけ前記後退パルスが伝播され
た段に対応する段をリセット状態にすることにより、前
記後退パルス用遅延線における前記後退パルスの伝播を
制御する複数の状態保持素子を有する状態保持デバイス
と、１又は複数の所定の段において前記前進パルスが伝
播されたか否かを検出する前進パルス検出デバイスと、
前記前進パルス検出デバイスの検出結果に基づいて前記
前進パルス用単位遅延素子、前記後退パルス単位遅延素
子及び前記状態保持素子のうちの少なくとも後退パルス
用単位遅延素子に対する信号の供給を制御して電力消費
を制御する電力消費制御デバイスとを具備し、本発明の
請求項１８に係るクロック同期遅延制御方法は、信号を
所定の遅延時間で伝播させて遅延させる前進パルス用単
位遅延素子、信号を所定の遅延時間で伝播させて遅延さ
せる後退パルス用単位遅延素子、及び、入力信号に対応
して発生した前進パルスが前記前進パルス用単位遅延素
子を伝播した段数に応じた段数だけ前記後退パルス用単
位遅延素子に後退パルスを伝播させるように、全ての前
記後退パルス用単位遅延素子に供給された前記入力信号
に基づく信号を所定の段の前記後退パルス用単位遅延素
子に選択的に取込ませて後退パルスを発生させるための
状態信号を出力する状態保持素子の電力消費を制御する
ために、前記前進パルスが伝播した段を検出する手順
と、この検出結果に基づいて前記前進パルス用単位遅延
素子、後退パルス用単位遅延素子及び状態保持素子のう
ちの少なくとも前記後退パルス用遅延素子の電力消費を
制御する手順とを具備したものである。
【００５３】本発明の請求項１において、前進パルス用
遅延線には第１のクロックの周期及び第１の遅延時間に
よって定まる第２の遅延時間だけ前進パルスが伝播し、
前進パルスの伝播が終了すると、後退パルスが発生して
後退パルス用単位遅延線を伝播する。前進パルスが伝播
した段は前進パルス検出手段によって検出されている。
前進パルス検出手段の検出結果は電力供給制御手段に与
えられ、電力供給制御手段は、検出結果に基づいて前記
前進パルス用単位遅延素子、前記後退パルス単位遅延素
子及び前記状態保持素子の電力供給を制御する。これに
より、無駄な電力が消費されることを防止する。
遅延線には第１のクロックの周期及び第１の遅延時間に
よって定まる第２の遅延時間だけ前進パルスが伝播し、
前進パルスの伝播が終了すると、後退パルスが発生して
後退パルス用単位遅延線を伝播する。前進パルスが伝播
した段は前進パルス検出手段によって検出されている。
前進パルス検出手段の検出結果は電力供給制御手段に与
えられ、電力供給制御手段は、検出結果に基づいて前記
前進パルス用単位遅延素子、前記後退パルス単位遅延素
子及び前記状態保持素子の電力供給を制御する。これに
より、無駄な電力が消費されることを防止する。
【００５４】本発明の請求項８においては、前進パルス
が伝播した段が検出される。この検出結果に基づいて前
進パルス用単位遅延素子、後退パルス単位遅延素子及び
状態保持素子の電力供給を制御する。
が伝播した段が検出される。この検出結果に基づいて前
進パルス用単位遅延素子、後退パルス単位遅延素子及び
状態保持素子の電力供給を制御する。
【００５５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について詳細に説明する。図１は本発明に係る
クロック同期遅延制御回路の一実施の形態を示すブロッ
ク図である。図１において図３６と同一の構成要素には
同一符号を付してある。
施の形態について詳細に説明する。図１は本発明に係る
クロック同期遅延制御回路の一実施の形態を示すブロッ
ク図である。図１において図３６と同一の構成要素には
同一符号を付してある。
【００５６】本実施の形態においては、複数の単位遅延
ユニットによって構成される２つの単位遅延ユニット群
61，62を設け、単位遅延ユニット群61，62毎に電源の供
給を制御するようになっている。なお、単位遅延ユニッ
トとしては従来例における単位遅延ユニット４と同一構
成のものを採用してもよい。
ユニットによって構成される２つの単位遅延ユニット群
61，62を設け、単位遅延ユニット群61，62毎に電源の供
給を制御するようになっている。なお、単位遅延ユニッ
トとしては従来例における単位遅延ユニット４と同一構
成のものを採用してもよい。
【００５７】入力端子１には外部クロックＣＫが入力さ
れる。外部クロックの周期はτであるものとする。この
外部クロックＣＫはレシーバ２に供給され、レシーバ２
は、外部クロックを波形整形して増幅したクロックＣＬ
Ｋを出力する。なお、レシーバ２における遅延量はＤ1
であるものとする。レシーバ２からのクロックＣＬＫは
インバータ10、ディレイモニタ３及び２つの単位遅延ユ
ニット群61，62に供給されるようになっている。
れる。外部クロックの周期はτであるものとする。この
外部クロックＣＫはレシーバ２に供給され、レシーバ２
は、外部クロックを波形整形して増幅したクロックＣＬ
Ｋを出力する。なお、レシーバ２における遅延量はＤ1
であるものとする。レシーバ２からのクロックＣＬＫは
インバータ10、ディレイモニタ３及び２つの単位遅延ユ
ニット群61，62に供給されるようになっている。
【００５８】インバータ10はクロックＣＬＫを反転させ
てクロック/ＣＬＫ を出力する。ディレイモニタ３はク
ロックＣＬＫを時間Ａだけ遅延させて前進パルスＦＣＬ
を発生するようになっている。ディレイモニタ３の出力
は単位遅延ユニット群61の初段の単位遅延ユニット４-1
に供給されるようになっている。
てクロック/ＣＬＫ を出力する。ディレイモニタ３はク
ロックＣＬＫを時間Ａだけ遅延させて前進パルスＦＣＬ
を発生するようになっている。ディレイモニタ３の出力
は単位遅延ユニット群61の初段の単位遅延ユニット４-1
に供給されるようになっている。
【００５９】クロックＣＬＫ，/ＣＬＫ は制御パルス生
成回路９にも供給されるようになっている。制御パルス
生成回路９は、クロックＣＬＫの立ち上がりで立ち上が
りパルス幅がＡ′の制御パルスＰ及びその反転信号/Ｐ
を生成して単位遅延ユニット群61，62の各単位遅延ユニ
ットに供給するようになっている。なお、Ａ′はＡ＞
Ａ′を満足する値に設定する。
成回路９にも供給されるようになっている。制御パルス
生成回路９は、クロックＣＬＫの立ち上がりで立ち上が
りパルス幅がＡ′の制御パルスＰ及びその反転信号/Ｐ
を生成して単位遅延ユニット群61，62の各単位遅延ユニ
ットに供給するようになっている。なお、Ａ′はＡ＞
Ａ′を満足する値に設定する。
【００６０】単位遅延ユニットは、前進パルス用単位遅
延素子、状態保持素子及び後退パルス用単位遅延素子に
よって構成されている。単位遅延ユニットを複数段縦続
接続することにより、初段から最終段までの前進パルス
用単位遅延素子が縦続接続されると共に、初段から最終
段までの後退パルス用単位遅延素子が縦続接続されて、
前進パルス用遅延線５及び後退パルス用遅延線７が夫々
構成される。
延素子、状態保持素子及び後退パルス用単位遅延素子に
よって構成されている。単位遅延ユニットを複数段縦続
接続することにより、初段から最終段までの前進パルス
用単位遅延素子が縦続接続されると共に、初段から最終
段までの後退パルス用単位遅延素子が縦続接続されて、
前進パルス用遅延線５及び後退パルス用遅延線７が夫々
構成される。
【００６１】単位遅延ユニットとして、前進パルス用単
位遅延素子、状態保持素子及び後退パルス用単位遅延素
子が夫々図３８乃至図４０に示される単位遅延ユニット
４を用いてもよく、また、他の構成のものを用いてもよ
い。
位遅延素子、状態保持素子及び後退パルス用単位遅延素
子が夫々図３８乃至図４０に示される単位遅延ユニット
４を用いてもよく、また、他の構成のものを用いてもよ
い。
【００６２】各単位遅延ユニットの前進パルス用単位遅
延素子５-1，５-2，…，５-Lは、制御パルスＰの“Ｈ”
期間に“Ｌ”の出力を出力することによって前進パルス
用遅延線５を初期化し、制御パルスＰの“Ｌ”期間に前
段の前進パルス用単位遅延素子の出力を後段の前進パル
ス用単位遅延素子に伝播するようになっている。
延素子５-1，５-2，…，５-Lは、制御パルスＰの“Ｈ”
期間に“Ｌ”の出力を出力することによって前進パルス
用遅延線５を初期化し、制御パルスＰの“Ｌ”期間に前
段の前進パルス用単位遅延素子の出力を後段の前進パル
ス用単位遅延素子に伝播するようになっている。
【００６３】各単位遅延ユニットの状態保持素子６-1，
６-2，…，６-Lは、制御パルスＰが“Ｌ”の期間に前進
パルスが伝播された段では状態信号Ｑを“Ｈ”にしてセ
ット状態にし、制御パルスＰが“Ｈ”の期間に後退パル
スが伝播された段では状態信号Ｑを“Ｌ”にしてリセッ
ト状態にするようになっている。状態保持素子６-1，６
-2，…，６-Lは、制御パルス/Ｐ によって、前進パルス
に基づく状態信号Ｑを出力するか、後退パルスに基づく
状態信号Ｑを出力するかを決定するようになっている。
６-2，…，６-Lは、制御パルスＰが“Ｌ”の期間に前進
パルスが伝播された段では状態信号Ｑを“Ｈ”にしてセ
ット状態にし、制御パルスＰが“Ｈ”の期間に後退パル
スが伝播された段では状態信号Ｑを“Ｌ”にしてリセッ
ト状態にするようになっている。状態保持素子６-1，６
-2，…，６-Lは、制御パルス/Ｐ によって、前進パルス
に基づく状態信号Ｑを出力するか、後退パルスに基づく
状態信号Ｑを出力するかを決定するようになっている。
【００６４】各単位遅延ユニットの後退パルス用単位遅
延素子７-1，７-2，…，７-Lは、“Ｌ”（リセット状
態）の状態信号Ｑが入力された段においては、レシーバ
２からのクロックＣＬＫを出力し、“Ｈ”（セット状
態）の状態信号が入力された段においては、後段の後退
パルス用単位遅延素子の出力を前段の後退パルス用単位
遅延素子に伝播するようになっている。
延素子７-1，７-2，…，７-Lは、“Ｌ”（リセット状
態）の状態信号Ｑが入力された段においては、レシーバ
２からのクロックＣＬＫを出力し、“Ｈ”（セット状
態）の状態信号が入力された段においては、後段の後退
パルス用単位遅延素子の出力を前段の後退パルス用単位
遅延素子に伝播するようになっている。
【００６５】本実施の形態においても、前進パルス用遅
延線５は入力された前進パルスを期間（τ−Ａ）だけ遅
延させ、後退パルス用遅延線７は前進パルスの伝播の停
止から期間（τ−Ａ）だけ後退パルスを伝播して初段の
後退パルス用単位遅延素子７-1から出力するようになっ
ている。後退パルス用遅延線７からの後退パルスＲＣＬ
は出力バッファ８に供給される。出力バッファ８は入力
された後退パルスＲＣＬを遅延時間Ｄ2 だけ遅延させ
て、内部クロックＣＫ′として出力するようになってい
る。
延線５は入力された前進パルスを期間（τ−Ａ）だけ遅
延させ、後退パルス用遅延線７は前進パルスの伝播の停
止から期間（τ−Ａ）だけ後退パルスを伝播して初段の
後退パルス用単位遅延素子７-1から出力するようになっ
ている。後退パルス用遅延線７からの後退パルスＲＣＬ
は出力バッファ８に供給される。出力バッファ８は入力
された後退パルスＲＣＬを遅延時間Ｄ2 だけ遅延させ
て、内部クロックＣＫ′として出力するようになってい
る。
【００６６】本実施の形態においては、初段からＮ段ま
での単位遅延ユニット４-1乃至４-Nによって単位遅延ユ
ニット群61が構成され、（Ｎ＋１）段から最終段（Ｌ
段）までの単位遅延ユニット４-(N+1)乃至４-Lによって
単位遅延ユニット群62が構成されている。そして、これ
らの単位遅延ユニット群61，62毎に、各単位遅延ユニッ
トに対する電源電圧の供給が制御されるようになってい
る。
での単位遅延ユニット４-1乃至４-Nによって単位遅延ユ
ニット群61が構成され、（Ｎ＋１）段から最終段（Ｌ
段）までの単位遅延ユニット４-(N+1)乃至４-Lによって
単位遅延ユニット群62が構成されている。そして、これ
らの単位遅延ユニット群61，62毎に、各単位遅延ユニッ
トに対する電源電圧の供給が制御されるようになってい
る。
【００６７】単位遅延ユニット群61の各単位遅延ユニッ
トには電源端子63を介して電源電圧が供給される。一
方、単位遅延ユニット群62の各単位遅延ユニットには電
源端子63から電源制御用スイッチ65を介して電源電圧が
供給されるようになっている。
トには電源端子63を介して電源電圧が供給される。一
方、単位遅延ユニット群62の各単位遅延ユニットには電
源端子63から電源制御用スイッチ65を介して電源電圧が
供給されるようになっている。
【００６８】本実施の形態においては、前進パルスが所
定の段まで伝播したことを検出するために前進パルス検
出回路64が設けられる。前進パルス検出回路64は、単位
遅延ユニット群61の所定の段の単位遅延ユニット、例え
ば、Ｎ段から数段前の段までの間のいずれかの段の単位
遅延ユニットに含まれる前進パルス用単位遅延素子又は
状態保持素子に接続される。前進パルス検出回路64は、
接続された段まで前進パルスが伝播したか否かを検出し
て制御信号ＣＴＬを電源制御用スイッチ65に供給するよ
うになっている。
定の段まで伝播したことを検出するために前進パルス検
出回路64が設けられる。前進パルス検出回路64は、単位
遅延ユニット群61の所定の段の単位遅延ユニット、例え
ば、Ｎ段から数段前の段までの間のいずれかの段の単位
遅延ユニットに含まれる前進パルス用単位遅延素子又は
状態保持素子に接続される。前進パルス検出回路64は、
接続された段まで前進パルスが伝播したか否かを検出し
て制御信号ＣＴＬを電源制御用スイッチ65に供給するよ
うになっている。
【００６９】電源制御用スイッチ65は、入力された制御
信号ＣＴＬによって、前進パルスが所定の段まで伝播し
たことが示された場合には、電源端子63からの電源電圧
を単位遅延ユニット群62の各単位遅延ユニットに供給
し、そうでない場合には、電源電圧を単位遅延ユニット
群62には供給しないようになっている。
信号ＣＴＬによって、前進パルスが所定の段まで伝播し
たことが示された場合には、電源端子63からの電源電圧
を単位遅延ユニット群62の各単位遅延ユニットに供給
し、そうでない場合には、電源電圧を単位遅延ユニット
群62には供給しないようになっている。
【００７０】次に、このように構成された実施の形態の
動作について図２及び図３を参照して説明する。図２は
図１の実施の形態の動作を説明するためのフローチャー
トであり、図３は図１の実施の形態の動作を説明するた
めの説明図である。
動作について図２及び図３を参照して説明する。図２は
図１の実施の形態の動作を説明するためのフローチャー
トであり、図３は図１の実施の形態の動作を説明するた
めの説明図である。
【００７１】レシーバ２、ディレイモニタ３及び出力バ
ッファ８の遅延時間は夫々Ｄ1 ，Ａ，Ｄ2 である。外部
クロックＣＫに同期した内部クロックＣＫ′を生成する
動作は従来例と同様である。即ち、入力端子１には図４
２（ａ）に示す外部クロックＣＫが入力される。この外
部クロックＣＫはレシーバ２によって取り込まれて、図
４２（ｂ）に示すように、遅延時間Ｄ1 の後にクロック
ＣＬＫとしてディレイモニタ３及びインバータ10に供給
される。
ッファ８の遅延時間は夫々Ｄ1 ，Ａ，Ｄ2 である。外部
クロックＣＫに同期した内部クロックＣＫ′を生成する
動作は従来例と同様である。即ち、入力端子１には図４
２（ａ）に示す外部クロックＣＫが入力される。この外
部クロックＣＫはレシーバ２によって取り込まれて、図
４２（ｂ）に示すように、遅延時間Ｄ1 の後にクロック
ＣＬＫとしてディレイモニタ３及びインバータ10に供給
される。
【００７２】インバータ10はクロックＣＬＫを反転させ
たクロック/ＣＬＫ を出力する。これらのクロックＣＬ
Ｋ，/ＣＬＫ は制御パルス生成回路９に供給されて、ク
ロックＣＬＫに同期しパルス幅がＡ′の制御パルスＰ
（図４２（ｃ））が生成される。
たクロック/ＣＬＫ を出力する。これらのクロックＣＬ
Ｋ，/ＣＬＫ は制御パルス生成回路９に供給されて、ク
ロックＣＬＫに同期しパルス幅がＡ′の制御パルスＰ
（図４２（ｃ））が生成される。
【００７３】一方、ディレイモニタ３はクロックＣＬＫ
を時間Ａだけ遅延させて図４２（ｄ）に示す前進パルス
ＦＣＬを初段の前進パルス用単位遅延素子５-1に供給す
る（図２のステップＳ1 ）。
を時間Ａだけ遅延させて図４２（ｄ）に示す前進パルス
ＦＣＬを初段の前進パルス用単位遅延素子５-1に供給す
る（図２のステップＳ1 ）。
【００７４】いま、初期状態であり、全ての単位遅延ユ
ニット80は初期化されているものとする。即ち、前進パ
ルス用単位遅延素子５-1，５-2，…及び後退パルス用単
位遅延素子７-1，７-2，…は“Ｌ”の出力を出力し、状
態保持素子６-1，６-2，…はリセット状態を示す“Ｌ”
の状態信号Ｑを出力しているものとする。
ニット80は初期化されているものとする。即ち、前進パ
ルス用単位遅延素子５-1，５-2，…及び後退パルス用単
位遅延素子７-1，７-2，…は“Ｌ”の出力を出力し、状
態保持素子６-1，６-2，…はリセット状態を示す“Ｌ”
の状態信号Ｑを出力しているものとする。
【００７５】ここで、制御パルスＰが“Ｌ”のとき、前
進パルス用遅延線５は前進パルスＦＣＬの伝播を開始す
る。前進パルスＦＣＬが伝播することによって、伝播し
た段の状態保持素子はセット状態に変化する。前進パル
スＦＣＬが前進パルス用遅延線５に入力されてから時間
（τ−Ａ）が経過すると、制御パルスＰが“Ｈ”にな
り、前進パルスＦＣＬの伝播は停止する。
進パルス用遅延線５は前進パルスＦＣＬの伝播を開始す
る。前進パルスＦＣＬが伝播することによって、伝播し
た段の状態保持素子はセット状態に変化する。前進パル
スＦＣＬが前進パルス用遅延線５に入力されてから時間
（τ−Ａ）が経過すると、制御パルスＰが“Ｈ”にな
り、前進パルスＦＣＬの伝播は停止する。
【００７６】前進パルスＦＣＬがｍ段まで伝播したもの
とすると、初段からｍ段までの状態保持素子はセット状
態となり、（ｍ＋１）段以降の段の状態保持素子はリセ
ット状態となる。このタイミングでは、クロックＣＬＫ
は“Ｈ”であるので、（ｍ＋１）段以降の段の後退パル
ス用単位遅延素子は“Ｈ”の後退パルスを出力する。こ
の後退パルスはｍ段の後退パルス用単位遅延素子５-mに
供給される。ｍ段以前の段の後退パルス用単位遅延素子
はセット状態であるので、以後、後退パルスは後退パル
ス用遅延線７を前段側に順次伝播する。なお、後退パル
スの発生から時間Ａ′に対応する段数だけ、伝播した後
退パルスによって状態保持素子はリセット状態に戻され
る。
とすると、初段からｍ段までの状態保持素子はセット状
態となり、（ｍ＋１）段以降の段の状態保持素子はリセ
ット状態となる。このタイミングでは、クロックＣＬＫ
は“Ｈ”であるので、（ｍ＋１）段以降の段の後退パル
ス用単位遅延素子は“Ｈ”の後退パルスを出力する。こ
の後退パルスはｍ段の後退パルス用単位遅延素子５-mに
供給される。ｍ段以前の段の後退パルス用単位遅延素子
はセット状態であるので、以後、後退パルスは後退パル
ス用遅延線７を前段側に順次伝播する。なお、後退パル
スの発生から時間Ａ′に対応する段数だけ、伝播した後
退パルスによって状態保持素子はリセット状態に戻され
る。
【００７７】こうして、後退パルスの発生から時間（τ
−Ａ）後に、初段の後退パルス用単位遅延素子７-1は後
退パルスＲＣＬを出力する。後退パルスＲＣＬは出力バ
ッファ８によって時間Ｄ2 だけ遅延されて内部クロック
ＣＫ′として出力される。
−Ａ）後に、初段の後退パルス用単位遅延素子７-1は後
退パルスＲＣＬを出力する。後退パルスＲＣＬは出力バ
ッファ８によって時間Ｄ2 だけ遅延されて内部クロック
ＣＫ′として出力される。
【００７８】ディレイモニタ３の遅延時間ＡをＡ＝Ｄ1
＋Ｄ2 に設定することによって、外部クロックＣＫに２
τ遅延して同期した内部クロックＣＫ′を生成すること
ができる。
＋Ｄ2 に設定することによって、外部クロックＣＫに２
τ遅延して同期した内部クロックＣＫ′を生成すること
ができる。
【００７９】本実施の形態においては、先ず、単位遅延
ユニット群61の各単位遅延ユニットのみに端子63からの
電源電圧が供給される。いま、外部クロックＣＫの周波
数が高くτが比較的小さな値であるものとする。この場
合には、前進パルスは比較的少ない段数だけ伝播し、前
進パルス検出回路64は前進パルスが所定の段に到達した
ことを検出しない。そうすると、電源制御用スイッチ65
は端子63からの電源電圧を単位遅延ユニット群62の各単
位遅延ユニットに供給しない（図２のステップＳ4 ）。
従って、この場合には、単位遅延ユニット群62の各単位
遅延ユニットによって電力は消費されない。
ユニット群61の各単位遅延ユニットのみに端子63からの
電源電圧が供給される。いま、外部クロックＣＫの周波
数が高くτが比較的小さな値であるものとする。この場
合には、前進パルスは比較的少ない段数だけ伝播し、前
進パルス検出回路64は前進パルスが所定の段に到達した
ことを検出しない。そうすると、電源制御用スイッチ65
は端子63からの電源電圧を単位遅延ユニット群62の各単
位遅延ユニットに供給しない（図２のステップＳ4 ）。
従って、この場合には、単位遅延ユニット群62の各単位
遅延ユニットによって電力は消費されない。
【００８０】ここで、外部クロックＣＫの周波数が低く
τが比較的大きな値であるものとする。前進パルスが単
位遅延ユニット群61の最後の段の単位遅延ユニット４-N
から所定段数前の単位遅延ユニットまで伝播すると、前
進パルス検出回路64は、図２のステップＳ2 において、
前進パルスがこの段まで到達したことを検出して、制御
信号ＣＴＬを電源制御用スイッチ65に出力する。これに
より、電源電圧は端子63から電源制御用スイッチ65を介
して単位遅延ユニット群62の各単位遅延ユニットに供給
される（図２のステップＳ3 ）。こうして、この場合に
は、前進パルスは単位遅延ユニット群62内の各単位遅延
ユニットを伝播することができる。これにより、消費電
力を抑制すると共に、外部クロックＣＫに同期した内部
クロックＣＫ′を確実に発生することができる。
τが比較的大きな値であるものとする。前進パルスが単
位遅延ユニット群61の最後の段の単位遅延ユニット４-N
から所定段数前の単位遅延ユニットまで伝播すると、前
進パルス検出回路64は、図２のステップＳ2 において、
前進パルスがこの段まで到達したことを検出して、制御
信号ＣＴＬを電源制御用スイッチ65に出力する。これに
より、電源電圧は端子63から電源制御用スイッチ65を介
して単位遅延ユニット群62の各単位遅延ユニットに供給
される（図２のステップＳ3 ）。こうして、この場合に
は、前進パルスは単位遅延ユニット群62内の各単位遅延
ユニットを伝播することができる。これにより、消費電
力を抑制すると共に、外部クロックＣＫに同期した内部
クロックＣＫ′を確実に発生することができる。
【００８１】このように、本実施の形態においては、Ｎ
段までの単位遅延ユニットとＮ＋１段以降単位遅延ユニ
ットとを夫々単位遅延ユニット群61，62に分け、これら
の単位遅延ユニット群61，62毎に電力の供給を制御して
いるので、高周波の動作時に、単位遅延ユニット群62の
各単位遅延ユニットにおいて無駄な電力が消費されるこ
とを防止することができる。
段までの単位遅延ユニットとＮ＋１段以降単位遅延ユニ
ットとを夫々単位遅延ユニット群61，62に分け、これら
の単位遅延ユニット群61，62毎に電力の供給を制御して
いるので、高周波の動作時に、単位遅延ユニット群62の
各単位遅延ユニットにおいて無駄な電力が消費されるこ
とを防止することができる。
【００８２】上記説明においては、前進パルス用単位遅
延素子は同じ段の状態保持素子に接続されるものとして
説明したが、実際には、前進パルス用単位遅延素子、状
態保持素子及び後退パルス単位遅延素子が接続される段
は異なる。図３はこの場合の例を示している。
延素子は同じ段の状態保持素子に接続されるものとして
説明したが、実際には、前進パルス用単位遅延素子、状
態保持素子及び後退パルス単位遅延素子が接続される段
は異なる。図３はこの場合の例を示している。
【００８３】いま、図３（ａ）に示すように、前進パル
ス用単位遅延素子がＹ段後の状態保持素子に接続される
ものとする。この場合には、Ｎ段目の前進パルス用単位
遅延素子５-Nに前進パルスが伝播したとき、Ｎ＋Ｙ段目
の状態保持素子６-(N+Y)までがセット状態に変化する。
ス用単位遅延素子がＹ段後の状態保持素子に接続される
ものとする。この場合には、Ｎ段目の前進パルス用単位
遅延素子５-Nに前進パルスが伝播したとき、Ｎ＋Ｙ段目
の状態保持素子６-(N+Y)までがセット状態に変化する。
【００８４】接続された状態保持部162がリセット状態
になっている後退パルス用単位遅延素子163からレシー
バ12の出力信号ＣＬＫが後退パルス用遅延線に入力し後
退パルスを形成するので、図３（ａ）に示すように、Ｎ
＋Ｙ＋１段目の状態保持素子６-(N+Y+1)にも初期の段階
で電力を供給する必要がある。このため、１段目からＮ
＋Ｙ＋１段目までの状態保持素子が単位遅延ユニット群
61に含まれ、Ｎ＋Ｙ＋２段目以降の状態保持素子が単位
遅延ユニット群62に含まれる。
になっている後退パルス用単位遅延素子163からレシー
バ12の出力信号ＣＬＫが後退パルス用遅延線に入力し後
退パルスを形成するので、図３（ａ）に示すように、Ｎ
＋Ｙ＋１段目の状態保持素子６-(N+Y+1)にも初期の段階
で電力を供給する必要がある。このため、１段目からＮ
＋Ｙ＋１段目までの状態保持素子が単位遅延ユニット群
61に含まれ、Ｎ＋Ｙ＋２段目以降の状態保持素子が単位
遅延ユニット群62に含まれる。
【００８５】一方、図３（ａ）に示すように、後退パル
ス単位遅延素子にはＺ段後の状態保持素子の出力が入力
されるものとすると、単位遅延ユニット群61に含まれる
Ｎ＋Ｙ＋１段目の状態保持素子６-(N+Y+1)に接続される
Ｎ＋Ｙ＋１−Ｚ段目までの後退パルス用単位遅延素子が
単位遅延ユニット群61に含まれ、（Ｎ＋Ｙ＋１−Ｚ）＋
１段目以降の後退パルス用単位遅延素子が単位遅延ユニ
ット群62に含まれる。
ス単位遅延素子にはＺ段後の状態保持素子の出力が入力
されるものとすると、単位遅延ユニット群61に含まれる
Ｎ＋Ｙ＋１段目の状態保持素子６-(N+Y+1)に接続される
Ｎ＋Ｙ＋１−Ｚ段目までの後退パルス用単位遅延素子が
単位遅延ユニット群61に含まれ、（Ｎ＋Ｙ＋１−Ｚ）＋
１段目以降の後退パルス用単位遅延素子が単位遅延ユニ
ット群62に含まれる。
【００８６】以後の説明では、説明を簡単にするため
に、図３（ｂ）に示すように、Ｙ＝０，Ｚ＝１の状態に
ついて説明する。この場合には、Ｎ段までの前進パルス
用単位遅延素子５-NとＮ＋１段までの状態保持素子６-
(N+1)とＮ段までの後退パルス用単位遅延素子７-Nが単
位ユニット群61に含まれ、Ｎ＋１段以降の前進パルス用
単位遅延素子とＮ＋２段以降の状態保持素子とＮ＋１段
以降の後退パルス用単位遅延素子が単位遅延ユニット群
62に含まれる。Ｙ≠0、Ｚ≠1の場合についても容易に拡
張が可能である。
に、図３（ｂ）に示すように、Ｙ＝０，Ｚ＝１の状態に
ついて説明する。この場合には、Ｎ段までの前進パルス
用単位遅延素子５-NとＮ＋１段までの状態保持素子６-
(N+1)とＮ段までの後退パルス用単位遅延素子７-Nが単
位ユニット群61に含まれ、Ｎ＋１段以降の前進パルス用
単位遅延素子とＮ＋２段以降の状態保持素子とＮ＋１段
以降の後退パルス用単位遅延素子が単位遅延ユニット群
62に含まれる。Ｙ≠0、Ｚ≠1の場合についても容易に拡
張が可能である。
【００８７】図４は本発明の他の実施の形態を示すブロ
ック図である。図４において図１と同一の構成要素には
同一符号を付して説明を省略する。
ック図である。図４において図１と同一の構成要素には
同一符号を付して説明を省略する。
【００８８】本実施の形態は前進パルス検出回路64に代
えて前進パルス検出回路71を採用している。Ｎ段目の前
進パルス用単位遅延素子５-Nの出力端は前進パルス検出
回路71に接続されており、前進パルス検出回路71は、前
進パルスが１度でもＮ段目まで伝播したら、Ｎ＋１段目
以降の前進パルス用単位遅延素子５と後退パルス用単位
遅延素子７とＮ＋２段目以降の状態保持素子６に電力の
供給を継続させるようになっている。なお、本実施の形
態においても、１〜Ｎ段目までの前進パルス用単位遅延
素子及び後退パルス用単位遅延素子並びに１〜Ｎ＋１段
目までの状態保持素子には端子63を介して無条件に電源
電圧を供給するようになっている。
えて前進パルス検出回路71を採用している。Ｎ段目の前
進パルス用単位遅延素子５-Nの出力端は前進パルス検出
回路71に接続されており、前進パルス検出回路71は、前
進パルスが１度でもＮ段目まで伝播したら、Ｎ＋１段目
以降の前進パルス用単位遅延素子５と後退パルス用単位
遅延素子７とＮ＋２段目以降の状態保持素子６に電力の
供給を継続させるようになっている。なお、本実施の形
態においても、１〜Ｎ段目までの前進パルス用単位遅延
素子及び後退パルス用単位遅延素子並びに１〜Ｎ＋１段
目までの状態保持素子には端子63を介して無条件に電源
電圧を供給するようになっている。
【００８９】なお、以後、説明及び図面の簡略化のため
に、前進パルス用単位遅延素子、状態保持素子及び後退
パルス用単位遅延素子において相互に対応する段がずれ
ていることは無視することがあり、また、単位遅延ユニ
ットの段数は前進パルス用単位遅延素子の段数で代表し
て示すことがある。
に、前進パルス用単位遅延素子、状態保持素子及び後退
パルス用単位遅延素子において相互に対応する段がずれ
ていることは無視することがあり、また、単位遅延ユニ
ットの段数は前進パルス用単位遅延素子の段数で代表し
て示すことがある。
【００９０】図５は図４中の前進パルス検出回路71の具
体的な構成を示す回路図である。
体的な構成を示す回路図である。
【００９１】前進パルス検出回路71は、マルチプレクサ
72及びフリップフロップ73によって構成されている。入
力端子74にはＮ段目の前進パルス用単位遅延素子５-Nか
ら前進パルスの反転信号/ＦＣＬ-Nが入力される。この
反転信号/ＦＣＬ-Nはマルチプレクサ72の一方入力端に
供給される。
72及びフリップフロップ73によって構成されている。入
力端子74にはＮ段目の前進パルス用単位遅延素子５-Nか
ら前進パルスの反転信号/ＦＣＬ-Nが入力される。この
反転信号/ＦＣＬ-Nはマルチプレクサ72の一方入力端に
供給される。
【００９２】マルチプレクサ72は端子75を介して電源電
圧が印加されると共にグランドにも接続されている。マ
ルチプレクサ72には端子76からのパルス信号に基づいて
“Ｈ”又は“Ｌ”の信号をフロップフロップ73に供給す
るようになっている。フリップフロップ73はナンド回路
77，78によって構成されており、マルチプレクサ72から
“Ｈ”が供給されている期間に前進パルス/ＦＣＬ-Nが
“Ｌ”になると“Ｈ”に変化して、以後前進パルス/Ｆ
ＣＬ-Nに拘わらず“Ｈ”を維持する。フリップフロップ
73は、マルチプレクサ72から“Ｌ”が供給されることに
よってリセットされるようになっている。フリップフロ
ップ73の出力は前進パルスの制御信号ＣＴＬとして出力
端子79をから出力される。
圧が印加されると共にグランドにも接続されている。マ
ルチプレクサ72には端子76からのパルス信号に基づいて
“Ｈ”又は“Ｌ”の信号をフロップフロップ73に供給す
るようになっている。フリップフロップ73はナンド回路
77，78によって構成されており、マルチプレクサ72から
“Ｈ”が供給されている期間に前進パルス/ＦＣＬ-Nが
“Ｌ”になると“Ｈ”に変化して、以後前進パルス/Ｆ
ＣＬ-Nに拘わらず“Ｈ”を維持する。フリップフロップ
73は、マルチプレクサ72から“Ｌ”が供給されることに
よってリセットされるようになっている。フリップフロ
ップ73の出力は前進パルスの制御信号ＣＴＬとして出力
端子79をから出力される。
【００９３】次に、前進パルス検出回路71と電源制御用
スイッチ65とＳＴＢＤとの接続について図３８を用いて
説明する。いま、前進パルス用単位遅延素子として図３
８に示す前進パルス用単位遅延素子５-Nと同一構成のも
のを用いるものとする。この場合には、前進パルス検出
回路71の入力端子74はＮ段目の前進パルス用単位遅延素
子５-Nを構成するインバータ28の出力端に接続される。
前進パルス検出回路71の出力端子79は電源制御用スイッ
チ65の入力端子に接続される。
スイッチ65とＳＴＢＤとの接続について図３８を用いて
説明する。いま、前進パルス用単位遅延素子として図３
８に示す前進パルス用単位遅延素子５-Nと同一構成のも
のを用いるものとする。この場合には、前進パルス検出
回路71の入力端子74はＮ段目の前進パルス用単位遅延素
子５-Nを構成するインバータ28の出力端に接続される。
前進パルス検出回路71の出力端子79は電源制御用スイッ
チ65の入力端子に接続される。
【００９４】図６及び図７は電源制御用スイッチ65の一
例を示す回路図である。
例を示す回路図である。
【００９５】図６に示す電源制御用スイッチは入力端子
81、インバータ82、パスゲート86と入力端子85と出力端
子87から構成されており、スゲート86はpMOSトランジス
タ83とnMOSトランジスタ84から構成されている。図７に
示電源制御用スイッチは入力端子81とインバータ82とｐ
MOSトランジスタ83と入力端子85と出力端子87により構
成されている。
81、インバータ82、パスゲート86と入力端子85と出力端
子87から構成されており、スゲート86はpMOSトランジス
タ83とnMOSトランジスタ84から構成されている。図７に
示電源制御用スイッチは入力端子81とインバータ82とｐ
MOSトランジスタ83と入力端子85と出力端子87により構
成されている。
【００９６】前進パルス検出回路71からの前進パルスの
制御信号ＣＴＬは端子81に入力される。この制御信号Ｃ
ＴＬはインバータ82によって反転されてｎＭＯＳトラン
ジスタ83のゲートに供給される。ｎＭＯＳトランジスタ
のソースには端子85を介して電源電圧が供給され、ドレ
インは、Ｎ＋１段目以降の前進パルス用単位遅延素子、
後退パルス用単位遅延素子及びＮ＋２段目以降の状態保
持素子に接続されている。
制御信号ＣＴＬは端子81に入力される。この制御信号Ｃ
ＴＬはインバータ82によって反転されてｎＭＯＳトラン
ジスタ83のゲートに供給される。ｎＭＯＳトランジスタ
のソースには端子85を介して電源電圧が供給され、ドレ
インは、Ｎ＋１段目以降の前進パルス用単位遅延素子、
後退パルス用単位遅延素子及びＮ＋２段目以降の状態保
持素子に接続されている。
【００９７】次に、このように構成された実施の形態の
動作について図８及び図９を参照して説明する。図８は
動作を説明するためのフローチャートであり、図９は動
作を説明するためのタイミングチャートである。図９
（ａ）はＮ段目の前進パルス用単位遅延素子５-Nの出力
を示し、図９（ｂ）は図９（ａ）の反転信号を示し、図
９（ｃ）は前進パルス検出回路71からの制御信号ＣＴＬ
を示している。
動作について図８及び図９を参照して説明する。図８は
動作を説明するためのフローチャートであり、図９は動
作を説明するためのタイミングチャートである。図９
（ａ）はＮ段目の前進パルス用単位遅延素子５-Nの出力
を示し、図９（ｂ）は図９（ａ）の反転信号を示し、図
９（ｃ）は前進パルス検出回路71からの制御信号ＣＴＬ
を示している。
【００９８】前進パルス検出回路71のマルチプレクサ72
は、電源がオンになったときに発生するパルス信号（図
示省略）によって出力が“Ｌ”になるものとする。パル
ス信号が入力する時点では前進パルスは生成されておら
ずＮ段目の前進パルス用単位遅延素子５-Nの出力/ＦＣ
Ｌ-N は“Ｈ”である。
は、電源がオンになったときに発生するパルス信号（図
示省略）によって出力が“Ｌ”になるものとする。パル
ス信号が入力する時点では前進パルスは生成されておら
ずＮ段目の前進パルス用単位遅延素子５-Nの出力/ＦＣ
Ｌ-N は“Ｈ”である。
【００９９】パルス信号がマルチプレクサ72に入力する
とマルチプレクサ72の出力信号は“Ｌ”になり、フリッ
プフロップ73の制御信号ＣＴＬは“Ｌ”に初期化され
る。パルス信号が消滅するとマルチプレクサ72は“Ｈ”
を出力し、パルス/ＦＣＬ-N も“Ｈ”なので制御信号Ｃ
ＴＬは“Ｌ”を維持する。マルチプレクサ72はパルス信
号による初期化以後電源がオンである限り“Ｈ”を出力
する。
とマルチプレクサ72の出力信号は“Ｌ”になり、フリッ
プフロップ73の制御信号ＣＴＬは“Ｌ”に初期化され
る。パルス信号が消滅するとマルチプレクサ72は“Ｈ”
を出力し、パルス/ＦＣＬ-N も“Ｈ”なので制御信号Ｃ
ＴＬは“Ｌ”を維持する。マルチプレクサ72はパルス信
号による初期化以後電源がオンである限り“Ｈ”を出力
する。
【０１００】前進パルスがＮ段まで伝播しなければ、パ
ルス/ＦＣＬ-N 及びマルチプレクサ72の出力はいずれも
“Ｈ”に固定されるので、制御信号ＣＴＬは“Ｌ”を維
持する。そうすると、電源制御用スイッチ65には“Ｌ”
が入力されるので、電源制御用スイッチ65はオフとなり
Ｎ＋１段目以降の前進パルス用単位遅延素子５-(N+1)乃
至５-L、後退パルス用単位遅延素子７-(N+1)乃至７-L及
びＮ＋２段目以降の状態保持素子６-(N+2)乃至６-Lには
電力が供給されず、これらの素子において電力が消費さ
れない。
ルス/ＦＣＬ-N 及びマルチプレクサ72の出力はいずれも
“Ｈ”に固定されるので、制御信号ＣＴＬは“Ｌ”を維
持する。そうすると、電源制御用スイッチ65には“Ｌ”
が入力されるので、電源制御用スイッチ65はオフとなり
Ｎ＋１段目以降の前進パルス用単位遅延素子５-(N+1)乃
至５-L、後退パルス用単位遅延素子７-(N+1)乃至７-L及
びＮ＋２段目以降の状態保持素子６-(N+2)乃至６-Lには
電力が供給されず、これらの素子において電力が消費さ
れない。
【０１０１】次に、Ｎ段目の前進パルス用単位遅延素子
５-Nまで前進パルスが伝播するものとする（図８のステ
ップＳ6 ）。そうすると、前進パルスＦＣＬ-Nは図９
（ａ）のタイミングｔ1 に示すように、“Ｈ”になる。
このとき図９（ｂ）のタイミングｔ1 に示すように、パ
ルスＦＣＬ-Nの反転信号であるパルス/ＦＣＬ-N は
“Ｌ”になる。前進パルス用単位遅延素子５-Nのインバ
ータ28からは図９（ｂ）に示す反転信号/ＦＣＬ-Nが出
力され、この信号が前進パルス検出回路71の入力端子74
に入力される。
５-Nまで前進パルスが伝播するものとする（図８のステ
ップＳ6 ）。そうすると、前進パルスＦＣＬ-Nは図９
（ａ）のタイミングｔ1 に示すように、“Ｈ”になる。
このとき図９（ｂ）のタイミングｔ1 に示すように、パ
ルスＦＣＬ-Nの反転信号であるパルス/ＦＣＬ-N は
“Ｌ”になる。前進パルス用単位遅延素子５-Nのインバ
ータ28からは図９（ｂ）に示す反転信号/ＦＣＬ-Nが出
力され、この信号が前進パルス検出回路71の入力端子74
に入力される。
【０１０２】タイミングｔ1 より前のタイミングでは、
フリップフロップ73の制御信号ＣＴＬは“Ｌ”に初期化
されマルチプレクサ72の出力は“Ｈ”に保持されてい
る。この状態でパルス/ＦＣＬ-N が“Ｌ”になると、図
９（ｃ）のタイミングｔ1 に示すように、フリップフロ
ップ73からの制御信号ＣＴＬは“Ｌ”から“Ｈ”に変化
する。この後、パルス/ＦＣＬ-N が“Ｈ”になっても、
フリップフロップ73の２つの入力が“Ｈ”になるので、
制御信号ＣＴＬは“Ｈ”を維持する。
フリップフロップ73の制御信号ＣＴＬは“Ｌ”に初期化
されマルチプレクサ72の出力は“Ｈ”に保持されてい
る。この状態でパルス/ＦＣＬ-N が“Ｌ”になると、図
９（ｃ）のタイミングｔ1 に示すように、フリップフロ
ップ73からの制御信号ＣＴＬは“Ｌ”から“Ｈ”に変化
する。この後、パルス/ＦＣＬ-N が“Ｈ”になっても、
フリップフロップ73の２つの入力が“Ｈ”になるので、
制御信号ＣＴＬは“Ｈ”を維持する。
【０１０３】更に、この状態で図９（ｂ），（ｃ）のタ
イミングｔ2 に示すように、パルス/ＦＣＬ-N が“Ｌ”
になっても、制御信号ＣＴＬは“Ｈ”に保たれる。従っ
て、パルス/ＦＣＬ-Nが“Ｌ”になると、即ち、前進パ
ルスがＮ段目まで伝播すると前進パルス検出回路71の制
御信号ＣＴＬはそれ以降“Ｈ”を出力し続けることにな
る。
イミングｔ2 に示すように、パルス/ＦＣＬ-N が“Ｌ”
になっても、制御信号ＣＴＬは“Ｈ”に保たれる。従っ
て、パルス/ＦＣＬ-Nが“Ｌ”になると、即ち、前進パ
ルスがＮ段目まで伝播すると前進パルス検出回路71の制
御信号ＣＴＬはそれ以降“Ｈ”を出力し続けることにな
る。
【０１０４】前進パルス検出回路71の制御信号ＣＴＬに
よって制御される電源制御用スイッチ65は、制御信号Ｃ
ＴＬが“Ｈ”のときオンになり、Ｎ＋１段目以降の前進
パルス用単位遅延素子５-(N+1)乃至５-L、後退パルス用
単位遅延素子７-(N+1)乃至７-L及びＮ＋２段目以降の状
態保持素子６-(N+2)乃至６-Lに電力が供給される（図８
のステップＳ7 ）。
よって制御される電源制御用スイッチ65は、制御信号Ｃ
ＴＬが“Ｈ”のときオンになり、Ｎ＋１段目以降の前進
パルス用単位遅延素子５-(N+1)乃至５-L、後退パルス用
単位遅延素子７-(N+1)乃至７-L及びＮ＋２段目以降の状
態保持素子６-(N+2)乃至６-Lに電力が供給される（図８
のステップＳ7 ）。
【０１０５】このようにＮ段目の前進パルス用単位遅延
素子５-Nに前進パルスが伝播すると、Ｎ＋１段目以降の
前進パルス用単位遅延素子、後退パルス用単位遅延素子
及びＮ＋２段目以降の状態保持素子が動作するようにな
るので、Ｌ段の遅延線を持つクロック同期回路として働
く。
素子５-Nに前進パルスが伝播すると、Ｎ＋１段目以降の
前進パルス用単位遅延素子、後退パルス用単位遅延素子
及びＮ＋２段目以降の状態保持素子が動作するようにな
るので、Ｌ段の遅延線を持つクロック同期回路として働
く。
【０１０６】このように、本実施の形態においては、前
進パルス検出回路71を用いることにより、Ｎ＋１段目以
降の前進パルス用単位遅延素子と後退パルス用単位遅延
素子とＮ＋２段目以降の状態保持素子にはＮ段目の前進
パルス用単位遅延素子５-Nに前進パルスが伝播しない限
り電力が供給されない。クロック同期遅延制御回路を高
周波で動作させる場合前進パルスが伝播する段数は全体
の段数に比べ小さくなるので、Ｎを小さくすることがで
きるため従来の回路に比べ電力を削減することができ
る。また、Ｎ段目以降に前進パルスが伝播する場合に
は、Ｎ＋１段目以降の前進パルス用単位遅延素子と後退
パルス用単位遅延素子とＮ＋２段目以降の状態保持素子
が電源に接続され、Ｌ段の遅延線を持つクロック同期遅
延制御回路として動作する。
進パルス検出回路71を用いることにより、Ｎ＋１段目以
降の前進パルス用単位遅延素子と後退パルス用単位遅延
素子とＮ＋２段目以降の状態保持素子にはＮ段目の前進
パルス用単位遅延素子５-Nに前進パルスが伝播しない限
り電力が供給されない。クロック同期遅延制御回路を高
周波で動作させる場合前進パルスが伝播する段数は全体
の段数に比べ小さくなるので、Ｎを小さくすることがで
きるため従来の回路に比べ電力を削減することができ
る。また、Ｎ段目以降に前進パルスが伝播する場合に
は、Ｎ＋１段目以降の前進パルス用単位遅延素子と後退
パルス用単位遅延素子とＮ＋２段目以降の状態保持素子
が電源に接続され、Ｌ段の遅延線を持つクロック同期遅
延制御回路として動作する。
【０１０７】図１０は本発明の他の実施の形態を示すブ
ロック図である。図１０において図４と同一の構成要素
には同一符号を付して説明を省略する。
ロック図である。図１０において図４と同一の構成要素
には同一符号を付して説明を省略する。
【０１０８】本実施の形態においても、１〜Ｎ段目まで
の前進パルス用単位遅延素子及び後退パルス用単位遅延
素子並びに１〜Ｎ＋１段目までの状態保持素子には端子
63を介して無条件に電源電圧を供給するようになってい
る。本実施の形態においては、Ｎ段目からβ段前の段
（Ｎ−β）に発生する前進パルスの反転信号を前進パル
ス検出回路71に供給するようになっている。
の前進パルス用単位遅延素子及び後退パルス用単位遅延
素子並びに１〜Ｎ＋１段目までの状態保持素子には端子
63を介して無条件に電源電圧を供給するようになってい
る。本実施の形態においては、Ｎ段目からβ段前の段
（Ｎ−β）に発生する前進パルスの反転信号を前進パル
ス検出回路71に供給するようになっている。
【０１０９】Ｎ段目の前進パルス用単位遅延素子５-Nに
前進パルスが伝播したときＮ＋１段目以降の前進パルス
用単位遅延素子５-(N+1)を含む回路に接続された電源制
御用スイッチ65がオンになると、パルスがＮ段目からＮ
＋１段目に伝播しようとしたとき電源制御用スイッチ65
に接続された回路が安定して動作する状態になっていな
いことがある。この場合には、クロック同期遅延制御回
路が安定して動作しない。
前進パルスが伝播したときＮ＋１段目以降の前進パルス
用単位遅延素子５-(N+1)を含む回路に接続された電源制
御用スイッチ65がオンになると、パルスがＮ段目からＮ
＋１段目に伝播しようとしたとき電源制御用スイッチ65
に接続された回路が安定して動作する状態になっていな
いことがある。この場合には、クロック同期遅延制御回
路が安定して動作しない。
【０１１０】そこで、Ｎ段より前のＮ−β段の前進パル
ス用単位遅延素子５-(N-β）の出力で電源制御用スイッ
チ65を制御することでパルスがＮ段からＮ＋１段に入力
されるときに、既に電源制御用スイッチ65に接続された
回路は安定して動作できるようにしている。このため、
クロック同期遅延制御回路の動作がより安定する。
ス用単位遅延素子５-(N-β）の出力で電源制御用スイッ
チ65を制御することでパルスがＮ段からＮ＋１段に入力
されるときに、既に電源制御用スイッチ65に接続された
回路は安定して動作できるようにしている。このため、
クロック同期遅延制御回路の動作がより安定する。
【０１１１】なお、このような回路にストレス試験を行
なうとき、高周波で試験を行う場合に電力が供給されず
動作しない回路が存在することになる。電力が供給され
ず動作しない回路があるとストレス試験がうまくいかな
い場合がある。これに対しては、前進パルス検出回路71
を制御する信号を新たに設けこの信号を用いて前進パル
スが所望の段まで伝播しないときでも全ての単位遅延ユ
ニットに電力が供給される状態にすることが可能であ
る。
なうとき、高周波で試験を行う場合に電力が供給されず
動作しない回路が存在することになる。電力が供給され
ず動作しない回路があるとストレス試験がうまくいかな
い場合がある。これに対しては、前進パルス検出回路71
を制御する信号を新たに設けこの信号を用いて前進パル
スが所望の段まで伝播しないときでも全ての単位遅延ユ
ニットに電力が供給される状態にすることが可能であ
る。
【０１１２】図１１は本発明の他の実施の形態を示すブ
ロック図である。図１１において図４と同一の構成要素
には同一符号を付して説明を省略する。
ロック図である。図１１において図４と同一の構成要素
には同一符号を付して説明を省略する。
【０１１３】本実施の形態は前進パルス検出回路71及び
電源制御用スイッチ65に代えて、夫々前進パルス検出回
路90及び電源制御用スイッチ98を設けた点が図４の実施
の形態と異なる。
電源制御用スイッチ65に代えて、夫々前進パルス検出回
路90及び電源制御用スイッチ98を設けた点が図４の実施
の形態と異なる。
【０１１４】図４の実施の形態においては、前進パルス
検出回路71は、前進パルスが１度でもＮ段目の前進パル
ス用単位遅延素子５-Nに伝播すればＮ＋１段目以降の前
進パルス用単位遅延素子、後退パルス用単位遅延素子及
びＮ＋２段目以降の状態保持素子に電源電圧を供給す
る。このため、前進パルスがＮ段目まで伝播した後に外
部クロックの周期τが変化し、前進パルスがＮ段目以降
まで伝播しなくなっても、制御信号ＣＴＬが“Ｈ”に保
たれるので、Ｎ＋１段目以降の前進パルス用単位遅延素
子、後退パルス用単位遅延素子及びＮ＋２段目以降の状
態保持素子が動作し続けてしまう。本実施の形態はこれ
を防止するようにしたものである。
検出回路71は、前進パルスが１度でもＮ段目の前進パル
ス用単位遅延素子５-Nに伝播すればＮ＋１段目以降の前
進パルス用単位遅延素子、後退パルス用単位遅延素子及
びＮ＋２段目以降の状態保持素子に電源電圧を供給す
る。このため、前進パルスがＮ段目まで伝播した後に外
部クロックの周期τが変化し、前進パルスがＮ段目以降
まで伝播しなくなっても、制御信号ＣＴＬが“Ｈ”に保
たれるので、Ｎ＋１段目以降の前進パルス用単位遅延素
子、後退パルス用単位遅延素子及びＮ＋２段目以降の状
態保持素子が動作し続けてしまう。本実施の形態はこれ
を防止するようにしたものである。
【０１１５】図１２は図１１中の前進パルス検出回路90
の具体的な構成を示す回路図である。
の具体的な構成を示す回路図である。
【０１１６】前進パルス検出回路90は、Ｎ段目の前進パ
ルス用単位遅延素子５-Nに前進パルスが伝播したときに
電源電圧供給させるだけでなく、前進パルスがＮ段目に
伝播しなくなったときに電源電圧の供給を停止させるこ
とができるようになっている。
ルス用単位遅延素子５-Nに前進パルスが伝播したときに
電源電圧供給させるだけでなく、前進パルスがＮ段目に
伝播しなくなったときに電源電圧の供給を停止させるこ
とができるようになっている。
【０１１７】図１２において、前進パルス検出回路90は
クロックドインバータ92，95及びインバータ93，94によ
って構成されている。入力端子91にはＮ段目の状態保持
素子６-Nの状態信号Ｑ-Nが入力される。この状態信号Ｑ
-Nはクロックドインバータ92に供給される。クロックド
インバータ92の出力端はインバータ93，94の入力端及び
クロックドインバータ95の出力端に接続されている。イ
ンバータ93の出力端は出力端子96に接続され、インバー
タ94の出力端はクロックドインバータ95の入力端に接続
されている。クロックドインバータ95の出力端はクロッ
クドインバータ92の出力端及びインバータ93，94の入力
端に接続されている。なお、前進パルス検出回路90はＤ
型フリップフロップを構成できれば図１２に示す回路以
外の回路でもよい。
クロックドインバータ92，95及びインバータ93，94によ
って構成されている。入力端子91にはＮ段目の状態保持
素子６-Nの状態信号Ｑ-Nが入力される。この状態信号Ｑ
-Nはクロックドインバータ92に供給される。クロックド
インバータ92の出力端はインバータ93，94の入力端及び
クロックドインバータ95の出力端に接続されている。イ
ンバータ93の出力端は出力端子96に接続され、インバー
タ94の出力端はクロックドインバータ95の入力端に接続
されている。クロックドインバータ95の出力端はクロッ
クドインバータ92の出力端及びインバータ93，94の入力
端に接続されている。なお、前進パルス検出回路90はＤ
型フリップフロップを構成できれば図１２に示す回路以
外の回路でもよい。
【０１１８】次に前進パルス検出回路90と電源制御用ス
イッチ98とＳＴＢＤとの接続について図２３を参照して
説明する。いま、状態保持素子として図２３に示す状態
保持素子６-Nを採用するものとする。この場合には、前
進パルス検出回路90の入力端子91はＮ段目の状態保持素
子６-Nの出力端子34に接続されて、状態信号Ｑ-Nが前進
パルス検出回路90に入力される。
イッチ98とＳＴＢＤとの接続について図２３を参照して
説明する。いま、状態保持素子として図２３に示す状態
保持素子６-Nを採用するものとする。この場合には、前
進パルス検出回路90の入力端子91はＮ段目の状態保持素
子６-Nの出力端子34に接続されて、状態信号Ｑ-Nが前進
パルス検出回路90に入力される。
【０１１９】また、前進パルス検出回路90の出力端子96
は電源制御用スイッチ98の入力端子に接続される。前進
パルス検出回路90の制御信号ＣＴＬのみで電源制御用ス
イッチ98を制御する場合には、電源制御用スイッチ98と
しては、電源制御用スイッチ65と同様に図６及び図７に
示す回路を採用することができる。この場合には、前進
パルス検出回路90と電源制御用スイッチ98とＳＴＢＤと
の接続は図４の前進パルス検出回路71を用いた場合と同
じである。
は電源制御用スイッチ98の入力端子に接続される。前進
パルス検出回路90の制御信号ＣＴＬのみで電源制御用ス
イッチ98を制御する場合には、電源制御用スイッチ98と
しては、電源制御用スイッチ65と同様に図６及び図７に
示す回路を採用することができる。この場合には、前進
パルス検出回路90と電源制御用スイッチ98とＳＴＢＤと
の接続は図４の前進パルス検出回路71を用いた場合と同
じである。
【０１２０】本実施の形態においては、前進パルス検出
回路90は、インバータ93からの制御信号ＣＴＬだけでな
く、その反転信号である/ＣＴＬ も電源制御用スイッチ
98に供給することができるようになっている。電源制御
用スイッチ98は、制御信号ＣＴＬ及びその反転信号/Ｃ
ＴＬ を用いて電源供給を制御する場合には、図１３に
示す回路が採用される。
回路90は、インバータ93からの制御信号ＣＴＬだけでな
く、その反転信号である/ＣＴＬ も電源制御用スイッチ
98に供給することができるようになっている。電源制御
用スイッチ98は、制御信号ＣＴＬ及びその反転信号/Ｃ
ＴＬ を用いて電源供給を制御する場合には、図１３に
示す回路が採用される。
【０１２１】図１３は図１１中の電源制御用スイッチ98
の具体的な構成の一例を示す回路図である。
の具体的な構成の一例を示す回路図である。
【０１２２】電源制御用スイッチ98はｎＭＯＳトランジ
スタ100 及びｐＭＯＳトランジスタ101 によって構成さ
れており、制御信号ＣＴＬの反転信号/ＣＴＬ が入力端
子102 を介してトランジスタ100 のゲートに供給され、
制御信号ＣＴＬが入力端子103 を介してトランジスタ10
1 のゲートに供給されるようになっている。端子104か
らの電源電圧がトランジスタ100 ，101 のソースに供給
されるようになっている。
スタ100 及びｐＭＯＳトランジスタ101 によって構成さ
れており、制御信号ＣＴＬの反転信号/ＣＴＬ が入力端
子102 を介してトランジスタ100 のゲートに供給され、
制御信号ＣＴＬが入力端子103 を介してトランジスタ10
1 のゲートに供給されるようになっている。端子104か
らの電源電圧がトランジスタ100 ，101 のソースに供給
されるようになっている。
【０１２３】次に、このように構成された実施の形態の
動作について図１４及び図１５を参照して説明する。図
１４は動作を説明するためのフローチャートであり、図
１５は動作を説明するための動作波形図である。図１５
（ａ）はレシーバ２からのクロックＣＬＫを示し、図１
５（ｂ）は制御パルスＰを示し、図１５（ｃ）は前進パ
ルスＦＣＬを示し、図１５（ｄ）はＮ段目の前進パルス
用単位遅延素子５-Nの出力を示し、図１５（ｅ）はＮ段
目の状態信号Ｑ-Nを示し、図１５（ｆ）は前進パルス検
出回路90からの制御信号ＣＴＬを示している。
動作について図１４及び図１５を参照して説明する。図
１４は動作を説明するためのフローチャートであり、図
１５は動作を説明するための動作波形図である。図１５
（ａ）はレシーバ２からのクロックＣＬＫを示し、図１
５（ｂ）は制御パルスＰを示し、図１５（ｃ）は前進パ
ルスＦＣＬを示し、図１５（ｄ）はＮ段目の前進パルス
用単位遅延素子５-Nの出力を示し、図１５（ｅ）はＮ段
目の状態信号Ｑ-Nを示し、図１５（ｆ）は前進パルス検
出回路90からの制御信号ＣＴＬを示している。
【０１２４】前進パルス検出回路90は制御パルス生成回
路９の出力信号Ｐに同期して、Ｎ段目の状態保持素子６
-Nの出力信号Ｑ-Nの値を調べることで前進パルスがＮ段
まで伝播したか否かを判断する（図１４のステップＳ1
2）。状態保持素子６-Nは/Ｑが“Ｈ”で、Ｑが“Ｌ”、
即ちリセット状態に初期化されているものとする。
路９の出力信号Ｐに同期して、Ｎ段目の状態保持素子６
-Nの出力信号Ｑ-Nの値を調べることで前進パルスがＮ段
まで伝播したか否かを判断する（図１４のステップＳ1
2）。状態保持素子６-Nは/Ｑが“Ｈ”で、Ｑが“Ｌ”、
即ちリセット状態に初期化されているものとする。
【０１２５】外部クロックＣＫがレシーバ２に入力する
と、図１５（ａ）に示すように、レシーバ２からクロッ
クＣＬＫが生成され、制御パルス生成回路９及びディレ
イモニタ３に入力される。制御パルス生成回路９からは
クロックＣＬＫの立ち上りに同期して立ち上がる信号Ｐ
が生成される（図１５（ｂ））。また、ディレイモニタ
３からは図１５（ｃ）に示すように、前進パルス用遅延
線５への入力信号ＦＣＬが生成される。
と、図１５（ａ）に示すように、レシーバ２からクロッ
クＣＬＫが生成され、制御パルス生成回路９及びディレ
イモニタ３に入力される。制御パルス生成回路９からは
クロックＣＬＫの立ち上りに同期して立ち上がる信号Ｐ
が生成される（図１５（ｂ））。また、ディレイモニタ
３からは図１５（ｃ）に示すように、前進パルス用遅延
線５への入力信号ＦＣＬが生成される。
【０１２６】図１５の期間ｔ0 乃至ｔ1 に示すように、
前進パルスがＮ段目まで伝播しなければ、Ｎ段目の状態
保持素子６-Nの出力信号Ｑ-Nは、図１５（ｅ）に示すよ
うに“Ｌ”なので、タイミングｔ0 で制御パルスＰが立
ち上った時のＱ-Nの値“Ｌ”が前進パルス検出回路90に
取り込まれる。これにより、前進パルス検出回路90は制
御信号ＣＴＬとして“Ｌ”を出力し続ける。電源制御用
スイッチ98は制御信号ＣＴＬが“Ｌ”のときにオフにな
り、Ｎ＋１段目以降の前進パルス用単位遅延素子５-(N+
1)乃至５-Lと後退パルス用単位遅延素子７-(N+1)乃至７
-LとＮ＋２段目以降の状態保持素子６-(N+2)乃至６-Lに
電力が供給されない（図１４のステップＳ14）ので、こ
れらの回路で電力は消費されない。
前進パルスがＮ段目まで伝播しなければ、Ｎ段目の状態
保持素子６-Nの出力信号Ｑ-Nは、図１５（ｅ）に示すよ
うに“Ｌ”なので、タイミングｔ0 で制御パルスＰが立
ち上った時のＱ-Nの値“Ｌ”が前進パルス検出回路90に
取り込まれる。これにより、前進パルス検出回路90は制
御信号ＣＴＬとして“Ｌ”を出力し続ける。電源制御用
スイッチ98は制御信号ＣＴＬが“Ｌ”のときにオフにな
り、Ｎ＋１段目以降の前進パルス用単位遅延素子５-(N+
1)乃至５-Lと後退パルス用単位遅延素子７-(N+1)乃至７
-LとＮ＋２段目以降の状態保持素子６-(N+2)乃至６-Lに
電力が供給されない（図１４のステップＳ14）ので、こ
れらの回路で電力は消費されない。
【０１２７】図１５のタイミングｔ1 に示すように、前
進パルスがＮ段目に伝播するとＮ段目の状態保持部６-N
の出力信号Ｑ-Nは、図１５（e）に示すように“Ｈ”に
なる。タイミングｔ2 で制御パルスＰが立ち上がり後退
パルス用遅延線７に後退パルスが生成される。Δduが前
進パルス用単位遅延素子と後退パルス用単位遅延素子１
段あたりの遅延時間とすると、後退パルスが（Ｎ−Ｘ）
段目に伝播し（Ｎ−Ｘ）段目の後退パルス用単位遅延素
子の出力/ＲＣＬ-(N-X) が“Ｈ”になりＮ段目の状態保
持素子６-Nがリセットされるまでの期間ＸΔdu 以上は
Ｑ-Nは“Ｈ”になる。
進パルスがＮ段目に伝播するとＮ段目の状態保持部６-N
の出力信号Ｑ-Nは、図１５（e）に示すように“Ｈ”に
なる。タイミングｔ2 で制御パルスＰが立ち上がり後退
パルス用遅延線７に後退パルスが生成される。Δduが前
進パルス用単位遅延素子と後退パルス用単位遅延素子１
段あたりの遅延時間とすると、後退パルスが（Ｎ−Ｘ）
段目に伝播し（Ｎ−Ｘ）段目の後退パルス用単位遅延素
子の出力/ＲＣＬ-(N-X) が“Ｈ”になりＮ段目の状態保
持素子６-Nがリセットされるまでの期間ＸΔdu 以上は
Ｑ-Nは“Ｈ”になる。
【０１２８】制御パルスＰで前進パルス検出回路90を制
御する場合には、ＸΔdu＞Ａ′となるように後退パルス
用単位遅延素子の出力をＸ段後の状態保持素子に供給す
るか、ＸΔduよりパルス幅が短く制御パルスＰに同期し
た信号を生成し、その信号で前進パルス検出回路90を制
御すれば制御パルスＰが立ち上がったときに前進パルス
検出回路90に状態保持素子６-Nの出力Ｑ-Nが取り込まれ
る。タイミングｔ2 で制御パルスＰが立ち上がったとき
前進パルス検出回路90の制御信号ＣＴＬは図１５（ｆ）
に示すように“Ｈ”になる。
御する場合には、ＸΔdu＞Ａ′となるように後退パルス
用単位遅延素子の出力をＸ段後の状態保持素子に供給す
るか、ＸΔduよりパルス幅が短く制御パルスＰに同期し
た信号を生成し、その信号で前進パルス検出回路90を制
御すれば制御パルスＰが立ち上がったときに前進パルス
検出回路90に状態保持素子６-Nの出力Ｑ-Nが取り込まれ
る。タイミングｔ2 で制御パルスＰが立ち上がったとき
前進パルス検出回路90の制御信号ＣＴＬは図１５（ｆ）
に示すように“Ｈ”になる。
【０１２９】制御信号ＣＴＬが“Ｈ”になるとき電源制
御用スイッチ65はオンになりＮ＋１段目以降の前進パル
ス用単位遅延素子と後退パルス用単位遅延素子とＮ＋２
段目以降の状態保持素子に電力が供給され（図１４のス
テップＳ13）、Ｌ段の遅延線を持つクロック同期遅延制
御回路として動作する。
御用スイッチ65はオンになりＮ＋１段目以降の前進パル
ス用単位遅延素子と後退パルス用単位遅延素子とＮ＋２
段目以降の状態保持素子に電力が供給され（図１４のス
テップＳ13）、Ｌ段の遅延線を持つクロック同期遅延制
御回路として動作する。
【０１３０】次に、前進パルスが１度Ｎ段目の前進パル
ス用単位遅延素子に伝播した後、Ｎ段目まで伝播しなく
なる場合の動作について説明する。図１５の動作波形図
のタイミングｔ2 〜ｔ3 の間のように、Ｎ段目に前進パ
ルスが伝播しない場合には、Ｎ段目の状態保持素子６-N
の出力Ｑ-Nは再び“Ｌ”を出力するようになるので、タ
イミングｔ3 で制御パルスＰが立ち上がったとき前進パ
ルス検出回路90には“Ｌ”が取り込まれる。このため、
前進パルス検出回路90からの制御信号ＣＴＬは“Ｌ”に
保たれる。制御信号ＣＴＬが“Ｌ”に保たれると、電源
制御用スイッチ98はオフになりＮ＋１段目以降の前進パ
ルス用単位遅延素子と後退パルス用単位遅延素子とＮ＋
２段目以降の状態保持素子には再び電力が供給されなく
なる。
ス用単位遅延素子に伝播した後、Ｎ段目まで伝播しなく
なる場合の動作について説明する。図１５の動作波形図
のタイミングｔ2 〜ｔ3 の間のように、Ｎ段目に前進パ
ルスが伝播しない場合には、Ｎ段目の状態保持素子６-N
の出力Ｑ-Nは再び“Ｌ”を出力するようになるので、タ
イミングｔ3 で制御パルスＰが立ち上がったとき前進パ
ルス検出回路90には“Ｌ”が取り込まれる。このため、
前進パルス検出回路90からの制御信号ＣＴＬは“Ｌ”に
保たれる。制御信号ＣＴＬが“Ｌ”に保たれると、電源
制御用スイッチ98はオフになりＮ＋１段目以降の前進パ
ルス用単位遅延素子と後退パルス用単位遅延素子とＮ＋
２段目以降の状態保持素子には再び電力が供給されなく
なる。
【０１３１】このように、本実施の形態においては、Ｎ
＋１段目以降の前進パルス用単位遅延素子と後退パルス
用単位遅延素子とＮ＋２段目以降の状態保持素子にはＮ
段目の前進パルス用単位遅延素子５-Nまで前進パルスが
伝播しない限り電力が供給されないで、Ｎ段の遅延線を
もつクロック同期遅延制御回路として動作する。クロッ
ク同期遅延制御回路を高周波で動作させる場合は外部ク
ロックの周期τが短いので全体の段数Ｌに比べてＮを小
さくすることが可能である。このため従来の回路に比べ
高周波での動作時に電力を削減することができる。
＋１段目以降の前進パルス用単位遅延素子と後退パルス
用単位遅延素子とＮ＋２段目以降の状態保持素子にはＮ
段目の前進パルス用単位遅延素子５-Nまで前進パルスが
伝播しない限り電力が供給されないで、Ｎ段の遅延線を
もつクロック同期遅延制御回路として動作する。クロッ
ク同期遅延制御回路を高周波で動作させる場合は外部ク
ロックの周期τが短いので全体の段数Ｌに比べてＮを小
さくすることが可能である。このため従来の回路に比べ
高周波での動作時に電力を削減することができる。
【０１３２】またＮ段目以降に前進パルスが伝播すると
きはＮ＋１段目以降の前進パルス用単位遅延素子と後退
パルス用単位遅延素子とＮ＋２段目以降の状態保持素子
が電源に接続されＬ段の遅延線を持つクロック同期遅延
制御回路として動作する。
きはＮ＋１段目以降の前進パルス用単位遅延素子と後退
パルス用単位遅延素子とＮ＋２段目以降の状態保持素子
が電源に接続されＬ段の遅延線を持つクロック同期遅延
制御回路として動作する。
【０１３３】更に、外部クロックの周期τが変化し、パ
ルスがＮ段目以降に伝播した後Ｎ段目に伝播しなくなっ
たとき、再びＮ＋１段目の前進パルス用単位遅延素子と
後退パルス用単位遅延素子と状態保持素子への電力の供
給を断つことができ、図４の実施の形態よりも一層電力
の削減が可能である。
ルスがＮ段目以降に伝播した後Ｎ段目に伝播しなくなっ
たとき、再びＮ＋１段目の前進パルス用単位遅延素子と
後退パルス用単位遅延素子と状態保持素子への電力の供
給を断つことができ、図４の実施の形態よりも一層電力
の削減が可能である。
【０１３４】図１６は本発明の他の実施の形態を示すブ
ロック図である。図１６において図１１と同一の構成要
素には同一符号を付して説明を省略する。
ロック図である。図１６において図１１と同一の構成要
素には同一符号を付して説明を省略する。
【０１３５】本実施の形態においても、１〜Ｎ段目まで
の前進パルス用単位遅延素子及び後退パルス用単位遅延
素子並びに１〜Ｎ＋１段目までの状態保持素子には端子
63を介して無条件に電源電圧を供給するようになってい
る。本実施の形態においては、Ｎ段目からβ段前の段
（Ｎ−β）に発生する前進パルスの反転信号を前進パル
ス検出回路90に供給するようになっている。
の前進パルス用単位遅延素子及び後退パルス用単位遅延
素子並びに１〜Ｎ＋１段目までの状態保持素子には端子
63を介して無条件に電源電圧を供給するようになってい
る。本実施の形態においては、Ｎ段目からβ段前の段
（Ｎ−β）に発生する前進パルスの反転信号を前進パル
ス検出回路90に供給するようになっている。
【０１３６】Ｎ段目の前進パルス用単位遅延素子５-Nに
前進パルスが伝播したときＮ＋１段目以降の前進パルス
用単位遅延素子５-(N+1)を含む回路に接続された電源制
御用スイッチ98がオンになると、パルスがＮ段目からＮ
＋１段目に伝播しようとしたとき電源制御用スイッチ98
に接続された回路が安定して動作する状態になっていな
いことがある。この場合には、クロック同期遅延制御回
路が安定して動作しない。
前進パルスが伝播したときＮ＋１段目以降の前進パルス
用単位遅延素子５-(N+1)を含む回路に接続された電源制
御用スイッチ98がオンになると、パルスがＮ段目からＮ
＋１段目に伝播しようとしたとき電源制御用スイッチ98
に接続された回路が安定して動作する状態になっていな
いことがある。この場合には、クロック同期遅延制御回
路が安定して動作しない。
【０１３７】そこで、Ｎ段より前のＮ−β段の前進パル
ス用単位遅延素子５-(N-β）の出力で電源制御用スイッ
チ98を制御することでパルスがＮ段からＮ＋１段に入力
されるときに、既に電源制御用スイッチ98に接続された
回路は安定して動作できるようにしている。このため、
クロック同期遅延制御回路の動作がより安定する。
ス用単位遅延素子５-(N-β）の出力で電源制御用スイッ
チ98を制御することでパルスがＮ段からＮ＋１段に入力
されるときに、既に電源制御用スイッチ98に接続された
回路は安定して動作できるようにしている。このため、
クロック同期遅延制御回路の動作がより安定する。
【０１３８】なお、このような回路にストレス試験を行
なうとき、高周波で試験を行う場合に電力が供給されず
動作しない回路が存在することになる。電力が供給され
ず動作しない回路があるとストレス試験がうまくいかな
い場合がある。これに対しては、前進パルス検出回路91
を制御する信号を新たに設けこの信号を用いて前進パル
スが所望の段まで伝播しないときでも全ての単位遅延ユ
ニットに電力が供給される状態にすることが可能であ
る。
なうとき、高周波で試験を行う場合に電力が供給されず
動作しない回路が存在することになる。電力が供給され
ず動作しない回路があるとストレス試験がうまくいかな
い場合がある。これに対しては、前進パルス検出回路91
を制御する信号を新たに設けこの信号を用いて前進パル
スが所望の段まで伝播しないときでも全ての単位遅延ユ
ニットに電力が供給される状態にすることが可能であ
る。
【０１３９】図１７は本発明の他の実施の形態を示すブ
ロック図である。図１７において図１１と同一の構成要
素には同一符号を付して説明を省略する。
ロック図である。図１７において図１１と同一の構成要
素には同一符号を付して説明を省略する。
【０１４０】本実施の形態は前進パルス検出回路90に代
えて前進パルス検出回路111 を採用した点が図１１の実
施の形態と異なる。
えて前進パルス検出回路111 を採用した点が図１１の実
施の形態と異なる。
【０１４１】図１１においては、ジッタ等によって前進
パルスＦＣＬがＮ段目又はＮ−β段目まで伝播する状態
と伝播しない状態とを頻繁に繰り返す場合には、Ｎ＋１
段目の前進パルス用単位遅延素子、後退パルス用単位遅
延素子及びＮ＋２段以降の状態保持素子には電源電圧の
供給，停止が頻繁に繰返され、動作が安定せず、また、
消費電力を削減することができない。
パルスＦＣＬがＮ段目又はＮ−β段目まで伝播する状態
と伝播しない状態とを頻繁に繰り返す場合には、Ｎ＋１
段目の前進パルス用単位遅延素子、後退パルス用単位遅
延素子及びＮ＋２段以降の状態保持素子には電源電圧の
供給，停止が頻繁に繰返され、動作が安定せず、また、
消費電力を削減することができない。
【０１４２】そこで、本実施の形態においては、前進パ
ルス検出回路111 を用いることで、ジッタがある場合で
も電源制御用スイッチ98がオン，オフの状態を安定して
維持することを可能にして、クロック同期遅延制御回路
の動作を安定させている。
ルス検出回路111 を用いることで、ジッタがある場合で
も電源制御用スイッチ98がオン，オフの状態を安定して
維持することを可能にして、クロック同期遅延制御回路
の動作を安定させている。
【０１４３】図１８はこのような前進パルス検出回路11
1 の具体的な構成を示す回路図である。
1 の具体的な構成を示す回路図である。
【０１４４】前進パルス検出回路111 は、前進パルス検
出回路90と同一構成の２つのＤ型フリップフロップ112
，113 、ナンド回路114 、オア回路115 及びフリップ
フロップ116 によって構成されている。フリップフロッ
プ116 はナンド回路117 ，118によって構成されてい
る。
出回路90と同一構成の２つのＤ型フリップフロップ112
，113 、ナンド回路114 、オア回路115 及びフリップ
フロップ116 によって構成されている。フリップフロッ
プ116 はナンド回路117 ，118によって構成されてい
る。
【０１４５】２つのＤ型フリップフロップ112 ，113 の
入力端子91には夫々Ｎ段目，Ｎ−Ｍ段目の状態保持素子
の出力Ｑ-N，Ｑ-(N-M)が供給される。Ｄ型フリップフロ
ップ112 ，113 の出力端はナンド回路114 とオア回路11
5 の入力端に接続されている。ナンド回路114 の出力端
はナンド回路117 の入力端に接続され、オア回路115の
出力端はナンド回路118 の入力端に接続されている。ナ
ンド回路117 の出力端はナンド回路118 の出力端に接続
され、ナンド回路118 の出力端はナンド回路117 の入力
端に接続されている。フリップフロップ116 はＲＳフリ
ップフロップとして機能すれば別の回路を用いてもよ
い。
入力端子91には夫々Ｎ段目，Ｎ−Ｍ段目の状態保持素子
の出力Ｑ-N，Ｑ-(N-M)が供給される。Ｄ型フリップフロ
ップ112 ，113 の出力端はナンド回路114 とオア回路11
5 の入力端に接続されている。ナンド回路114 の出力端
はナンド回路117 の入力端に接続され、オア回路115の
出力端はナンド回路118 の入力端に接続されている。ナ
ンド回路117 の出力端はナンド回路118 の出力端に接続
され、ナンド回路118 の出力端はナンド回路117 の入力
端に接続されている。フリップフロップ116 はＲＳフリ
ップフロップとして機能すれば別の回路を用いてもよ
い。
【０１４６】ナンド回路117 の出力端は出力端子119 に
接続されている。電力制御用スイッチ98としては図６，
図７，図１３に示す回路を用いてもよい。
接続されている。電力制御用スイッチ98としては図６，
図７，図１３に示す回路を用いてもよい。
【０１４７】次にＳＴＢＤと前進パルス検出回路111 と
電源制御用スイッチ98の接続について説明する。Ｎ−Ｍ
段目の状態保持素子６-(N-M)の出力Ｑ-(N-M)を前進パル
ス検出回路111 のＤ型フリップフロップ112 の入力端子
91に、Ｎ段目の状態保持素子６-Nの出力Ｑ-NをＤ型フリ
ップフロップ113 の入力端子91に供給する。また、電源
制御用スイッチ98としては図４の電源制御用スイッチ65
と同一構成のものを用いる。前進パルス検出回路111 の
出力端子119 と電源制御用スイッチ98との接続は、図１
１と同様とする。
電源制御用スイッチ98の接続について説明する。Ｎ−Ｍ
段目の状態保持素子６-(N-M)の出力Ｑ-(N-M)を前進パル
ス検出回路111 のＤ型フリップフロップ112 の入力端子
91に、Ｎ段目の状態保持素子６-Nの出力Ｑ-NをＤ型フリ
ップフロップ113 の入力端子91に供給する。また、電源
制御用スイッチ98としては図４の電源制御用スイッチ65
と同一構成のものを用いる。前進パルス検出回路111 の
出力端子119 と電源制御用スイッチ98との接続は、図１
１と同様とする。
【０１４８】次に、このように構成された実施の形態の
動作について図１９及び図２０を参照して説明する。図
１９は動作を説明するためのフローチャートであり、図
２０は動作を説明するための波形図である。図２０
（ａ）はレシーバ２からのクロックＣＬＫを示し、図２
０（ｂ）は制御パルスＰを示し、図２０（ｃ）は前進パ
ルスＦＣＬを示し、図２０（ｄ）はＮ−Ｍ段の前進パル
ス用単位遅延素子の出力を示し、図２０（ｅ）はＮ段の
前進パルス用単位遅延素子の出力を示し、図２０（ｆ）
はＮ−Ｍ段の状態保持素子の出力を示し、図２０（ｇ）
はＮ段の状態保持素子の出力を示し、図２０（ｈ）はＤ
型フリップフロップ113 の出力を示し、図２０（ｉ）は
Ｄ型フリップフロップ112 の出力を示し、図２０（ｊ）
はナンド回路114 の出力を示し、図２０（ｋ）はオア回
路115 の出力を示し、図２０（ｌ）はフリップフロップ
116 からの制御信号ＣＴＬを示している。
動作について図１９及び図２０を参照して説明する。図
１９は動作を説明するためのフローチャートであり、図
２０は動作を説明するための波形図である。図２０
（ａ）はレシーバ２からのクロックＣＬＫを示し、図２
０（ｂ）は制御パルスＰを示し、図２０（ｃ）は前進パ
ルスＦＣＬを示し、図２０（ｄ）はＮ−Ｍ段の前進パル
ス用単位遅延素子の出力を示し、図２０（ｅ）はＮ段の
前進パルス用単位遅延素子の出力を示し、図２０（ｆ）
はＮ−Ｍ段の状態保持素子の出力を示し、図２０（ｇ）
はＮ段の状態保持素子の出力を示し、図２０（ｈ）はＤ
型フリップフロップ113 の出力を示し、図２０（ｉ）は
Ｄ型フリップフロップ112 の出力を示し、図２０（ｊ）
はナンド回路114 の出力を示し、図２０（ｋ）はオア回
路115 の出力を示し、図２０（ｌ）はフリップフロップ
116 からの制御信号ＣＴＬを示している。
【０１４９】外部クロックＣＫがレシーブ２に入力さ
れ、図２０（ａ）に示すクロックＣＬＫが生成される。
このクロックＣＬＫは制御パルス生成回路９に供給され
て、図２０（ｂ）に示す制御パルスＰが生成される。ま
た、クロックＣＬＫはディレイモニタ３にも与えられ
て、図２０（ｃ）に示す前進パルスが生成されて前進パ
ルス用遅延線５に供給される（図１９のステップＳ2
1）。
れ、図２０（ａ）に示すクロックＣＬＫが生成される。
このクロックＣＬＫは制御パルス生成回路９に供給され
て、図２０（ｂ）に示す制御パルスＰが生成される。ま
た、クロックＣＬＫはディレイモニタ３にも与えられ
て、図２０（ｃ）に示す前進パルスが生成されて前進パ
ルス用遅延線５に供給される（図１９のステップＳ2
1）。
【０１５０】いま、前進パルスがＮ段目まで伝播しない
ものとする。期間ｔ0 〜ｔ1 はこの状態である。このた
め、タイミングｔ0 で図２０（ｂ）のように、制御パル
スＰが立ち上がったとき、図２０（ｆ），（ｇ）に示す
ように、状態信号Ｑ-(N-M)，Ｑ-Nのいずれも“Ｌ”なの
で、２つのＤ型フリップフロップ112 ，113 には“Ｌ”
が取り込まれる。これにより、Ｄ型フリップフロップ11
2 ，113 の出力は、図２０（ｉ），（ｈ）に示すよう
に、いずれも“Ｌ”である。
ものとする。期間ｔ0 〜ｔ1 はこの状態である。このた
め、タイミングｔ0 で図２０（ｂ）のように、制御パル
スＰが立ち上がったとき、図２０（ｆ），（ｇ）に示す
ように、状態信号Ｑ-(N-M)，Ｑ-Nのいずれも“Ｌ”なの
で、２つのＤ型フリップフロップ112 ，113 には“Ｌ”
が取り込まれる。これにより、Ｄ型フリップフロップ11
2 ，113 の出力は、図２０（ｉ），（ｈ）に示すよう
に、いずれも“Ｌ”である。
【０１５１】従って、図２０（ｊ），（ｋ）に示すよう
に、フリップフロップ116 の入力信号Ｎ1 は“Ｈ”にな
り、Ｎ2 は“Ｌ”になる。これにより、図２０（ｌ）に
示すように、制御信号ＣＴＬは“Ｌ”になる。よって、
電源制御用スイッチ98はオフになり、Ｎ＋１段目の単位
遅延ユニット４-(N+1)には電力は供給されない。
に、フリップフロップ116 の入力信号Ｎ1 は“Ｈ”にな
り、Ｎ2 は“Ｌ”になる。これにより、図２０（ｌ）に
示すように、制御信号ＣＴＬは“Ｌ”になる。よって、
電源制御用スイッチ98はオフになり、Ｎ＋１段目の単位
遅延ユニット４-(N+1)には電力は供給されない。
【０１５２】次に、前進パルスがＮ段まで伝播するもの
とする。図２０のタイミングｔ1 はこの状態を示してい
る。タイミングｔ1 で前進パルスがＮ−Ｍ段に伝播して
いるので、図２０（ｆ）に示すように、Ｎ−Ｍ段目の状
態保持素子６-(N-M)の出力Ｑ-(N-M)は“Ｈ”になってい
る。また、タイミングｔ2 になるまでに前進パルスはＮ
段まで伝播していないので、Ｎ段目の状態保持部６-Nの
出力Ｑ-Nは図２０（ｇ）に示すように“Ｌ”のままであ
る。
とする。図２０のタイミングｔ1 はこの状態を示してい
る。タイミングｔ1 で前進パルスがＮ−Ｍ段に伝播して
いるので、図２０（ｆ）に示すように、Ｎ−Ｍ段目の状
態保持素子６-(N-M)の出力Ｑ-(N-M)は“Ｈ”になってい
る。また、タイミングｔ2 になるまでに前進パルスはＮ
段まで伝播していないので、Ｎ段目の状態保持部６-Nの
出力Ｑ-Nは図２０（ｇ）に示すように“Ｌ”のままであ
る。
【０１５３】制御パルスＰが立ち上がり後退パルス用単
位遅延素子からクロックＣＬＫが入力され、Ｘ段進んで
Ｘ段後の状態保持素子をリセットする。このため、制御
パルスＰが“Ｈ”になってから最低ＸΔｄｕの間は状態
信号Ｑ-(N-M)は“Ｈ”に保たれる。従って、タイミング
ｔ2 で制御パルスＰが立ち上がったときＮ−Ｍ段目の状
態保持素子６-(N-M)に接続されたＤ型フリップフロップ
112 には“Ｈ”が取り込まれ、Ｎ段目の状態保持素子６
-Nに接続されたＤ型フリップフロップ113 には“Ｌ”が
取り込まれる。これにより、図２０（ｈ），（ｉ）に示
すように、フリップフロップ113 の出力は“Ｈ”に、フ
リップフロップ112 の出力は“Ｌ”に保たれる。
位遅延素子からクロックＣＬＫが入力され、Ｘ段進んで
Ｘ段後の状態保持素子をリセットする。このため、制御
パルスＰが“Ｈ”になってから最低ＸΔｄｕの間は状態
信号Ｑ-(N-M)は“Ｈ”に保たれる。従って、タイミング
ｔ2 で制御パルスＰが立ち上がったときＮ−Ｍ段目の状
態保持素子６-(N-M)に接続されたＤ型フリップフロップ
112 には“Ｈ”が取り込まれ、Ｎ段目の状態保持素子６
-Nに接続されたＤ型フリップフロップ113 には“Ｌ”が
取り込まれる。これにより、図２０（ｈ），（ｉ）に示
すように、フリップフロップ113 の出力は“Ｈ”に、フ
リップフロップ112 の出力は“Ｌ”に保たれる。
【０１５４】このように、制御パルスＰが立ち上がった
ときに状態信号Ｑの値を取り込むため、制御パルスＰの
パルス幅がＸΔｄｕより短くなるようにＸを設定する
か、制御パルスＰのパルス幅を短くできなければＸΔｄ
ｕより短くクロックＣＬＫに同期して立ち上がるパルス
信号で前進パルス検出回路を制御するものとする。
ときに状態信号Ｑの値を取り込むため、制御パルスＰの
パルス幅がＸΔｄｕより短くなるようにＸを設定する
か、制御パルスＰのパルス幅を短くできなければＸΔｄ
ｕより短くクロックＣＬＫに同期して立ち上がるパルス
信号で前進パルス検出回路を制御するものとする。
【０１５５】ナンド回路114 の出力Ｎ1 は図２０（ｊ）
に示すように、“Ｈ”となり、オア回路115 の出力Ｎ2
は図２０（ｋ）に示すように、“Ｈ”となる。そうする
と、フリップフロップ116 はタイミングｔ2 のときの値
を保持するので、制御信号ＣＴＬは図２０（ｌ）に示す
ように、“Ｌ”に維持される。このように、Ｎ段以降に
パルスが１度も伝播したことがない場合、即ち、図１９
のステップＳ22，Ｓ24を経由してステップＳ26に処理が
移行する場合には、制御信号ＣＴＬは“Ｌ”に保たれる
ので電源制御用スイッチ98は、Ｎ＋１段目以降の前進パ
ルス用単位遅延素子及び後退パルス用単位遅延素子並び
にＮ＋２段目以降の状態保持素子には電力は供給され
ず、Ｎ段の遅延線を有するクロック同期遅延制御回路と
して動作する。
に示すように、“Ｈ”となり、オア回路115 の出力Ｎ2
は図２０（ｋ）に示すように、“Ｈ”となる。そうする
と、フリップフロップ116 はタイミングｔ2 のときの値
を保持するので、制御信号ＣＴＬは図２０（ｌ）に示す
ように、“Ｌ”に維持される。このように、Ｎ段以降に
パルスが１度も伝播したことがない場合、即ち、図１９
のステップＳ22，Ｓ24を経由してステップＳ26に処理が
移行する場合には、制御信号ＣＴＬは“Ｌ”に保たれる
ので電源制御用スイッチ98は、Ｎ＋１段目以降の前進パ
ルス用単位遅延素子及び後退パルス用単位遅延素子並び
にＮ＋２段目以降の状態保持素子には電力は供給され
ず、Ｎ段の遅延線を有するクロック同期遅延制御回路と
して動作する。
【０１５６】次に、タイミングｔ4 で制御パルスＰが立
ち上がるときの動作について説明する。タイミングｔ3
で前進パルスはＮ段目の前進パルス用単位遅延線５-Nま
で伝播している。このため、図２０（ｄ），（ｅ）に示
すように、前進パルスＦＣＬ-(N-M)，ＦＣＬ-Nのいずれ
も“Ｈ”になるので、状態保持素子の出力信号Ｑ-(N-
M)，Ｑ-Nも図２０（ｆ），（ｇ）に示すように“Ｈ”に
なっている。
ち上がるときの動作について説明する。タイミングｔ3
で前進パルスはＮ段目の前進パルス用単位遅延線５-Nま
で伝播している。このため、図２０（ｄ），（ｅ）に示
すように、前進パルスＦＣＬ-(N-M)，ＦＣＬ-Nのいずれ
も“Ｈ”になるので、状態保持素子の出力信号Ｑ-(N-
M)，Ｑ-Nも図２０（ｆ），（ｇ）に示すように“Ｈ”に
なっている。
【０１５７】従って、タイミングｔ4 で制御パルスＰが
立ち上がるとき２つのＤ型フリップフロップ112 ，113
に“Ｈ”が入力されるので、図２０（ｈ），（ｉ）に示
すように、次に制御パルスＰが“Ｈ”になるまで、フリ
ップフロップ112 ，113 の出力は“Ｈ”に保持される。
よって、ナンド回路114 の出力Ｎ1 は図２０（ｊ）に示
すように“Ｌ”となり、オア回路115 の出力Ｎ2 は図２
０（ｋ）に示すように“Ｈ”であるので、フリップフロ
ップ116 の出力制御信号ＣＴＬは“Ｈ”になる（図２０
（ｌ））。
立ち上がるとき２つのＤ型フリップフロップ112 ，113
に“Ｈ”が入力されるので、図２０（ｈ），（ｉ）に示
すように、次に制御パルスＰが“Ｈ”になるまで、フリ
ップフロップ112 ，113 の出力は“Ｈ”に保持される。
よって、ナンド回路114 の出力Ｎ1 は図２０（ｊ）に示
すように“Ｌ”となり、オア回路115 の出力Ｎ2 は図２
０（ｋ）に示すように“Ｈ”であるので、フリップフロ
ップ116 の出力制御信号ＣＴＬは“Ｈ”になる（図２０
（ｌ））。
【０１５８】制御信号ＣＴＬが“Ｈ”になるとき、電源
制御用スイッチ98はオンになるので、Ｎ＋１段目以降の
前進パルス用単位遅延素子、後退パルス用単位遅延素子
及びＮ＋２段目以降の状態保持素子に電力が供給され
る。これにより、Ｎ段目に前進パルスが伝播したとき全
ての単位遅延ユニットに電力が供給されＬ段の遅延線を
有するクロック同期遅延制御回路として働く。
制御用スイッチ98はオンになるので、Ｎ＋１段目以降の
前進パルス用単位遅延素子、後退パルス用単位遅延素子
及びＮ＋２段目以降の状態保持素子に電力が供給され
る。これにより、Ｎ段目に前進パルスが伝播したとき全
ての単位遅延ユニットに電力が供給されＬ段の遅延線を
有するクロック同期遅延制御回路として働く。
【０１５９】ここで、ジッタなどの影響によって前進パ
ルスがＮ段に伝播した後前進パルスの伝播する段数がＮ
−Ｍ段からＮ段の間で変動する場合について説明する。
ルスがＮ段に伝播した後前進パルスの伝播する段数がＮ
−Ｍ段からＮ段の間で変動する場合について説明する。
【０１６０】Ｎ段以上伝播する場合には、常にＮ−Ｍ
段、Ｎ段の前進パルス用単位遅延素子に前進パルスが伝
播するので全ての単位遅延ユニットに電源電圧が供給さ
れる。
段、Ｎ段の前進パルス用単位遅延素子に前進パルスが伝
播するので全ての単位遅延ユニットに電源電圧が供給さ
れる。
【０１６１】１度Ｎ段の前進パルス用単位遅延素子５-N
まで伝播した後、Ｎ−Ｍ段の前進パルス用単位遅延素子
５-(N-M)まで伝播してＮ段の前進パルス用単位遅延素子
５-Nまで伝播しないとき、タイミングｔ2 〜ｔ4 のとき
と同様に、前進パルスが伝播して、制御パルスＰが立ち
上がるとき状態保持素子の出力Ｑ-(N-M)が“Ｈ”、Ｑ-N
が“Ｌ”なる。このため、Ｄ型フリップフロップ112 ，
113 の出力は、図２０（ｈ），（ｉ）に示すようにな
る。この場合には、ナンド回路114 には“Ｌ”が入力さ
れ、オア回路115 には“Ｈ”が入力されるので、出力Ｎ
1 ，Ｎ2 は、図２０（ｊ），（ｋ）に示すように、いず
れも“Ｈ”となる。従って、フリップフロップ116 から
の制御信号ＣＴＬは“Ｈ”を維持する。
まで伝播した後、Ｎ−Ｍ段の前進パルス用単位遅延素子
５-(N-M)まで伝播してＮ段の前進パルス用単位遅延素子
５-Nまで伝播しないとき、タイミングｔ2 〜ｔ4 のとき
と同様に、前進パルスが伝播して、制御パルスＰが立ち
上がるとき状態保持素子の出力Ｑ-(N-M)が“Ｈ”、Ｑ-N
が“Ｌ”なる。このため、Ｄ型フリップフロップ112 ，
113 の出力は、図２０（ｈ），（ｉ）に示すようにな
る。この場合には、ナンド回路114 には“Ｌ”が入力さ
れ、オア回路115 には“Ｈ”が入力されるので、出力Ｎ
1 ，Ｎ2 は、図２０（ｊ），（ｋ）に示すように、いず
れも“Ｈ”となる。従って、フリップフロップ116 から
の制御信号ＣＴＬは“Ｈ”を維持する。
【０１６２】このように、前進パルスがＮ段目以降に伝
播した後、Ｎ−Ｍ段目からＮ段目の間までしか伝播しな
くなっても制御パルスＣＴＬは“Ｈ”に保たれる。これ
により、Ｌ段の遅延線を有するクロック同期遅延制御回
路として働き続けるので、再びジッタによりＮ段以降に
伝播するようになっても電力は供給され続けているの
で、安定した動作を行うことが可能である。
播した後、Ｎ−Ｍ段目からＮ段目の間までしか伝播しな
くなっても制御パルスＣＴＬは“Ｈ”に保たれる。これ
により、Ｌ段の遅延線を有するクロック同期遅延制御回
路として働き続けるので、再びジッタによりＮ段以降に
伝播するようになっても電力は供給され続けているの
で、安定した動作を行うことが可能である。
【０１６３】更に、タイミングｔ5 ，ｔ6 のようにＮ−
Ｍ段にもパルスが伝播しなくなるものとする。そうする
と、タイミングｔ0 からｔ2 までの動作と同様に、タイ
ミングｔ6 で制御パルスＰが立ち上がったときもＮ−Ｍ
段目の状態保持素子６-(N-M)の出力信号Ｑ-(N-M)もＮ段
目の状態保持素子６-Nの出力信号Ｑ-Nも、図２０
（ｆ），（ｇ）に示すように、“Ｌ”となる。従って、
制御パルスＰが“Ｈ”になったときＤ型フリップフロッ
プ112 ，113 には“Ｌ”が取り込まれる。
Ｍ段にもパルスが伝播しなくなるものとする。そうする
と、タイミングｔ0 からｔ2 までの動作と同様に、タイ
ミングｔ6 で制御パルスＰが立ち上がったときもＮ−Ｍ
段目の状態保持素子６-(N-M)の出力信号Ｑ-(N-M)もＮ段
目の状態保持素子６-Nの出力信号Ｑ-Nも、図２０
（ｆ），（ｇ）に示すように、“Ｌ”となる。従って、
制御パルスＰが“Ｈ”になったときＤ型フリップフロッ
プ112 ，113 には“Ｌ”が取り込まれる。
【０１６４】これにより、図２０（ｌ），（ｋ）に示す
ように、フリップフロップ112 ，113 の出力はいずれも
“Ｌ”となり、ナンド回路114 の出力Ｎ1 は“Ｈ”（図
２０（ｊ））、オア回路115 の出力はＮ2 は“Ｌ”（図
２０（ｋ））になるので、フリップフロップ116 からの
制御信号ＣＴＬは“Ｌ”となる。即ち、この場合には、
タイミングｔ0 からｔ2 までと同様の動作が行われる。
ように、フリップフロップ112 ，113 の出力はいずれも
“Ｌ”となり、ナンド回路114 の出力Ｎ1 は“Ｈ”（図
２０（ｊ））、オア回路115 の出力はＮ2 は“Ｌ”（図
２０（ｋ））になるので、フリップフロップ116 からの
制御信号ＣＴＬは“Ｌ”となる。即ち、この場合には、
タイミングｔ0 からｔ2 までと同様の動作が行われる。
【０１６５】このように、前進パルス検出回路111 を用
いることによって、Ｎ段目までパルスが伝播しない場合
には、Ｎ＋１段目以降の前進パルス用単位遅延素子及び
後退パルス用単位遅延素子並びにＮ＋２段目以降の状態
保持素子に電力を供給せず、Ｎ段目以降に伝播するとき
に全ての段に電力を供給すると共に、ジッタの影響でパ
ルスが伝播する段がＮ−Ｍ段とＮ段との間で変動する場
合には、電力を供給し続けて安定した動作をすることが
可能である。
いることによって、Ｎ段目までパルスが伝播しない場合
には、Ｎ＋１段目以降の前進パルス用単位遅延素子及び
後退パルス用単位遅延素子並びにＮ＋２段目以降の状態
保持素子に電力を供給せず、Ｎ段目以降に伝播するとき
に全ての段に電力を供給すると共に、ジッタの影響でパ
ルスが伝播する段がＮ−Ｍ段とＮ段との間で変動する場
合には、電力を供給し続けて安定した動作をすることが
可能である。
【０１６６】このように、本実施の形態においては、上
記各実施の形態と同様の効果を得ることができると共
に、前進パルスがＮ段まで伝播した後に、ジッタによっ
て前進パルスが伝播する段がＮ−Ｍ段とＮ段との間で変
動しても、電源のオン，オフを繰返さないようにするこ
とができ、安定した動作を可能にすることができる。
記各実施の形態と同様の効果を得ることができると共
に、前進パルスがＮ段まで伝播した後に、ジッタによっ
て前進パルスが伝播する段がＮ−Ｍ段とＮ段との間で変
動しても、電源のオン，オフを繰返さないようにするこ
とができ、安定した動作を可能にすることができる。
【０１６７】図２１は本発明の他の実施の形態を示すブ
ロック図である。図２１において図１７と同一の構成要
素には同一符号を付して説明を省略する。
ロック図である。図２１において図１７と同一の構成要
素には同一符号を付して説明を省略する。
【０１６８】本実施の形態においても、１〜Ｎ段目まで
の前進パルス用単位遅延素子及び後退パルス用単位遅延
素子並びに１〜Ｎ＋１段目までの状態保持素子には端子
63を介して無条件に電源電圧を供給するようになってい
る。本実施の形態においては、Ｎ段目からβ段前の段
（Ｎ−β）に発生する状態信号Ｑ-(N-β) を前進パルス
検出回路111 に供給すると共に、この（Ｎ−β）段より
も前の段であるＮ−Ｍ段に発生する状態信号Ｑ-(N-M)を
前進パルス検出回路111 に供給するようになっている。
の前進パルス用単位遅延素子及び後退パルス用単位遅延
素子並びに１〜Ｎ＋１段目までの状態保持素子には端子
63を介して無条件に電源電圧を供給するようになってい
る。本実施の形態においては、Ｎ段目からβ段前の段
（Ｎ−β）に発生する状態信号Ｑ-(N-β) を前進パルス
検出回路111 に供給すると共に、この（Ｎ−β）段より
も前の段であるＮ−Ｍ段に発生する状態信号Ｑ-(N-M)を
前進パルス検出回路111 に供給するようになっている。
【０１６９】Ｎ段目の前進パルス用単位遅延素子５-Nに
前進パルスが伝播してＮ段目の状態信号Ｑ-Nが“Ｈ”と
なることによって、Ｎ＋１段目以降の前進パルス用単位
遅延素子５-(N+1)を含む回路に接続された電源制御用ス
イッチ98をオンにすると、パルスがＮ段目からＮ＋１段
目に伝播しようとしたとき電源制御用スイッチ98に接続
された回路が安定して動作する状態になっていないこと
がある。この場合には、クロック同期遅延制御回路が安
定して動作しない。
前進パルスが伝播してＮ段目の状態信号Ｑ-Nが“Ｈ”と
なることによって、Ｎ＋１段目以降の前進パルス用単位
遅延素子５-(N+1)を含む回路に接続された電源制御用ス
イッチ98をオンにすると、パルスがＮ段目からＮ＋１段
目に伝播しようとしたとき電源制御用スイッチ98に接続
された回路が安定して動作する状態になっていないこと
がある。この場合には、クロック同期遅延制御回路が安
定して動作しない。
【０１７０】そこで、Ｎ段より前のＮ−β段の状態信号
Ｑ-(N-β) の出力で電源制御用スイッチ98を制御するこ
とでパルスがＮ段からＮ＋１段に入力されるときに、既
に電源制御用スイッチ98に接続された回路は安定して動
作できるようにしている。このため、クロック同期遅延
制御回路の動作がより安定する。
Ｑ-(N-β) の出力で電源制御用スイッチ98を制御するこ
とでパルスがＮ段からＮ＋１段に入力されるときに、既
に電源制御用スイッチ98に接続された回路は安定して動
作できるようにしている。このため、クロック同期遅延
制御回路の動作がより安定する。
【０１７１】なお、このような回路にストレス試験を行
なうとき、高周波で試験を行う場合に電力が供給されず
動作しない回路が存在することになる。電力が供給され
ず動作しない回路があるとストレス試験がうまくいかな
い場合がある。これに対しては、前進パルス検出回路11
1 を制御する信号を新たに設けこの信号を用いて前進パ
ルスが所望の段まで伝播しないときでも全ての単位遅延
ユニットに電力が供給される状態にすることが可能であ
る。
なうとき、高周波で試験を行う場合に電力が供給されず
動作しない回路が存在することになる。電力が供給され
ず動作しない回路があるとストレス試験がうまくいかな
い場合がある。これに対しては、前進パルス検出回路11
1 を制御する信号を新たに設けこの信号を用いて前進パ
ルスが所望の段まで伝播しないときでも全ての単位遅延
ユニットに電力が供給される状態にすることが可能であ
る。
【０１７２】図２２は本発明の他の実施の形態を示すブ
ロック図である。図２２において図１と同一の構成要素
には同一符号を付して説明を省略する。
ロック図である。図２２において図１と同一の構成要素
には同一符号を付して説明を省略する。
【０１７３】本実施の形態は単位遅延ユニットをＫ個の
単位遅延ユニット群121-1 ，121-2，…121-K に分割し
たものである。なお、ＫはＫ＞２の整数である。単位遅
延ユニット群121-1は１段からＶ段までの単位遅延ユニ
ットを有し、単位遅延ユニット群121-KはＷ＋１段から
Ｌ段までの単位遅延ユニットを有している。
単位遅延ユニット群121-1 ，121-2，…121-K に分割し
たものである。なお、ＫはＫ＞２の整数である。単位遅
延ユニット群121-1は１段からＶ段までの単位遅延ユニ
ットを有し、単位遅延ユニット群121-KはＷ＋１段から
Ｌ段までの単位遅延ユニットを有している。
【０１７４】単位遅延ユニット群121-1の各単位遅延ユ
ニットには電源端子63を介して電源電圧が供給され、単
位遅延ユニット群121-2乃至121-Kの各単位遅延ユニット
には、夫々電源端子63から電源制御用スイッチ123-1乃
至123-(K-1) を介して電源電圧が供給される。単位遅延
ユニット群121-2乃至121-Kに対する電源電圧の供給は前
進パルス検出回路122-1乃至122-(K-1) によって制御さ
れる。
ニットには電源端子63を介して電源電圧が供給され、単
位遅延ユニット群121-2乃至121-Kの各単位遅延ユニット
には、夫々電源端子63から電源制御用スイッチ123-1乃
至123-(K-1) を介して電源電圧が供給される。単位遅延
ユニット群121-2乃至121-Kに対する電源電圧の供給は前
進パルス検出回路122-1乃至122-(K-1) によって制御さ
れる。
【０１７５】前進パルス検出回路122-1乃至122-(K-1)
及び電源制御用スイッチ123-1乃至123-(K-1) として
は、上記各実施の形態におけるいずれの前進パルス検出
回路及び電源制御用スイッチを用いてもよい。
及び電源制御用スイッチ123-1乃至123-(K-1) として
は、上記各実施の形態におけるいずれの前進パルス検出
回路及び電源制御用スイッチを用いてもよい。
【０１７６】前進パルス検出回路122-1乃至122-(K-1)
は、夫々単位遅延ユニット群121-1乃至121-(K-1) の所
定の段の単位遅延ユニット、例えば、各単位遅延ユニッ
ト群の最終段から数段前の段までの間のいずれかの段の
単位遅延ユニットに含まれる前進パルス用単位遅延素子
又は状態保持素子に接続される。前進パルス検出回路12
2-1乃至122-(K-1) は、接続された段まで前進パルスが
伝播したか否かを検出して夫々制御信号ＣＴＬを電源制
御用スイッチ123-1乃至123-(K-1) に供給するようにな
っている。
は、夫々単位遅延ユニット群121-1乃至121-(K-1) の所
定の段の単位遅延ユニット、例えば、各単位遅延ユニッ
ト群の最終段から数段前の段までの間のいずれかの段の
単位遅延ユニットに含まれる前進パルス用単位遅延素子
又は状態保持素子に接続される。前進パルス検出回路12
2-1乃至122-(K-1) は、接続された段まで前進パルスが
伝播したか否かを検出して夫々制御信号ＣＴＬを電源制
御用スイッチ123-1乃至123-(K-1) に供給するようにな
っている。
【０１７７】電源制御用スイッチ123-1乃至123-(K-1)
は、入力された制御信号ＣＴＬによって、前進パルスが
所定の段まで伝播したことが示された場合には、電源端
子63からの電源電圧を夫々対応する単位遅延ユニット群
121-2乃至122-Kの各単位遅延ユニットに供給し、そうで
ない場合には、電源電圧を単位遅延ユニット群121-2乃
至122-Kには供給しないようになっている。
は、入力された制御信号ＣＴＬによって、前進パルスが
所定の段まで伝播したことが示された場合には、電源端
子63からの電源電圧を夫々対応する単位遅延ユニット群
121-2乃至122-Kの各単位遅延ユニットに供給し、そうで
ない場合には、電源電圧を単位遅延ユニット群121-2乃
至122-Kには供給しないようになっている。
【０１７８】このように構成された実施の形態において
は、初期状態では、単位遅延ユニット群121-1の各単位
遅延ユニットのみに電源電圧が供給される。前進パルス
がＶ段までの前進パルス用単位遅延素子５-Vまで伝播し
ない場合には、以降の単位遅延ユニット群121-2乃至121
-Kの各単位遅延ユニットには電源電圧は供給されず、電
力消費量を削減することができる。
は、初期状態では、単位遅延ユニット群121-1の各単位
遅延ユニットのみに電源電圧が供給される。前進パルス
がＶ段までの前進パルス用単位遅延素子５-Vまで伝播し
ない場合には、以降の単位遅延ユニット群121-2乃至121
-Kの各単位遅延ユニットには電源電圧は供給されず、電
力消費量を削減することができる。
【０１７９】また、前進パルスがＶ＋１段目の単位遅延
ユニットまで伝播する場合には、前進パルス検出回路12
2-1からの制御信号ＣＴＬによって電源制御用スイッチ1
23-1がオンとなり、単位遅延ユニット群121-2の各単位
遅延ユニットにも電源電圧が供給される。こうして、Ｖ
＋１段目まで前進パルスが伝播する場合でも、確実な動
作が可能である。
ユニットまで伝播する場合には、前進パルス検出回路12
2-1からの制御信号ＣＴＬによって電源制御用スイッチ1
23-1がオンとなり、単位遅延ユニット群121-2の各単位
遅延ユニットにも電源電圧が供給される。こうして、Ｖ
＋１段目まで前進パルスが伝播する場合でも、確実な動
作が可能である。
【０１８０】しかも、本実施の形態においては、この場
合でも、単位遅延ユニット群121-3乃至121-Kの各単位遅
延ユニットに電源電圧を供給しないようにすることがで
きる。
合でも、単位遅延ユニット群121-3乃至121-Kの各単位遅
延ユニットに電源電圧を供給しないようにすることがで
きる。
【０１８１】このように本実施の形態においては、上記
各実施の形態と同様の効果を有すると共に、電力制御を
Ｋ個の単位遅延ユニット群単位で行うことができるの
で、きめ細かな電力制御が可能であるという利点があ
る。
各実施の形態と同様の効果を有すると共に、電力制御を
Ｋ個の単位遅延ユニット群単位で行うことができるの
で、きめ細かな電力制御が可能であるという利点があ
る。
【０１８２】図２３は本発明の他の実施の形態を示すブ
ロック図である。図２３において図１と同一の構成要素
には同一符号を付して説明を省略する。
ロック図である。図２３において図１と同一の構成要素
には同一符号を付して説明を省略する。
【０１８３】本実施の形態はディレイモニタ３に代えて
パルス生成回路131 を用いた点が図１の実施の形態と異
なる。
パルス生成回路131 を用いた点が図１の実施の形態と異
なる。
【０１８４】パルス生成回路131 は、遅延器132 、イン
バータ133 乃至135 、ナンド回路136 及びパスゲート13
7 によって構成されている。遅延器132 は入力されたク
ロックＣＬＫを時間Ａだけ遅延させてインバータ133 に
出力する。インバータ133 はクロックＣＬＫを反転させ
てインバータ134 及びナンド回路136 の一方入力端に与
える。インバータ134 はインバータ133 の出力を再度反
転させることにより、前進パルスＦＣＬを前進パルス用
遅延線５に供給するようになっている。
バータ133 乃至135 、ナンド回路136 及びパスゲート13
7 によって構成されている。遅延器132 は入力されたク
ロックＣＬＫを時間Ａだけ遅延させてインバータ133 に
出力する。インバータ133 はクロックＣＬＫを反転させ
てインバータ134 及びナンド回路136 の一方入力端に与
える。インバータ134 はインバータ133 の出力を再度反
転させることにより、前進パルスＦＣＬを前進パルス用
遅延線５に供給するようになっている。
【０１８５】ナンド回路136 の他方入力端にはレシーバ
２からのクロックＣＬＫも与えられており、ナンド回路
136 は２入力のナンド演算を行ってインバータ135 及び
パスゲート137 に出力する。インバータ135 はナンド回
路136 の出力を反転させて出力し、パスゲート137 はナ
ンド回路136 の出力をそのまま出力する。なお、パスゲ
ート137 は遅延を調節するために付加された回路であ
り、インバータ135 の遅延時間と等しい遅延時間であれ
ば他の回路でもよい。
２からのクロックＣＬＫも与えられており、ナンド回路
136 は２入力のナンド演算を行ってインバータ135 及び
パスゲート137 に出力する。インバータ135 はナンド回
路136 の出力を反転させて出力し、パスゲート137 はナ
ンド回路136 の出力をそのまま出力する。なお、パスゲ
ート137 は遅延を調節するために付加された回路であ
り、インバータ135 の遅延時間と等しい遅延時間であれ
ば他の回路でもよい。
【０１８６】遅延器132 の出力はクロックＣＬＫの立ち
上がりからＡだけ遅延して立ち上がるパルスである。パ
ルス幅がＡよりも長いクロックＣＬＫがパルス生成回路
131に入力されると、インバータ133 からはクロックＣ
ＬＫの立ち上がりから期間Ａの間“Ｈ”となるパルスが
出力される。従って、ナンド回路136 の出力はクロック
ＣＬＫの立ち上がりから期間Ａだけ“Ｌ”となるパルス
となり、インバータ135 の出力はクロックＣＬＫの立ち
上がりから期間Ａだけ“Ｈ”となるパルスｓとなる。な
お、パスゲート137 はパルスｓの反転信号であるパルス
/ｓ を出力する。
上がりからＡだけ遅延して立ち上がるパルスである。パ
ルス幅がＡよりも長いクロックＣＬＫがパルス生成回路
131に入力されると、インバータ133 からはクロックＣ
ＬＫの立ち上がりから期間Ａの間“Ｈ”となるパルスが
出力される。従って、ナンド回路136 の出力はクロック
ＣＬＫの立ち上がりから期間Ａだけ“Ｌ”となるパルス
となり、インバータ135 の出力はクロックＣＬＫの立ち
上がりから期間Ａだけ“Ｈ”となるパルスｓとなる。な
お、パスゲート137 はパルスｓの反転信号であるパルス
/ｓ を出力する。
【０１８７】パルス生成回路131 は、遅延器132 の遅延
時間Ａが決まると、パルス幅がＡで入力信号に同期して
立ち上がる信号を生成できれば他の回路でもよい。各単
位遅延ユニット４-1乃至４-Lは、制御パルスＰに代え
て、パルス生成回路131 によって生成されたパルスｓ及
びその反転信号であるパルス/ｓ が与えられて動作する
ようになっている。
時間Ａが決まると、パルス幅がＡで入力信号に同期して
立ち上がる信号を生成できれば他の回路でもよい。各単
位遅延ユニット４-1乃至４-Lは、制御パルスＰに代え
て、パルス生成回路131 によって生成されたパルスｓ及
びその反転信号であるパルス/ｓ が与えられて動作する
ようになっている。
【０１８８】このように構成された実施の形態において
は、パルス生成回路131 はパルス幅がＡのパルスｓとｓ
に対しＡだけ遅延する前進パルスＦＣＬを生成する。こ
の前進パルスＦＣＬが期間（τ−Ａ）だけ前進パルス用
遅延線５を伝播し、同じ期間（τ−Ａ）だけ後退パルス
が後退パルス用遅延線７を伝播することによって、外部
クロックＣＫに対して２τ遅延した内部クロックＣＫ′
が得られる。
は、パルス生成回路131 はパルス幅がＡのパルスｓとｓ
に対しＡだけ遅延する前進パルスＦＣＬを生成する。こ
の前進パルスＦＣＬが期間（τ−Ａ）だけ前進パルス用
遅延線５を伝播し、同じ期間（τ−Ａ）だけ後退パルス
が後退パルス用遅延線７を伝播することによって、外部
クロックＣＫに対して２τ遅延した内部クロックＣＫ′
が得られる。
【０１８９】本実施の形態においても、初期状態では単
位遅延ユニット群61の各単位遅延ユニットにのみ電力が
供給され、所定の段まで前進パルスが伝播することによ
って単位遅延ユニット群62の各単位遅延ユニットに電力
が供給される。
位遅延ユニット群61の各単位遅延ユニットにのみ電力が
供給され、所定の段まで前進パルスが伝播することによ
って単位遅延ユニット群62の各単位遅延ユニットに電力
が供給される。
【０１９０】このように、本実施の形態においても図１
の実施の形態と同様の効果を得ることができる。
の実施の形態と同様の効果を得ることができる。
【０１９１】図２４は本発明の他の実施の形態を示すブ
ロック図である。図２４において図１と同一の構成要素
には同一符号を付して説明を省略する。本実施の形態
は、周期がτの外部クロックＣＫに対して、τ／２だけ
遅延した信号を生成する回路に適用した例である。
ロック図である。図２４において図１と同一の構成要素
には同一符号を付して説明を省略する。本実施の形態
は、周期がτの外部クロックＣＫに対して、τ／２だけ
遅延した信号を生成する回路に適用した例である。
【０１９２】前進パルス用遅延線５、状態保持部６及び
後退パルス用遅延線141 は、単位遅延ユニット144 ，1
45 によって構成されている。単位遅延ユニット144
は、図３８乃至図４０に示す回路と同一構成である。単
位遅延ユニット145 は、後退パルス用単位遅延素子を含
まない点が単位遅延ユニット144 と異なる。
後退パルス用遅延線141 は、単位遅延ユニット144 ，1
45 によって構成されている。単位遅延ユニット144
は、図３８乃至図４０に示す回路と同一構成である。単
位遅延ユニット145 は、後退パルス用単位遅延素子を含
まない点が単位遅延ユニット144 と異なる。
【０１９３】単位遅延ユニット144-(2k+1)と単位遅延ユ
ニット144-{(2k+1)+1}に含まれる後退パルス用単位遅延
素子が直接接続されて後退パルス用遅延線141 が構成さ
れており、後退パルス用遅延線141 に発生した後退パル
スは、前進パルスＦＣＬが伝播した前進パルス用遅延線
５の段数の半分の段数を伝播する時間だけ後退パルス用
遅延線141 を伝播して初段の後退パルス用単位遅延素子
141-1 から出力される。
ニット144-{(2k+1)+1}に含まれる後退パルス用単位遅延
素子が直接接続されて後退パルス用遅延線141 が構成さ
れており、後退パルス用遅延線141 に発生した後退パル
スは、前進パルスＦＣＬが伝播した前進パルス用遅延線
５の段数の半分の段数を伝播する時間だけ後退パルス用
遅延線141 を伝播して初段の後退パルス用単位遅延素子
141-1 から出力される。
【０１９４】更に、本実施の形態においては、Ｎ段まで
の単位遅延ユニット144 ，145 によって単位遅延ユニッ
ト群142 が構成され、Ｎ＋１段からＬ段までの単位遅延
ユニット144 ，145 によって単位遅延ユニット群143 が
構成されている。単位遅延ユニット群142 の各単位遅延
ユニットには電源端子63を介して電源電圧が供給され、
単位遅延ユニット群143 の各単位遅延ユニットには電源
端子63から電源制御用スイッチ65を介して電源電圧が供
給されるようになっている。
の単位遅延ユニット144 ，145 によって単位遅延ユニッ
ト群142 が構成され、Ｎ＋１段からＬ段までの単位遅延
ユニット144 ，145 によって単位遅延ユニット群143 が
構成されている。単位遅延ユニット群142 の各単位遅延
ユニットには電源端子63を介して電源電圧が供給され、
単位遅延ユニット群143 の各単位遅延ユニットには電源
端子63から電源制御用スイッチ65を介して電源電圧が供
給されるようになっている。
【０１９５】次に、このように構成された実施の形態の
動作を説明する。
動作を説明する。
【０１９６】周期がτの外部クロックＣＫは入力端子１
を介してレシーバ２に供給され、レシーバ２からのクロ
ックＣＬＫがディレイモニタ３に供給される。クロック
ＣＬＫは外部クロックＣＫに対して時間Ｄ1だけ遅延し
ている。このクロックＣＬＫはディレイモニタ３によっ
て時間Ａだけ遅延されて前進パルスＦＣＬとして前進パ
ルス用遅延線５に供給される。
を介してレシーバ２に供給され、レシーバ２からのクロ
ックＣＬＫがディレイモニタ３に供給される。クロック
ＣＬＫは外部クロックＣＫに対して時間Ｄ1だけ遅延し
ている。このクロックＣＬＫはディレイモニタ３によっ
て時間Ａだけ遅延されて前進パルスＦＣＬとして前進パ
ルス用遅延線５に供給される。
【０１９７】前進パルスＦＣＬはτ−Ａだけ前進パルス
用遅延線５を伝播し、後退パルスが発生する。この後退
パルスは、後退パルス用遅延線141 を伝播して初段の後
退パルス用単位遅延素子141-1 から出力される。後退パ
ルス用単位遅延素子の素子数は、前進パルス用単位遅延
素子の素子数の１／２であるので、後退パルスが伝播す
る後退パルス用単位遅延素子の素子数は、前進パルスが
伝播した素子数の１／２となる。従って、後退パルスの
立ち上がりエッジは、前進パルスが伝播した時間の半分
の時間（τ−Ａ）／２だけ後退パルス用遅延線141 を伝
播して出力される。
用遅延線５を伝播し、後退パルスが発生する。この後退
パルスは、後退パルス用遅延線141 を伝播して初段の後
退パルス用単位遅延素子141-1 から出力される。後退パ
ルス用単位遅延素子の素子数は、前進パルス用単位遅延
素子の素子数の１／２であるので、後退パルスが伝播す
る後退パルス用単位遅延素子の素子数は、前進パルスが
伝播した素子数の１／２となる。従って、後退パルスの
立ち上がりエッジは、前進パルスが伝播した時間の半分
の時間（τ−Ａ）／２だけ後退パルス用遅延線141 を伝
播して出力される。
【０１９８】後退パルス用遅延線141 からの後退パルス
ＲＣＬは、出力バッファ８によってＤ2 だけ遅延して出
力クロックＨＣＫとして出力される。
ＲＣＬは、出力バッファ８によってＤ2 だけ遅延して出
力クロックＨＣＫとして出力される。
【０１９９】外部クロックＣＫに対する出力クロックＨ
ＣＫの遅延量は、Ａ＝２（Ｄ1 ＋Ｄ2 ）であるので、 Ｄ1 ＋Ａ＋（τ−Ａ）＋（τ−Ａ）／２＋Ｄ2 ＝Ｄ1 ＋τ＋τ／２−Ａ／２＋Ｄ2 ＝（Ｄ1 ＋Ｄ2 ）＋３τ／２−Ａ／２ ＝（Ｄ1 ＋Ｄ2 ）＋３τ／２−（Ｄ1 ＋Ｄ2 ） ＝３τ／２ このように、本実施の形態においては、外部クロックＣ
Ｋに対して出力クロックＨＣＫの立ち上がりはτ／２だ
け遅延する。即ち、外部クロックＣＫに対して半周期遅
延したクロックを生成することができる。
ＣＫの遅延量は、Ａ＝２（Ｄ1 ＋Ｄ2 ）であるので、 Ｄ1 ＋Ａ＋（τ−Ａ）＋（τ−Ａ）／２＋Ｄ2 ＝Ｄ1 ＋τ＋τ／２−Ａ／２＋Ｄ2 ＝（Ｄ1 ＋Ｄ2 ）＋３τ／２−Ａ／２ ＝（Ｄ1 ＋Ｄ2 ）＋３τ／２−（Ｄ1 ＋Ｄ2 ） ＝３τ／２ このように、本実施の形態においては、外部クロックＣ
Ｋに対して出力クロックＨＣＫの立ち上がりはτ／２だ
け遅延する。即ち、外部クロックＣＫに対して半周期遅
延したクロックを生成することができる。
【０２００】また、本実施の形態においては、初期状態
では単位遅延ユニット群142 の各単位遅延ユニットにの
み電力が供給されている。従って、前進パルスがＮ段ま
で伝播されない場合において電力が無駄に消費されるこ
とを防止することができる。
では単位遅延ユニット群142 の各単位遅延ユニットにの
み電力が供給されている。従って、前進パルスがＮ段ま
で伝播されない場合において電力が無駄に消費されるこ
とを防止することができる。
【０２０１】このように、本実施の形態においても図１
の実施の形態と同様の効果を得ることができる。
の実施の形態と同様の効果を得ることができる。
【０２０２】なお、前進パルス用検出回路及び電源制御
用スイッチとしては、上記各実施の形態のいずれの前進
パルス検出回路及び電源制御用スイッチを用いてもよい
ことは明らかである。
用スイッチとしては、上記各実施の形態のいずれの前進
パルス検出回路及び電源制御用スイッチを用いてもよい
ことは明らかである。
【０２０３】図２５は本発明の他の実施の形態を示すブ
ロック図である。図２５において図２３及び図２４と同
一の構成要素には同一符号を付して説明を省略する。
ロック図である。図２５において図２３及び図２４と同
一の構成要素には同一符号を付して説明を省略する。
【０２０４】本実施の形態は、制御パルス生成回路９を
省略すると共に、図２４のディレイモニタ３に代えて図
２３のパルス生成回路131 を採用した点が図２４の実施
の形態と異なる。
省略すると共に、図２４のディレイモニタ３に代えて図
２３のパルス生成回路131 を採用した点が図２４の実施
の形態と異なる。
【０２０５】このように構成された実施の形態において
も、外部クロックＣＫに半周期だけ遅延した内部クロッ
クＣＫ′が得られることは明らかである。
も、外部クロックＣＫに半周期だけ遅延した内部クロッ
クＣＫ′が得られることは明らかである。
【０２０６】また、前進パルスＦＣＬがＮ段まで伝播さ
れない場合には、単位遅延ユニット群143 に電力は供給
されないことも図２４の実施の形態と同様である。
れない場合には、単位遅延ユニット群143 に電力は供給
されないことも図２４の実施の形態と同様である。
【０２０７】このように、本実施の形態においても上記
実施の形態と同様の効果を得ることができる。
実施の形態と同様の効果を得ることができる。
【０２０８】図２６は本発明の他の実施の形態を示すブ
ロック図である。図２６において図２４と同一の構成要
素には同一符号を付して説明を省略する。
ロック図である。図２６において図２４と同一の構成要
素には同一符号を付して説明を省略する。
【０２０９】本実施の形態は本発明を外部クロックＣＫ
に対してτ／４又は３τ／４だけ遅延したクロックＯＵ
Ｔ１を生成するための回路に適用したものである。
に対してτ／４又は３τ／４だけ遅延したクロックＯＵ
Ｔ１を生成するための回路に適用したものである。
【０２１０】入力端子151 ，152 にはＩＮ1 ，ＩＮ2 と
して夫々外部クロックＣＫに２τ遅延して同期した内部
クロックＣＫ′と外部クロックＣＫに半周期ずれたクロ
ックＨＣＫとを供給する。あるいは、ＩＮ1 ，ＩＮ2 と
して夫々クロックＨＣＫと内部クロックＣＫ′とを供給
する。入力端子151 を介して入力された信号は遅延器15
3 を介して前進パルスＦＣＬとして前進パルス用遅延線
５に入力される。遅延器153 の遅延量は２Ｄ2 である。
一方、入力端子152 を介して入力された信号は後退パル
ス用単位遅延素子の入力端子45（図４０参照）に入力さ
れる。
して夫々外部クロックＣＫに２τ遅延して同期した内部
クロックＣＫ′と外部クロックＣＫに半周期ずれたクロ
ックＨＣＫとを供給する。あるいは、ＩＮ1 ，ＩＮ2 と
して夫々クロックＨＣＫと内部クロックＣＫ′とを供給
する。入力端子151 を介して入力された信号は遅延器15
3 を介して前進パルスＦＣＬとして前進パルス用遅延線
５に入力される。遅延器153 の遅延量は２Ｄ2 である。
一方、入力端子152 を介して入力された信号は後退パル
ス用単位遅延素子の入力端子45（図４０参照）に入力さ
れる。
【０２１１】このように構成された実施の形態において
は、外部クロックＣＫに対して、τ／４又は３τ／４だ
けずれた信号を生成することができる。更に、内部クロ
ックＣＫ′と外部クロックＣＫに半周期ずれたクロック
ＨＣＫを用いることによって、入力信号と制御信号との
遅延を利用してτ／２Ｎだけ遅延した信号を生成するこ
とも可能である。
は、外部クロックＣＫに対して、τ／４又は３τ／４だ
けずれた信号を生成することができる。更に、内部クロ
ックＣＫ′と外部クロックＣＫに半周期ずれたクロック
ＨＣＫを用いることによって、入力信号と制御信号との
遅延を利用してτ／２Ｎだけ遅延した信号を生成するこ
とも可能である。
【０２１２】このように構成された実施の形態において
も、上記各実施の形態と同様の効果が得られることは明
らかである。
も、上記各実施の形態と同様の効果が得られることは明
らかである。
【０２１３】なお、前進パルス検出回路及び電源制御用
スイッチとしては上記各実施の形態において用いたもの
と同様のものを採用することができる。また、単位遅延
ユニットを３つ以上の単位遅延ユニット群に分割して、
各単位遅延ユニット群毎に電源供給を制御した構成にす
ることも可能である。
スイッチとしては上記各実施の形態において用いたもの
と同様のものを採用することができる。また、単位遅延
ユニットを３つ以上の単位遅延ユニット群に分割して、
各単位遅延ユニット群毎に電源供給を制御した構成にす
ることも可能である。
【０２１４】図２８は本発明の他の実施の形態を示すブ
ロック図である。図２８において図１と同一の構成要素
には同一符号を付して説明を省略する。
ロック図である。図２８において図１と同一の構成要素
には同一符号を付して説明を省略する。
【０２１５】単位遅延ユニット４は、図１の実施の形態
と同様のものを用いるが、単位遅延ユニット４の後退パ
ルス用単位遅延素子によって、２つの後退パルス用遅延
線162 ，163 を構成する点が図１と異なる。即ち、奇数
段の後退パルス用単位遅延素子162-1 ，162-3 ，…によ
って後退パルス用遅延線162 が構成され、偶数段の後退
パルス用単位遅延素子163-2 ，163-4，…によって後退
パルス用遅延線163 が構成される。本実施の形態におい
ては、単位遅延ユニットは複数の単位遅延ユニット群16
1-1 ，161-2 ，…に分割される。
と同様のものを用いるが、単位遅延ユニット４の後退パ
ルス用単位遅延素子によって、２つの後退パルス用遅延
線162 ，163 を構成する点が図１と異なる。即ち、奇数
段の後退パルス用単位遅延素子162-1 ，162-3 ，…によ
って後退パルス用遅延線162 が構成され、偶数段の後退
パルス用単位遅延素子163-2 ，163-4，…によって後退
パルス用遅延線163 が構成される。本実施の形態におい
ては、単位遅延ユニットは複数の単位遅延ユニット群16
1-1 ，161-2 ，…に分割される。
【０２１６】奇数段の後退パルス用単位遅延素子162-1
，162-3，…は、後段の奇数段の後退パルス用単位遅延
素子の出力を前段の奇数段の後退パルス用単位遅延素子
に出力し、偶数段の後退パルス用単位遅延素子163-2 ，
163-4，…は、後段の偶数段の後退パルス用単位遅延素
子の出力を前段の偶数段の後退パルス用単位遅延素子に
出力するようになっている。初段及び２段目の後退パル
ス用単位遅延素子162-1，163-2 の出力が後退パルスＲ
ＣＬ，ＲＣＬ′としてアンド回路164 に供給されるよう
になっている。
，162-3，…は、後段の奇数段の後退パルス用単位遅延
素子の出力を前段の奇数段の後退パルス用単位遅延素子
に出力し、偶数段の後退パルス用単位遅延素子163-2 ，
163-4，…は、後段の偶数段の後退パルス用単位遅延素
子の出力を前段の偶数段の後退パルス用単位遅延素子に
出力するようになっている。初段及び２段目の後退パル
ス用単位遅延素子162-1，163-2 の出力が後退パルスＲ
ＣＬ，ＲＣＬ′としてアンド回路164 に供給されるよう
になっている。
【０２１７】なお、アンド回路102 に代えて、図２８に
示すオア回路を用いてもよく、また、図２９に示すアン
ド回路、オア回路及びマルチプレクサによる回路を用い
てもよく、更に、出力バッファ８を用いてもよい。
示すオア回路を用いてもよく、また、図２９に示すアン
ド回路、オア回路及びマルチプレクサによる回路を用い
てもよく、更に、出力バッファ８を用いてもよい。
【０２１８】本実施の形態においては、単位遅延ユニッ
ト群161-1 の各単位遅延ユニットには電源端子63を介し
て電源電圧が供給され、単位遅延ユニット群161-2 ，16
1-3，…の各単位遅延ユニットには電源端子63から電源
制御用スイッチを介して電源電圧が供給されるようにな
っている。なお、前進パルス検出回路及び電源制御用ス
イッチは単位遅延ユニット群毎に設けられる。
ト群161-1 の各単位遅延ユニットには電源端子63を介し
て電源電圧が供給され、単位遅延ユニット群161-2 ，16
1-3，…の各単位遅延ユニットには電源端子63から電源
制御用スイッチを介して電源電圧が供給されるようにな
っている。なお、前進パルス検出回路及び電源制御用ス
イッチは単位遅延ユニット群毎に設けられる。
【０２１９】このように構成された実施の形態において
は、後退パルス用遅延線162 ，163は、夫々、前進パル
ス用遅延線５による前進パルスＦＣＬの遅延時間の半分
の時間だけ発生した後退パルスを伝播して初段又は２段
目の後退パルス用単位遅延素子162-1 ，163-2 から出力
する。即ち、前進パルス用遅延線５によって前進パルス
ＦＣＬは時間（τ−Ａ）だけ遅延するのに対し、後退パ
ルスは時間（τ−Ａ）／２だけ発生した後退パルスを伝
播する。
は、後退パルス用遅延線162 ，163は、夫々、前進パル
ス用遅延線５による前進パルスＦＣＬの遅延時間の半分
の時間だけ発生した後退パルスを伝播して初段又は２段
目の後退パルス用単位遅延素子162-1 ，163-2 から出力
する。即ち、前進パルス用遅延線５によって前進パルス
ＦＣＬは時間（τ−Ａ）だけ遅延するのに対し、後退パ
ルスは時間（τ−Ａ）／２だけ発生した後退パルスを伝
播する。
【０２２０】後退パルス用遅延線162 ，163 からの後退
パルスＲＣＬ，ＲＣＬ′はアンド回路164 によってアン
ド演算されて、クロックＨＣＫとして出力される。
パルスＲＣＬ，ＲＣＬ′はアンド回路164 によってアン
ド演算されて、クロックＨＣＫとして出力される。
【０２２１】他の作用は図１の実施の形態と同様であ
る。
る。
【０２２２】このように、本実施の形態においても、上
記各実施の形態と同様の効果を得ることができる。
記各実施の形態と同様の効果を得ることができる。
【０２２３】なお、前進パルス検出回路及び電源制御用
スイッチとしては上記各実施の形態において用いたもの
と同様のものを採用することができることは明らかであ
る。
スイッチとしては上記各実施の形態において用いたもの
と同様のものを採用することができることは明らかであ
る。
【０２２４】図３０は本発明の他の実施の形態を示すブ
ロック図である。図３０において図２３及び図２７と同
一の構成要素には同一符号を付して説明を省略する。
ロック図である。図３０において図２３及び図２７と同
一の構成要素には同一符号を付して説明を省略する。
【０２２５】本実施の形態はディレイモニタ３に代えて
パルス生成回路131 を設けた点が図２７の実施の形態と
異なる。
パルス生成回路131 を設けた点が図２７の実施の形態と
異なる。
【０２２６】このように構成された実施の形態において
も、前進パルスが所定の段まで伝播しない場合には、単
位遅延ユニット群161-2 以降の各単位遅延ユニットには
電力が供給されない。
も、前進パルスが所定の段まで伝播しない場合には、単
位遅延ユニット群161-2 以降の各単位遅延ユニットには
電力が供給されない。
【０２２７】このように、本実施の形態においても上記
各実施の形態と同様の効果を得ることができる。
各実施の形態と同様の効果を得ることができる。
【０２２８】なお、前進パルス検出回路及び電源制御用
スイッチとしては上記各実施の形態において用いたもの
と同様のものを採用することができる。また、アンド回
路164 に代えて、図２８及び図２９に示す回路等を採用
することができることは明らかである。
スイッチとしては上記各実施の形態において用いたもの
と同様のものを採用することができる。また、アンド回
路164 に代えて、図２８及び図２９に示す回路等を採用
することができることは明らかである。
【０２２９】図３１は本発明の他の実施の形態を示すブ
ロック図である。図３１において図２６及び図３０と同
一の構成要素には同一符号を付して説明を省略する。
ロック図である。図３１において図２６及び図３０と同
一の構成要素には同一符号を付して説明を省略する。
【０２３０】本実施の形態においては、ＩＮ1 ，ＩＮ2
として、内部クロックＣＫ′又は外部クロックＣＫに半
周期ずれたクロックＨＣＫを用いる。入力端子151 を介
して入力されたＩＮ1 は遅延器153 によって遅延されて
前進パルスＦＣＬとして前進パルス用遅延線５に供給さ
れる。一方、ＩＮ2 は単位遅延ユニット４の各入力端子
45に供給される。
として、内部クロックＣＫ′又は外部クロックＣＫに半
周期ずれたクロックＨＣＫを用いる。入力端子151 を介
して入力されたＩＮ1 は遅延器153 によって遅延されて
前進パルスＦＣＬとして前進パルス用遅延線５に供給さ
れる。一方、ＩＮ2 は単位遅延ユニット４の各入力端子
45に供給される。
【０２３１】このように構成された実施の形態において
は、外部クロックからτ／４又は３τ／４ずれた信号Ｏ
ＵＴ１を得ることができる。更に、入力信号と制御信号
の遅延を利用してτ／（２のＮ乗）遅延した信号を生成
することも可能である。
は、外部クロックからτ／４又は３τ／４ずれた信号Ｏ
ＵＴ１を得ることができる。更に、入力信号と制御信号
の遅延を利用してτ／（２のＮ乗）遅延した信号を生成
することも可能である。
【０２３２】このように、本実施の形態においても上記
各実施の形態と同様の効果を得ることができる。
各実施の形態と同様の効果を得ることができる。
【０２３３】なお、前進パルス検出回路及び電源制御用
スイッチとしては上記各実施の形態において用いたもの
と同様のものを採用することができる。また、アンド回
路164 に代えて、図２８及び図２９に示す回路を採用す
ることができることは明らかである。
スイッチとしては上記各実施の形態において用いたもの
と同様のものを採用することができる。また、アンド回
路164 に代えて、図２８及び図２９に示す回路を採用す
ることができることは明らかである。
【０２３４】図３２は本発明の他の実施の形態を示す回
路図である。図３２において図２４と同一の構成要素に
は同一符号を付して説明を省略する。
路図である。図３２において図２４と同一の構成要素に
は同一符号を付して説明を省略する。
【０２３５】本実施の形態においては、前進パルス用遅
延線５及び後退パルス用遅延線161は、単位遅延ユニッ
ト144 ，145 を交互に縦続接続することによって構成さ
れる。更に、本実施の形態においては、単位遅延ユニッ
ト144 ，145 の各状態保持素子の出力を合成する合成回
路173-1 ，173-3，…が設けられている。合成回路173-
1，173-3，…は、アンド回路又はオア回路等によって構
成されており、連続した２段の状態保持素子の出力を合
成して状態信号Ｑ，/Ｑ を生成し、生成した状態信号
Ｑ，/Ｑ を後退パルス用単位遅延素子144-1 ，144-3，
…に供給するようになっている。
延線５及び後退パルス用遅延線161は、単位遅延ユニッ
ト144 ，145 を交互に縦続接続することによって構成さ
れる。更に、本実施の形態においては、単位遅延ユニッ
ト144 ，145 の各状態保持素子の出力を合成する合成回
路173-1 ，173-3，…が設けられている。合成回路173-
1，173-3，…は、アンド回路又はオア回路等によって構
成されており、連続した２段の状態保持素子の出力を合
成して状態信号Ｑ，/Ｑ を生成し、生成した状態信号
Ｑ，/Ｑ を後退パルス用単位遅延素子144-1 ，144-3，
…に供給するようになっている。
【０２３６】このように構成された実施の形態において
は、外部クロックＣＫに半周期ずれたクロックＨＣＫが
得られる。他の作用は図２４の実施の形態と同様であ
る。
は、外部クロックＣＫに半周期ずれたクロックＨＣＫが
得られる。他の作用は図２４の実施の形態と同様であ
る。
【０２３７】このように、本実施の形態においても上記
各実施の形態と同様の効果を得ることができる。
各実施の形態と同様の効果を得ることができる。
【０２３８】なお、前進パルス検出回路及び電源制御用
スイッチとしては上記各実施の形態において用いたもの
と同様のものを採用することができる。また、単位遅延
ユニットを３つ以上の単位遅延ユニット群に分割して、
各単位遅延ユニット群毎に電源供給を制御した構成にす
ることも可能である。
スイッチとしては上記各実施の形態において用いたもの
と同様のものを採用することができる。また、単位遅延
ユニットを３つ以上の単位遅延ユニット群に分割して、
各単位遅延ユニット群毎に電源供給を制御した構成にす
ることも可能である。
【０２３９】図３３は本発明の他の実施の形態を示すブ
ロック図である。図３３において図２３及び図３３と同
一の構成要素には同一符号を付して説明を省略する。
ロック図である。図３３において図２３及び図３３と同
一の構成要素には同一符号を付して説明を省略する。
【０２４０】本実施の形態はディレイモニタ３に代えて
パルス生成回路131 を設けた点が図３２の実施の形態と
異なる。
パルス生成回路131 を設けた点が図３２の実施の形態と
異なる。
【０２４１】このように構成された実施の形態において
も、前進パルスが所定の段まで伝播しない場合には、単
位遅延ユニット群171-2 以降の各単位遅延ユニットには
電力が供給されない。
も、前進パルスが所定の段まで伝播しない場合には、単
位遅延ユニット群171-2 以降の各単位遅延ユニットには
電力が供給されない。
【０２４２】このように、本実施の形態においても上記
各実施の形態と同様の効果を得ることができる。
各実施の形態と同様の効果を得ることができる。
【０２４３】なお、前進パルス検出回路及び電源制御用
スイッチとしては上記各実施の形態において用いたもの
と同様のものを採用することができる。また、単位遅延
ユニットを３つ以上の単位遅延ユニット群に分割して、
各単位遅延ユニット群毎に電源供給を制御した構成にす
ることも可能である。
スイッチとしては上記各実施の形態において用いたもの
と同様のものを採用することができる。また、単位遅延
ユニットを３つ以上の単位遅延ユニット群に分割して、
各単位遅延ユニット群毎に電源供給を制御した構成にす
ることも可能である。
【０２４４】図３４は本発明の他の実施の形態を示すブ
ロック図である。図３４において図２６及び図３２と同
一の構成要素には同一符号を付して説明を省略する。
ロック図である。図３４において図２６及び図３２と同
一の構成要素には同一符号を付して説明を省略する。
【０２４５】本実施の形態においては、ＩＮ1 ，ＩＮ2
として、内部クロックＣＫ′又は外部クロックＣＫに半
周期ずれたクロックＨＣＫを用いる。入力端子151 を介
して入力されたＩＮ1 は遅延器153 によって遅延されて
前進パルスＦＣＬとして前進パルス用遅延線５に供給さ
れる。一方、ＩＮ2 は単位遅延ユニット144 ，145 の各
入力端子45に供給される。
として、内部クロックＣＫ′又は外部クロックＣＫに半
周期ずれたクロックＨＣＫを用いる。入力端子151 を介
して入力されたＩＮ1 は遅延器153 によって遅延されて
前進パルスＦＣＬとして前進パルス用遅延線５に供給さ
れる。一方、ＩＮ2 は単位遅延ユニット144 ，145 の各
入力端子45に供給される。
【０２４６】このように構成された実施の形態において
は、外部クロックからτ／４又は３τ／４ずれた信号Ｏ
ＵＴ１を得ることができる。更に、入力信号と制御信号
の遅延を利用してτ／（２のＮ乗）遅延した信号を生成
することも可能である。
は、外部クロックからτ／４又は３τ／４ずれた信号Ｏ
ＵＴ１を得ることができる。更に、入力信号と制御信号
の遅延を利用してτ／（２のＮ乗）遅延した信号を生成
することも可能である。
【０２４７】このように、本実施の形態においても上記
各実施の形態と同様の効果を得ることができる。
各実施の形態と同様の効果を得ることができる。
【０２４８】なお、前進パルス検出回路及び電源制御用
スイッチとしては上記各実施の形態において用いたもの
と同様のものを採用することができる。また、単位遅延
ユニットを３つ以上の単位遅延ユニット群に分割して、
各単位遅延ユニット群毎に電源供給を制御した構成にす
ることも可能である。
スイッチとしては上記各実施の形態において用いたもの
と同様のものを採用することができる。また、単位遅延
ユニットを３つ以上の単位遅延ユニット群に分割して、
各単位遅延ユニット群毎に電源供給を制御した構成にす
ることも可能である。
【０２４９】図３５は本発明の他の実施の形態を示すブ
ロック図である。図３５において図１及び図２６と同一
の構成要素には同一符号を付して説明を省略する。
ロック図である。図３５において図１及び図２６と同一
の構成要素には同一符号を付して説明を省略する。
【０２５０】本実施の形態においては、前進パルス用遅
延線５を構成する前進パルス用単位遅延素子の個数と同
じ個数の後退パルス用単位遅延素子で構成される後退パ
ルス用遅延線７を用いた点が図２６の実施の形態と異な
る。
延線５を構成する前進パルス用単位遅延素子の個数と同
じ個数の後退パルス用単位遅延素子で構成される後退パ
ルス用遅延線７を用いた点が図２６の実施の形態と異な
る。
【０２５１】ＩＮ1 ，ＩＮ2 として、相互に位相がαだ
け異なる信号が入力される。
け異なる信号が入力される。
【０２５２】このように構成された実施の形態において
は、入力信号に対して制御信号がαだけ遅延するとき制
御信号に対しさらにα遅延する信号を生成することがで
きる。
は、入力信号に対して制御信号がαだけ遅延するとき制
御信号に対しさらにα遅延する信号を生成することがで
きる。
【０２５３】他の作用は図２６の実施の形態と同様であ
る。
る。
【０２５４】このように、本実施の形態においても上記
各実施の形態と同様の効果を得ることができる。
各実施の形態と同様の効果を得ることができる。
【０２５５】なお、前進パルス検出回路及び電源制御用
スイッチとしては上記各実施の形態において用いたもの
と同様のものを採用することができる。また、単位遅延
ユニットを３つ以上の単位遅延ユニット群に分割して、
各単位遅延ユニット群毎に電源供給を制御した構成にす
ることも可能である。
スイッチとしては上記各実施の形態において用いたもの
と同様のものを採用することができる。また、単位遅延
ユニットを３つ以上の単位遅延ユニット群に分割して、
各単位遅延ユニット群毎に電源供給を制御した構成にす
ることも可能である。
【０２５６】図４７は本発明の他の実施の形態を示すブ
ロック図である。また、図４９は図４７の回路の動作を
示すフローチャートである。図４７において図１と同一
の構成要素には同一符号を付して説明を省略する。
ロック図である。また、図４９は図４７の回路の動作を
示すフローチャートである。図４７において図１と同一
の構成要素には同一符号を付して説明を省略する。
【０２５７】本実施の形態は電源制御用スイッチ65を使
わず電源端子63を直接単位遅延ユニット群62に接続し、
入力信号遮断回路471 をレシーバ２と単位遅延ユニット
群62との間に付加した点が図１の実施の形態とは異な
る。
わず電源端子63を直接単位遅延ユニット群62に接続し、
入力信号遮断回路471 をレシーバ２と単位遅延ユニット
群62との間に付加した点が図１の実施の形態とは異な
る。
【０２５８】入力信号遮断回路471 は前進パルス検出回
路の出力信号ＣＴＬが“Ｌ”のときは単位遅延ユニット
群62の後退パルス用単位遅延素子にレシーバ２の出力に
拘わらず“Ｌ”を入力し、ＣＴＬが“Ｈ”のときは単位
遅延ユニット群62の後退パルス用単位遅延素子にレシー
バ２の出力を入力する。このようにすることで、図４９
のフローチャートのステップＳ28により前進パルス検出
回路を用いてパルスが所定の段まで伝播したか調べ、外
部クロックＣＫの周波数が高く、前進パルスが所定の段
に伝播しないときは(すなわちＣＴＬ＝“Ｌ”のときは)
、図４９のステップＳ30により単位遅延ユニット群62
の後退パルス用単位遅延素子の入力が“Ｌ”に固定され
るため電力が消費されない。外部クロックＣＫの周波数
が低く、前進パルスが所定の段に伝播するときは（すな
わちＣＴＬ＝“Ｌ”のときは）、図４９のステップS29
により単位遅延ユニット群62の後退パルス用単位遅延素
子にレシーバ２の入力が供給され、Ｌ段の単位遅延素子
を持つクロック同期遅延制御回路として動作する。
路の出力信号ＣＴＬが“Ｌ”のときは単位遅延ユニット
群62の後退パルス用単位遅延素子にレシーバ２の出力に
拘わらず“Ｌ”を入力し、ＣＴＬが“Ｈ”のときは単位
遅延ユニット群62の後退パルス用単位遅延素子にレシー
バ２の出力を入力する。このようにすることで、図４９
のフローチャートのステップＳ28により前進パルス検出
回路を用いてパルスが所定の段まで伝播したか調べ、外
部クロックＣＫの周波数が高く、前進パルスが所定の段
に伝播しないときは(すなわちＣＴＬ＝“Ｌ”のときは)
、図４９のステップＳ30により単位遅延ユニット群62
の後退パルス用単位遅延素子の入力が“Ｌ”に固定され
るため電力が消費されない。外部クロックＣＫの周波数
が低く、前進パルスが所定の段に伝播するときは（すな
わちＣＴＬ＝“Ｌ”のときは）、図４９のステップS29
により単位遅延ユニット群62の後退パルス用単位遅延素
子にレシーバ２の入力が供給され、Ｌ段の単位遅延素子
を持つクロック同期遅延制御回路として動作する。
【０２５９】入力信号遮断回路471 の具体的な構成を図
４８に示す。入力回路遮断回路471は入力端子481 ，482
とナンド回路483 とインバータ484 と出力端子485 と
で構成されている。入力端子481 にＣＬＫを入力し、入
力端子482 にＣＴＬを入力すれば、ＣＴＬ＝“Ｌ”のと
き入力信号遮断回路471 は“Ｌ”を出力し、ＣＴＬ＝
“Ｈ”のとき入力遮断回路はレシーバ２の出力を単位遅
延ユニット群62に伝達する。このような動作が出来れば
図４８に示す回路以外の回路を用いてもかまわない。
４８に示す。入力回路遮断回路471は入力端子481 ，482
とナンド回路483 とインバータ484 と出力端子485 と
で構成されている。入力端子481 にＣＬＫを入力し、入
力端子482 にＣＴＬを入力すれば、ＣＴＬ＝“Ｌ”のと
き入力信号遮断回路471 は“Ｌ”を出力し、ＣＴＬ＝
“Ｈ”のとき入力遮断回路はレシーバ２の出力を単位遅
延ユニット群62に伝達する。このような動作が出来れば
図４８に示す回路以外の回路を用いてもかまわない。
【０２６０】入力遮断回路471 をレシーバ２と単位遅延
ユニット62に入力信号遮断回路471を挿入することで、
単位遅延ユニット61，62に供給するクロックＣＬＫの間
に遅延が生じ同期確立の精度を悪化する懸念があるが、
これに対しては、入力信号遮断回路471 と等しい遅延を
持つ回路をレシーバ２と単位遅延ユニット群61の間、レ
シーバ２とディレイモニタ３の間、レシーバ２と制御パ
ルス生成回路９の間、レシーバ２とインバータ10の間に
挿入することで解決できる。
ユニット62に入力信号遮断回路471を挿入することで、
単位遅延ユニット61，62に供給するクロックＣＬＫの間
に遅延が生じ同期確立の精度を悪化する懸念があるが、
これに対しては、入力信号遮断回路471 と等しい遅延を
持つ回路をレシーバ２と単位遅延ユニット群61の間、レ
シーバ２とディレイモニタ３の間、レシーバ２と制御パ
ルス生成回路９の間、レシーバ２とインバータ10の間に
挿入することで解決できる。
【０２６１】なお、前進パルス検出回路としては上記各
実施の形態において用いたものと同様のものを採用する
ことができる。また、単位遅延ユニットを３つ以上の単
位遅延ユニット群に分割して各単位遅延ユニット群毎に
レシーバ２の出力信号の供給を制御する構成にすること
も可能である。
実施の形態において用いたものと同様のものを採用する
ことができる。また、単位遅延ユニットを３つ以上の単
位遅延ユニット群に分割して各単位遅延ユニット群毎に
レシーバ２の出力信号の供給を制御する構成にすること
も可能である。
【０２６２】また、本発明の実施の形態にあげた回路は
全て、後退パルス用単位遅延素子の入力を制御する方式
に置き換えることが可能である。
全て、後退パルス用単位遅延素子の入力を制御する方式
に置き換えることが可能である。
【０２６３】
【発明の効果】以上説明したように本発明によれば、高
周波での動作時において消費電力を低減することができ
るという効果を有する。
周波での動作時において消費電力を低減することができ
るという効果を有する。
【図１】本発明に係るクロック同期遅延制御回路の一実
施の形態を示すブロック図。
施の形態を示すブロック図。
【図２】本発明に係るクロック同期遅延制御方法の一実
施の形態を示すフローチャート。
施の形態を示すフローチャート。
【図３】図１の実施の形態を説明するための説明図。
【図４】本発明の他の実施の形態を示すブロック図。
【図５】図４中の前進パルス検出回路71の具体的な構成
を示す回路図。
を示す回路図。
【図６】図４中の電源制御用スイッチ65の具体的な構成
の一例を示す回路図。
の一例を示す回路図。
【図７】図４中の電源制御用スイッチ65の具体的な構成
の一例を示す回路図。
の一例を示す回路図。
【図８】図４の実施の形態の動作を説明するためのフロ
ーチャート。
ーチャート。
【図９】図４の実施の形態の動作を説明するための波形
図。
図。
【図１０】本発明の他の実施の形態を示すブロック図。
【図１１】本発明の他の実施の形態を示すブロック図。
【図１２】図１１中の前進パルス検出回路90の具体的な
構成を示す回路図。
構成を示す回路図。
【図１３】図１１中の電源制御用スイッチ98の具体的な
構成を示す回路図。
構成を示す回路図。
【図１４】図１１の実施の形態の動作を説明するための
フローチャート。
フローチャート。
【図１５】図１１の実施の形態の動作を説明するための
波形図。
波形図。
【図１６】本発明の他の実施の形態を示すブロック図。
【図１７】本発明の他の実施の形態を示すブロック図。
【図１８】図１７中の前進パルス検出回路111 の具体的
な構成を示す回路図。
な構成を示す回路図。
【図１９】図１７の実施の形態の動作を説明するための
フローチャート。
フローチャート。
【図２０】図１７の実施の形態の動作を説明するための
波形図。
波形図。
【図２１】本発明の他の実施の形態を示すブロック図。
【図２２】本発明の他の実施の形態を示すブロック図。
【図２３】本発明の他の実施の形態を示すブロック図。
【図２４】本発明の他の実施の形態を示すブロック図。
【図２５】本発明の他の実施の形態を示すブロック図。
【図２６】本発明の他の実施の形態を示すブロック図。
【図２７】本発明の他の実施の形態を示すブロック図。
【図２８】図２７の実施の形態を説明するための回路
図。
図。
【図２９】図２７の実施の形態を説明するための回路
図。
図。
【図３０】本発明の他の実施の形態を示すブロック図。
【図３１】本発明の他の実施の形態を示すブロック図。
【図３２】本発明の他の実施の形態を示すブロック図。
【図３３】本発明の他の実施の形態を示すブロック図。
【図３４】本発明の他の実施の形態を示すブロック図。
【図３５】本発明の他の実施の形態を示すブロック図。
【図３６】従来のクロック同期遅延制御回路を示すブロ
ック図。
ック図。
【図３７】従来例の動作を説明するための波形図。
【図３８】前進パルス用単位遅延素子を示す回路図。
【図３９】状態保持素子を示す回路図。
【図４０】後退パルス用単位遅延素子を示す回路図。
【図４１】図２６中の制御パルス生成回路９の具体的な
構成を示す回路図。
構成を示す回路図。
【図４２】従来例の動作を説明するための波形図。
【図４３】従来例の動作を説明するための波形図。
【図４４】従来例の動作を説明するための説明図。
【図４５】従来例の動作を説明するための説明図。
【図４６】従来例の動作を説明するためのブロック図。
【図４７】本発明の他の実施の形態を示すブロック図。
【図４８】図４７中の入力信号遮断回路471 の具体的な
構成を回路図。
構成を回路図。
【図４９】図４７の実施の径他の動作を説明するための
フローチャート。
フローチャート。
３…ディレイモニタ、４…単位遅延ユニット、５…前進
パルス用遅延線、６…状態保持部、７…後退パルス用遅
延線、61，62…単位遅延ユニット群、63…電源端子、64
…前進パルス検出回路、65…電源制御用スイッチ
パルス用遅延線、６…状態保持部、７…後退パルス用遅
延線、61，62…単位遅延ユニット群、63…電源端子、64
…前進パルス検出回路、65…電源制御用スイッチ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 大脇 幸人
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝 研究開発センター内
(56)参考文献 特開 平10−313237（ＪＰ，Ａ)
特開 平10−254580（ＪＰ，Ａ)
特開 平11−161363（ＪＰ，Ａ)
特開 平10−126254（ＪＰ，Ａ)
特開 平10−69326（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/10
G06F 1/32
G11C 11/407
H03K 5/13
H04L 7/02
Claims (18)
- 【請求項１】 信号を所定の遅延時間で伝播させて遅延
させる前進パルス用単位遅延素子を複数段縦続接続して
構成され、入力信号に対応して発生した前進パルスを伝
播させて遅延させる前進パルス用遅延線と、信号 を所定の遅延時間で伝播させて遅延させる後退パル
ス用単位遅延素子を複数段縦続接続して構成され、全て
の前記後退パルス用単位遅延素子に前記入力信号に基づ
く信号が供給されて、所定の段の前記後退パルス用単位
遅延素子に発生した後退パルスを伝播させて遅延させる
後退パルス用遅延線と、 前記前進パルスが前記前進パルス用遅延線を伝播した段
数に対応した段数だけ前記後退パルスを前記後退パルス
用遅延線に伝播させる制御デバイスと、 １又は複数の所定の段において前記前進パルスが伝播さ
れたか否かを検出する前進パルス検出デバイスと、 前記前進パルス検出デバイスの検出結果に基づいて前記
前進パルス用単位遅延素子、前記後退パルス単位遅延素
子及び前記制御デバイスのうちの少なくとも後退パルス
用単位遅延素子の電力消費を制御する電力消費制御デバ
イスとを具備したことを特徴とするクロック同期遅延制
御回路。 - 【請求項２】 信号を所定の遅延時間で伝播させて遅延
させる前進パルス用単位遅延素子を複数段縦続接続して
構成され、外部クロックを遅延させて得られる第１のク
ロックを第１の遅延時間だけ遅延させて得た第２のクロ
ックに基づく前進パルスを前記第１のクロックの周期と
前記第１の遅延時間との差に基づく第２の遅延時間だけ
遅延させる前進パルス用遅延線と、信号 を所定の遅延時間で伝播させて遅延させる後退パル
ス用単位遅延素子を複数段縦続接続して構成されて、前
記第１のクロックが全ての前記後退パルス用単位遅延素
子に供給され、前記前進パルス用遅延線における前記前
進パルスの伝播の開始から前記第２の遅延時間後に前記
前進パルスが伝播された段に対応する段がリセット状態
に設定されると共に、初段から前記前進パルスが伝播さ
れた段までの段に対応する段がセット状態に設定される
ことにより、前記リセット状態の段において前記第１の
クロックを選択的にとりこむことで発生した後退パルス
を前記セット状態の段を伝播して初段から出力する後退
パルス用遅延線と、 前記前進パルス用遅延線及び後退パルス用遅延線の段数
に対応する段数で構成され、前記第１のクロックの一方
極性のパルス期間に前記前進パルスが伝播された段に対
応する段をセット状態にすると共に、前記第１のクロッ
クのエッジから所定の期間だけ前記後退パルスが伝播さ
れた段に対応する段をリセット状態にすることにより、
前記後退パルス用遅延線における前記後退パルスの伝播
を制御する複数の状態保持素子を有する状態保持デバイ
スと、 １又は複数の所定の段において前記前進パルスが伝播さ
れたか否かを検出する前進パルス検出デバイスと、 前記前進パルス検出デバイスの検出結果に基づいて前記
前進パルス用単位遅延素子、前記後退パルス単位遅延素
子及び前記状態保持素子のうちの少なくとも後退パルス
用単位遅延素子の電力消費を制御する電力消費制御デバ
イスとを具備したことを特徴とするクロック同期遅延制
御回路。 - 【請求項３】 信号を所定の遅延時間で伝播させて遅延
させる前進パルス用単位遅延素子を複数段縦続接続して
構成され、外部クロックを遅延させて得られる第１のク
ロックを第１の遅延時間だけ遅延させて得た第２のクロ
ックに基づく前進パルスを前記第１のクロックの周期と
前記第１の遅延時間との差に基づく第２の遅延時間だけ
遅延させる前進パルス用遅延線と、信号 を所定の遅延時間で伝播させて遅延させる後退パル
ス用単位遅延素子を複数段縦続接続して構成されて、前
記第１のクロックが全ての前記後退パルス用単位遅延素
子に供給され、前記前進パルス用遅延線における前記前
進パルスの伝播の開始から前記第２の遅延時間後に前記
前進パルスが伝播された段に対応する段がリセット状態
に設定されると共に、初段から前記前進パルスが伝播さ
れた段までの段に対応する段がセット状態に設定される
ことにより、前記リセット状態の段において前記第１の
クロックを選択的にとりこむことで発生した後退パルス
を前記セット状態の段を伝播して初段から出力する後退
パルス用遅延線と、 前記前進パルス用遅延線及び後退パルス用遅延線の段数
に対応する段数で構成され、前記第１のクロックの一方
極性のパルス期間に前記前進パルスが伝播された段に対
応する段をセット状態にすると共に、前記第１のクロッ
クのエッジから所定の期間だけ前記後退パルスが伝播さ
れた段に対応する段をリセット状態にすることにより、
前記後退パルス用遅延線における前記後退パルスの伝播
を制御する複数の状態保持素子を有する状態保持デバイ
スと、 １又は複数の所定の段において前記前進パルスが伝播さ
れたか否かを検出する前進パルス検出デバイスと、 前記前進パルス検出デバイスの検出結果に基づいて前記
前進パルス用単位遅延素子、前記後退パルス単位遅延素
子及び前記状態保持素子のうちの少なくとも後退パルス
用単位遅延素子に対する電源電圧の供給を制御して電力
消費を制御する電力消費制御デバイスとを具備したこと
を特徴とするクロック同期遅延制御回路。 - 【請求項４】 前記電力消費制御デバイスは、１又は複
数の段毎に電源電圧の供給を制御することを特徴とする
請求項３に記載のクロック同期遅延制御回路。 - 【請求項５】 前記電力消費制御デバイスは、指定の段
まで前進パルスが伝播したら前記前進パルス用単位遅延
素子、前記後退パルス単位遅延素子及び前記状態保持素
子のうちの少なくとも後退パルス用単位遅延素子の特定
の回路に電源電圧を供給し続けるように電力消費制御を
行うことを特徴とする請求項３に記載のクロック同期遅
延制御回路。 - 【請求項６】 前記電力消費制御デバイスは、第１の段
まで前進パルスが伝播したら前記前進パルス用単位遅延
素子、前記後退パルス単位遅延素子及び前記状態保持素
子のうち少なくとも後退パルス用単位遅延素子の特定の
回路に電源電圧を供給し、第２の段まで前進パルスが伝
播しなくなったら前記特定の回路への電源電圧の供給を
遮断することを特徴とする請求項３に記載のクロック同
期遅延制御回路。 - 【請求項７】 前記第１の段と第２の段とは相互に異な
る段であることを特徴とする請求項６に記載のクロック
同期遅延制御回路。 - 【請求項８】 信号を所定の遅延時間で伝播させて遅延
させる前進パルス用単位遅延素子を複数段縦続接続して
構成され、外部クロックを遅延させて得られる第１のク
ロックを第１の遅延時間だけ遅延させて得た第２のクロ
ックに基づく前進パルスを前記第１のクロックの周期と
前記第１の遅延時間との差に基づく第２の遅延時間だけ
遅延させる前進パルス用遅延線と、信号 を所定の遅延時間で伝播させて遅延させる後退パル
ス用単位遅延素子を複数段縦続接続して構成されて、前
記第１のクロックが全ての前記後退パルス用単位遅延素
子に供給され、前記前進パルス用遅延線における前記前
進パルスの伝播の開始から前記第２の遅延時間後に前記
前進パルスが伝播された段に対応する段がリセット状態
に設定されると共に、初段から前記前進パルスが伝播さ
れた段までの段に対応する段がセット状態に設定される
ことにより、前記リセット状態の段において前記第１の
クロックを選択的にとりこむことで発生した後退パルス
を前記セット状態の段を伝播して初段から出力する後退
パルス用遅延線と、 前記前進パルス用遅延線及び後退パルス用遅延線の段数
に対応する段数で構成され、前記第１のクロックの一方
極性のパルス期間に前記前進パルスが伝播された段に対
応する段をセット状態にすると共に、前記第１のクロッ
クのエッジから所定の期間だけ前記後退パルスが伝播さ
れた段に対応する段をリセット状態にすることにより、
前記後退パルス用遅延線における前記後退パルスの伝播
を制御する複数の状態保持素子を有する状態保持デバイ
スと、 １又は複数の所定の段において前記前進パルスが伝播さ
れたか否かを検出する前進パルス検出デバイスと、 前記前進パルス検出デバイスの検出結果に基づいて前記
前進パルス用単位遅延素子、前記後退パルス単位遅延素
子及び前記状態保持素子のうちの少なくとも後退パルス
用単位遅延素子に対する信号の供給を制御して電力消費
を制御する電力消費制御デバイスとを具備したことを特
徴とするクロック同期遅延制御回路。 - 【請求項９】 前記電力消費制御デバイスは、１又は複
数の段毎に前記信号の供給を制御することを特徴とする
請求項８に記載のクロック同期遅延制御回路。 - 【請求項１０】 前記電力消費制御デバイスは、指定の
段まで前進パルスが伝播したら前記前進パルス用単位遅
延素子、前記後退パルス単位遅延素子及び前記状態保持
素子のうちの少なくとも後退パルス用単位遅延素子の特
定の回路に前記信号を供給し続けるように電力消費制御
を行うことを特徴とする請求項８に記載のクロック同期
遅延制御回路。 - 【請求項１１】 前記電力消費制御デバイスは、第１の
段まで前進パルスが伝播したら前記前進パルス用単位遅
延素子、前記後退パルス単位遅延素子及び前記状態保持
素子のうち少なくとも後退パルス用単位遅延素子の特定
の回路に前記信号を供給し、第２の段まで前進パルスが
伝播しなくなったら前記特定の回路への前記信号の供給
を遮断することを特徴とする請求項８に記載のクロック
同期遅延制御回路。 - 【請求項１２】 前記第１の段と第２の段とは相互に異
なる段であることを特徴とする請求項１１に記載のクロ
ック同期遅延制御回路。 - 【請求項１３】 前記電力消費制御デバイスは、前記前
進パルス検出デバイスの検出結果に基づいて前記後退パ
ルス用単位遅延素子に対して前記後退パルスの元となる
前記第１のクロックの供給を制御して電力消費を制御す
ることを特徴とする請求項８に記載のクロック同期遅延
制御回路。 - 【請求項１４】 前記電力消費制御デバイスは、１又は
複数の段毎に前記第１のクロックの供給を制御すること
を特徴とする請求項１３に記載のクロック同期遅延制御
回路。 - 【請求項１５】 前記電力消費制御デバイスは、指定の
段まで前進パルスが伝播したら前記後退パルス用単位遅
延素子の特定の回路に前記第１のクロックを供給し続け
るように電力消費制御を行うことを特徴とする請求項１
３に記載のクロック同期遅延制御回路。 - 【請求項１６】 前記電力消費制御デバイスは、第１の
段まで前進パルスが伝播したら前記後退パルス用単位遅
延素子の特定の回路に前記第１のクロックを供給し、第
２の段まで前進パルスが伝播しなくなったら前記特定の
回路への前記第１のクロックの供給を遮断することを特
徴とする請求項１３に記載のクロック同期遅延制御回
路。 - 【請求項１７】 前記第１の段と第２の段とは相互に異
なる段であることを特徴とする請求項１６に記載のクロ
ック同期遅延制御回路。 - 【請求項１８】 信号を所定の遅延時間で伝播させて遅
延させる前進パルス用単位遅延素子、信号を所定の遅延
時間で伝播させて遅延させる後退パルス用単位遅延素
子、及び、入力信号に対応して発生した前進パルスが前
記前進パルス用単位遅延素子を伝播した段数に応じた段
数だけ前記後退パルス用単位遅延素子に後退パルスを伝
播させるように、全ての前記後退パルス用単位遅延素子
に供給され た前記入力信号に基づく信号を所定の段の前
記後退パルス用単位遅延素子に選択的に取込ませて後退
パルスを発生させるための状態信号を出力する状態保持
素子の電力消費を制御するために、前記前進パルスが伝
播した段を検出する手順と、 この検出結果に基づいて前記前進パルス用単位遅延素
子、後退パルス用単位遅延素子及び状態保持素子のうち
の少なくとも前記後退パルス用遅延素子の電力消費を制
御する手順とを具備したことを特徴とするクロック同期
遅延制御方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06906098A JP3435336B2 (ja) | 1998-03-18 | 1998-03-18 | クロック同期遅延制御回路及びクロック同期遅延制御方法 |
| KR1019990009187A KR100302282B1 (ko) | 1998-03-18 | 1999-03-18 | 클록제어회로를 갖춘 장치, 클록신호 제어방법 및 외부클록신호에 동기한 내부클록신호를 이용하는 장치 |
| US09/272,171 US6473865B1 (en) | 1998-03-18 | 1999-03-18 | Apparatus comprising clock control circuit, method of controlling clock signal and device using internal clock signal synchronized to external clock signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06906098A JP3435336B2 (ja) | 1998-03-18 | 1998-03-18 | クロック同期遅延制御回路及びクロック同期遅延制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11272355A JPH11272355A (ja) | 1999-10-08 |
| JP3435336B2 true JP3435336B2 (ja) | 2003-08-11 |
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ID=13391658
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|---|---|---|---|
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|---|---|
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| JP (1) | JP3435336B2 (ja) |
| KR (1) | KR100302282B1 (ja) |
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|---|---|---|---|---|
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