JP3498891B2 - クロック同期遅延制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速クロックを用
いて同期制御するものに適したクロック同期遅延制御回
路に関する。

【０００２】

【従来の技術】近年、コンピュータシステムにおいて
は、処理の高速化の要求からシンクロナスＤＲＡＭ等の
クロック同期型のメモリを採用することがある。同期型
のメモリは、メモリ回路を制御するクロックに対して同
期したクロックをメモリ内部でも使用するようになって
いる。

【０００３】メモリ内部で使用するクロック（以下、内
部クロックという）とメモリ回路を制御するクロック等
の外部クロックとの間に遅延が生じると、特に動作速度
が高速である場合には遅延量が僅かであっても、回路の
誤動作が発生しやすくなってしまう。

【０００４】そこで、内部クロックを外部クロックに同
期させるためのクロック同期遅延制御回路が半導体集積
回路内に設けられる。

【０００５】図２３は本件出願人が先に出願した特願平
９−１８２６３４号明細書で提案した従来のクロック同
期遅延制御回路を示すブロック図である。

【０００６】入力端子１には外部クロックＥＸＴＣＬＫ
が入力される。この外部クロックＥＸＴＣＬＫはレシー
バ１６２を介して取り込まれる。この取り込みの際にレ
シーバ１６２によって遅延が生じる。更に、レシーバ１
６２の出力はパルス生成回路１６３、ディレイモニタ１
６５、前進パルス用遅延線６、後退パルス用遅延線７、
パルス幅復元回路１６８及びクロックデリバラ１６９を
介して内部クロックＩＮＴＣＬＫとして出力される。こ
れらの回路によっても遅延が生じる。

【０００７】図２３の回路は外部クロックＥＸＴＣＬＫ
の周期をτとして、各回路の遅延時間の総和をτの整数
倍にすることによって、外部クロックＥＸＴＣＬＫに同
期した内部クロックＩＮＴＣＬＫを得るようにしてい
る。

【０００８】いま、レシーバ１６２の遅延時間をΔtrec
とし、クロックデリバラ１６９の遅延時間をΔtdeli と
する。また、パルス生成回路１６３及びパルス幅復元回
路１６８の遅延時間をτｄとする。これらの遅延時間は
既知であり、ディレイモニタ１６５の遅延時間Δtmonを
Δtmon＝Δtrec＋Δtdeli に設定すると、前進パルス用
遅延線６及び後退パルス遅延線７を除く遅延量はΔtrec
＋２τｄ＋Δtmon＋Δtdeli＝２（Δtmon＋τｄ）とな
る。

【０００９】従って、前進パルス用遅延線６及び後退パ
ルス用遅延線７の和の遅延量を２｛τ−（Δtmon＋τ
ｄ）｝とすることにより、外部クロックＥＸＴＣＬＫに
対して２τ遅延して同期した内部クロックＩＮＴＣＬＫ
を生成することができる。

【００１０】図２４はこのような従来のクロック同期遅
延制御回路の動作を説明するための波形図である。

【００１１】入力端子１には周期がτでデューティが５
０％の外部クロックＥＸＴＣＬＫ（図２４（ａ））が入
力される。この外部クロックＥＸＴＣＬＫはレシーバ１
６２に与えられ、図２４（ｂ）に示すように、Δtrecだ
け遅延されてクロックＣＬＫとして出力される。このク
ロックＣＬＫはパルス生成回路１６３及び制御信号生成
回路４に与えられる。制御信号生成回路４は、図２４
（ｃ）に示すように、入力されたクロックＣＬＫを反転
させた制御信号ＳＴＯＰを出力する。

【００１２】図２５は図２３中のパルス生成回路１６３
の具体的な構成を示す回路図である。

【００１３】パルス生成回路１６３はパルス幅調整用遅
延回路５２及びアンド回路５３によって構成されてい
る。パルス幅調整用遅延回路５２は端子５１を介して入
力されたクロックＣＬＫをτｄだけ遅延させてアンド回
路５３に与える。これにより、アンド回路５３からはク
ロックＣＬＫの立ち上がりからτｄ遅延して立ち上が
り、クロックＣＬＫの立ち下がりで立ち下がるパルスＡ
（図２４（ｄ））が得られる。即ち、パルスＡのパルス
幅αは、外部クロックＥＸＴＣＬＫのパルス幅よりも狭
く、τ／２−τｄである。

【００１４】パルスＡはディレイモニタ１６５に供給さ
れてΔtmonだけ遅延された後、パルスＳＴＡＲＴ（図２
４（ｅ））として前進パルス用遅延線６に供給される。

【００１５】図２６は図２３中の前進パルス用遅延線６
及び後退パルス用遅延線７の具体的な構成を示す回路図
である。前進パルス用遅延線６及び後退パルス用遅延線
７は、１乃至Ｌ段の単位遅延素子１１-1乃至１１-L，１
２-1乃至１２-Lによって構成されている。各単位遅延素
子は、図２６に示すように、クロックドインバータ３１
によって構成されている。クロックドインバータ３１に
よる単位遅延素子を縦続接続することによって、前進パ
ルス用遅延線６及び後退パルス用遅延線７が構成され
る。

【００１６】前進パルス用単位遅延線６の各段の単位遅
延素子１１の出力端は、後退パルス用単位遅延線７の各
段の単位遅延素子１２の入力端に接続されている。前進
パルス用単位遅延線６のクロックドインバータ３１は制
御信号ＳＴＯＰによって制御され、後退パルス用単位遅
延線７のクロックドインバータ３１はクロックＣＬＫに
よって制御される。

【００１７】制御信号ＳＴＯＰがハイレベル（以下、
“Ｈ”という）の場合には、前進パルス用単位遅延線６
の各インバータ３１は導通状態であり、初段のインバー
タ３１に入力されたパルスＳＴＡＲＴが順次後段のイン
バータ３１を伝播する。制御信号ＳＴＯＰの“Ｈ”期間
には、クロックＣＬＫはローレベル（以下、“Ｌ”とい
う）であるので、後退パルス用遅延線７の各クロックド
インバータ３１は信号を伝播しない。パルスＳＴＡＲＴ
のパルス幅は狭く、クロックＣＬＫが“Ｌ”の期間に入
力されるので、パルスＳＴＡＲＴが立ち上がって次にク
ロックＣＬＫが“Ｈ”になるまで前進パルス用遅延線６
を伝播する。

【００１８】制御信号ＳＴＯＰが“Ｈ”の期間におい
て、パルスＳＴＡＲＴが伝播されていない段、即ち、パ
ルスＳＴＡＲＴの立ち上がりエッジが到達していない段
においては、その出力は“Ｈ”又は“Ｌ”に固定されて
いる。単位遅延素子がインバータで構成されているの
で、隣り合う段同士の出力は相互に異なる論理レベルと
なっている。パルスＳＴＡＲＴのエッジ部分が伝播する
と、その段では、出力が異なる論理レベルに変換し、パ
ルスＳＴＡＲＴのパルス幅に対応する期間だけそのレベ
ルを維持する。パルスＳＴＡＲＴの立ち下がりエッジが
通過すると、その段の出力は元の論理レベルに戻る。

【００１９】制御信号ＳＴＯＰが“Ｌ”になりクロック
ＣＬＫが“Ｈ”になると、パルスＳＴＡＲＴの伝播は停
止し、後退パルス用遅延線７の各クロックドインバータ
３１が伝播を開始する。

【００２０】前進パルス用遅延線６の各インバータ３１
の出力は後退パルス用遅延線７の各インバータの入力と
して供給されているので、パルスＳＴＡＲＴの立ち上が
りエッジがＮ段まで伝播していたとすると、このエッジ
に対応する出力が後退パルス用遅延線７のＮ段の入力端
に現れる。この立ち上がりエッジ部分に対応する出力
は、後退パルス用遅延線７を初段側にＮ段伝播して出力
される。

【００２１】従って、パルスＳＴＡＲＴの立ち上がりが
前進パルス用遅延線６を伝播する時間と後退パルス用遅
延線７に入力されたパルスが後退パルス用遅延線７を伝
播する時間とは等しい。図２４に示すように、パルスＳ
ＴＡＲＴは、ディレイモニタ１６５の出力から制御信号
が“Ｌ”になるまでの間、即ち、τ−（τｄ＋Δtmon）
だけ伝播し、更に同じ時間だけ後退パルス用遅延線７を
伝播する。こうして、後退パルス用遅延線７からは図２
４（ｆ）に示すパルスＯＵＴが出力される。

【００２２】パルスＯＵＴはパルス幅復元回路１６８に
供給される。図２７は図２３中のパルス幅復元回路１６
８の具体的な構成を示す回路図である。

【００２３】パルス幅復元回路１６８は、図２７に示す
ように、遅延回路７２、ノア回路７３，７８、インバー
タ７４，７６及びｎＭＯＳトランジスタ５７，７７によ
って構成されている。遅延回路７２の遅延時間はτｄで
ある。端子７１にはパルス幅がαのパルスＯＵＴが入力
される。遅延回路７２は、端子７１を介して入力された
パルスＯＵＴをτｄだけ遅延させて出力する。

【００２４】端子７１からのパルスＯＵＴが“Ｈ”にな
ると、オア回路７３，７８によって端子79は“Ｈ”とな
る。パルスＯＵＴが時間αの後に“Ｌ”となる前に、パ
ルスＯＵＴの“Ｈ”によってトランジスタ７７が導通
し、インバータ７６の出力は“Ｈ”となる。これによ
り、時間αの後にパルスＯＵＴが“Ｌ”になっても、端
子７９は“Ｈ”を維持する。

【００２５】パルスＯＵＴの立ち上がりから時間τｄの
後に遅延回路７２の出力が“Ｈ”となる。これにより、
トランジスタ７５が導通し、インバータ７６の出力は
“Ｌ”となる。しかし、遅延回路７２の出力が立ち上が
ってから時間αの間は遅延回路７２の出力は“Ｈ”であ
り、端子７９はこの間“Ｈ”を維持する。結局、端子７
９からはパルスＯＵＴの立ち上がりで立ち上がり、パル
ス幅がτｄ＋α＝クロックＣＬＫのパルス幅のパルスＣ
（図２４（ｇ））が得られる。

【００２６】なお、図２５及び図２７の遅延回路５２，
７２としては、例えば図３１（Ａ），（Ｂ）に示す回路
が用いられる。図３１（Ａ）に示す回路はインバータ６
２を縦続接続して構成したものであり、図３１（Ｂ）に
示す回路は、抵抗６６及びコンデンサ６５による回路を
縦続接続して構成したものである。

【００２７】パルス幅復元回路１６８からのパルスＣ
は、図２４（ｈ）に示すように、クロックデリバラ１６
９によってΔtdeli だけ遅延されて内部クロックＩＮＴ
ＣＬＫとして出力される（図２４（ｉ））。

【００２８】ディレイモニタ１６５の遅延時間Δtmonが
レシーバ１６２とクロックデリバラ１６９の遅延時間の
和Δtrec+Δtdeli に等しくなるように設計されている
ので、外部クロックＥＸＴＣＬＫに対する内部クロック
ＩＮＴＣＬＫの総遅延量Δtotal は、下記（１）式にて
表される。

【００２９】 Δtotal ＝Δtrec＋τｄ＋Δtmon＋２｛τ−(τｄ＋Δtmon)｝＋τd＋Δtdeli ＝２τ …（１） （１）式に示すように、内部クロックＩＮＴＣＬＫは外
部クロックＥＸＴＣＬＫに対して２周期遅れて同期す
る。

【００３０】次に、前進パルス用遅延線６と後退パルス
用遅延線７のパルスの伝播動作について図２８の動作波
形図を参照して更に詳細に説明する。

【００３１】レシーバ１６２の出力信号ＣＬＫがパルス
生成回路１６３によってパルス化され、パルスＳＴＡＲ
Ｔとして前進パルス用遅延線６に供給される。パルスＳ
ＴＡＲＴがＬ段の単位遅延素子１１-Lまで伝播したと
き、Ｎ−１段目、Ｎ段目及びＬ段目の動作波形を図２８
（ｅ），（ｆ），（ｇ）に示している。

【００３２】単位遅延素子はクロックドインバータ３１
を用いているので、隣り合う単位遅延素子の出力Ｄ（Ｎ
−１），Ｄ（Ｎ）は図２８（ｅ）、（ｆ）に示すように
相互に反転している。パルスが伝播したとき、Ｎ−１段
目の単位遅延素子は正のパルスを出力し、Ｎ段目の単位
遅延素子は負のパルスを出力する。また、クロックＣＬ
Ｋが“Ｈ”のときに前進パルス用遅延線６をパルスが伝
播し、後退パルス用遅延線７では制御信号ＳＴＯＰが
“Ｈ”（ＣＬＫが“Ｌ”）のときにパルスが伝播する。
前進パルス用遅延線６を構成する単位遅延素子１１の出
力端と後退パルス用遅延線７を構成する単位遅延素子１
２の入力端とが接続されているので、図２８（ｆ）の出
力Ｄ（Ｎ）のパルス１は前進パルス用遅延線６を伝播す
るパルスであり、パルス２は後退パルス用遅延線７を伝
播するパルスである。

【００３３】ところで、図２３の回路においては、パル
スＳＴＡＲＴをクロックＣＬＫ立ち上がりのτｄ＋Δtm
on後から次のクロックＣＬＫの立ち上がりまでの間だけ
前進パルス用遅延線６を伝播させ、この伝播終了から同
じ時間後に後退パルス用遅延線７からパルスＯＵＴを出
力することによって、同期をとっていることから、動作
周波数帯域が制限されるという欠点がある。

【００３４】いま、外部クロックＥＸＴＣＬＫの周期が
τでデューティが５０％であり、レシーバ１６２の出力
信号ＣＬＫの周期及びデューティは外部クロックＥＸＴ
ＣＬＫの周期及びデューティと等しいものとする。

【００３５】同期を確立させるためには、パルスＳＴＡ
ＲＴの立ち上がりエッジと立ち下がりエッジとが前進パ
ルス用遅延線６を伝播する必要がある。立ち下がりにつ
いては、エッジ部分がクロックＣＬＫの“Ｌ”（制御信
号ＳＴＯＰの“Ｈ”）期間に、前進パルス用遅延線６に
入力されればよい。図２９はこの場合の限界を示す波形
図である。

【００３６】図２９（ｃ）に示すように、パルスＳＴＡ
ＲＴは立ち下がりエッジがクロックＣＬＫの立ち上がり
に一致している。即ち、限界は下記（２）式にて表され
る。

【００３７】 即ち、上記（２）式は、外部クロックＥＸＴＣＬＫの周
波数の上限を示している。

【００３８】また、立ち上がりについても、エッジ部分
がクロックＣＬＫの“Ｌ”（制御信号ＳＴＯＰの
“Ｈ”）期間に、前進パルス用遅延線６に入力されれば
よい。図３０はこの場合の限界を示す波形図である。

【００３９】図３０（ｃ）に示すように、パルスＳＴＡ
ＲＴは立ち上がりエッジがクロックＣＬＫの立ち下がり
に一致している。即ち、この場合の限界は下記（３）式
にて表される。

【００４０】 即ち、上記（３）式は、外部クロックＥＸＴＣＬＫの周
波数の下限を示している。

【００４１】また、α＝τ／２−τｄであるので、パル
ス生成回路１６３においてパルスＡが生成される条件
は、 である。

【００４２】また、パルスＳＴＡＲＴが前進パルス用遅
延線６の最終段（Ｌ段）まで伝播する前にパルスの伝播
が停止しなければ、同期を確立することはできないの
で、単位遅延素子１１，１２の遅延量をΔｄu として、
下記（５）式の条件が必要である。

【００４３】 τ−（τｄ＋Δtmon) ≦ＬΔｄu τ≦ ＬΔｄu ＋τｄ＋Δtmon １／τ≧１／（ＬΔｄu ＋τｄ＋Δtmon） …（５） よって、上記（２）式乃至（５）式によって、図２３の
回路における周波数帯域ｆは、下記（６）式にて表すこ
とができる。

【００４４】なお、ｍａｘ｛ａ，ｂ｝はａ，ｂの大きい
方を示し、ｍｉｎ｛ａ，ｂ｝はａ，ｂの小さい方を示す
ものとする。

【００４５】 ｍａｘ｛１／２（τｄ＋Δtmon），１／（ＬΔｄu ＋τｄ＋Δtmon｝ ＜ｆ＜ ｍｉｎ｛１／２Δtmon，１／２τｄ｝ …（６） クロック同期遅延制御回路においてＳＴＢＤ（Synchron
ous Traced BackwardsDelay）を採用したものは、一般
的に、遅延線を構成する単位遅延素子の個数Ｌを多くす
ることで、動作周波数帯域の下限を上限とは独立に低周
波側に拡大することができる。

【００４６】しかし、図２３の回路においては、上記
（６）式に示すように、動作周波数帯域の下限について
もパルス生成回路１６３を構成する遅延線とパルス幅復
元回路１６８を構成する遅延線の遅延時間τｄとディレ
イモニタ１６５の遅延時間Δtmonとに依存することか
ら、動作周波数帯域が他のクロック同期遅延制御回路に
比べて狭いという欠点があった。

【００４７】

【発明が解決しようとする課題】このように、上述した
従来のクロック同期遅延制御回路は、動作周波数帯域の
下限と上限とを独立して設定することができないことか
ら、動作周波数帯域が狭いという問題点があった。

【００４８】本発明は、回路各部の遅延線の遅延量を切
換え可能にすることによって、動作周波数帯域を広げる
ことができるクロック同期遅延制御回路を提供すること
を目的とする。

【００４９】

【課題を解決するための手段】本発明の請求項１に係る
クロック同期遅延制御回路は、外部クロックを受信して
出力する入力手段と、前記外部クロックのパルス幅より
も狭幅のパルス信号であって、前記入力手段からの外部
クロックに対して第１の遅延時間だけ遅延した第１のパ
ルス信号を生成するパルス生成手段と、前記第１のパル
ス信号を第２の遅延時間だけ遅延させて前進用パルス信
号を出力する遅延手段と、縦続接続された複数段の単位
遅延素子によって構成され、初段から入力した前記前進
用パルス信号を後段の単位遅延素子に伝播させる前進パ
ルス用遅延線と、前記前進用パルス信号が所定の段まで
伝播したかを検出する前記前進パルス用遅延線のパルス
検出手段と、縦続接続された複数段の単位遅延素子によ
って構成され、前記単位遅延パルス検出手段の出力に基
づいて、前記前進用パルス信号が前記前進パルス用遅延
線を伝播した段数に対応する段数分だけ、後進用パルス
信号を単位遅延素子に伝播させて出力する後退パルス用
遅延線と、前記後退パルス用遅延線から出力されたパル
ス信号のエッジを前記第１の遅延時間だけ遅延させるこ
とにより前記入力手段からの外部クロックのパルス幅と
同一のパルス幅に復元して出力するパルス幅復元手段
と、前記パルス幅復元手段の出力を前記第２の遅延時間
から前記入力手段における遅延時間を引いた遅延時間だ
け遅延させて内部クロックとして出力する出力手段と、
前記第１の遅延時間と前記入力手段、前記遅延手段及び
前記出力手段による遅延時間との少なくとも一方を前記
パルス検出手段の検出結果に基づいて制御する遅延時間
制御手段とを具備したものである。

【００５０】本発明において、外部クロックは入力手段
を介して入力され、入力手段の出力から第１のパルス信
号が生成される。第１のパルス信号は遅延手段によって
遅延された後、前進パルス用遅延線に供給されて伝播す
る。伝播が停止すると、前進パルス用遅延線を伝播した
時間の同一の時間後にパルスが後退パルス用遅延線から
出力される。このパルスはパルス幅復元回路によって元
のパルス幅に復元された後、出力手段によって内部クロ
ックとして出力される。第１のパルス信号が前進パルス
用遅延線を伝播した段数はパルス検出手段によって検出
されており、この検出結果に基づいて第１の遅延時間と
入力手段、遅延手段及び出力手段による遅延時間との少
なくとも一方が制御される。これにより、これらの回路
は外部クロックの周波数に対応した設定となり、動作周
波数範囲が広がる。

【００５１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について詳細に説明する。図１は本発明に係る
クロック同期遅延制御回路の一実施の形態を示すブロッ
ク図である。図１において図２３と同一の構成要素には
同一符号を付してある。

【００５２】本実施の形態においては、各回路における
遅延時間を変更可能にすることによって、動作周波数帯
域を拡大するようになっている。

【００５３】入力端子１には外部クロックＥＸＴＣＬＫ
が入力される。外部クロックの周期はτであるものとす
る。この外部クロックＥＸＴＣＬＫはレシーバ２に供給
され、レシーバ２は、外部クロックを波形整形して増幅
したクロックＣＬＫを出力する。本実施の形態において
は、レシーバ２は、後述するパルス検出回路１３からの
検出信号Ｄctl に制御されて、遅延量が変化するように
なっている。

【００５４】図２は図１中のレシーバ２の具体的な構成
を示すブロック図である。

【００５５】入力端子１０１には入力端子１からの外部
クロックＥＸＴＣＬＫが入力される。レシーブ部１００
は従来例におけるレシーバ１６２と同一構成であり、外
部クロックを波形成形して増幅して出力する。レシーブ
部１００の出力は遅延回路１０２に供給されると共にマ
ルチプレクサ１０３に供給される。遅延回路１０２は入
力されたクロックを所定の遅延量で遅延させてマルチプ
レクサ１０３に出力する。マルチプレクサ１０３は、検
出信号Ｄctl に基づいて、２入力の一方を選択して端子
１０４にクロックＣＬＫとして出力するようになってい
る。レシーブ部１００による遅延量がΔtrecであり、遅
延回路１０２による遅延量がΔtrec2 であるものとする
と、端子１０４からは外部クロックＥＸＴＣＬＫに対す
る遅延量がΔtrec又はΔtrec＋Δtrec2 のクロックＣＬ
Ｋが出力される。

【００５６】レシーバ２からのクロックＣＬＫはパルス
生成回路３、制御信号生成回路４及び後退パルス用遅延
線７に供給されるようになっている。制御信号生成回路
４は、クロックＣＬＫを反転させた制御信号ＳＴＯＰを
生成して前進パルス用遅延線６に出力するようになって
いる。パルス生成回路３は、クロックＣＬＫを所定の遅
延量で遅延させ、クロックＣＬＫの立ち下がりで立ち下
がるパルスＡを生成する。本実施の形態においては、パ
ルス生成回路３は、パルス検出回路１３からの検出信号
Ｄctl に制御されて、遅延量が変化するようになってい
る。

【００５７】図３は図１中のパルス生成回路３の具体的
な構成を示すブロック図である。

【００５８】入力端子１１１にはレシーバ２からのクロ
ックＣＬＫが入力される。このクロックＣＬＫは遅延回
路１１２，１１３及びアンド回路１１６に供給される。
遅延回路１１２，１１３は、夫々入力されたクロックＣ
ＬＫをτｄ-h又はτｄ-lだけ遅延させてマルチプレクサ
１１４に出力する。マルチプレクサ１１４は端子１１５
を介して入力された検出信号Ｄctl に基づいて２入力の
一方を選択してアンド回路１１６に出力する。アンド回
路１１６は２入力のアンド演算を行って出力端子１１７
にパルスＡとして出力するようになっている。

【００５９】従って、端子１１７には、クロックＣＬＫ
の立ち上がりからτｄ-h又はτｄ-l後に立ち上がり、ク
ロックＣＬＫの立ち下がりで立ち下がるパルスが現れる
ことになる。

【００６０】パルス生成回路３からのパルスＡはディレ
イモニタ５に供給される。図４は図１中のディレイモニ
タ５の具体的な構成を示すブロック図である。

【００６１】入力端子１２１にはパルス生成回路３から
のパルスＡが入力される。このパルスＡはディレイ部１
２０に供給される。ディレイ部１２０は従来例における
ディレイモニタ１６５と同様の構成であり、入力された
パルスＡをΔtmonだけ遅延させてマルチプレクサ１２３
及び遅延回路１２２に供給する。遅延回路１２２は入力
されたパルスＡをΔtmon2 だけ遅延させてマルチプレク
サ１２３に出力する。マルチプレクサ１２３は、パルス
検出回路１３からの検出信号Ｄctl に基づいて、２入力
の一方を選択して端子１２５にパルスＳＴＡＲＴとして
出力するようになっている。これにより、端子１２５に
は、パルスＡがΔtmon又はΔtmon＋Δtmon2だけ遅延し
て現れる。

【００６２】ディレイモニタ５の出力は前進パルス用遅
延線６に供給されるようになっている。前進パルス用遅
延線６は、所定の遅延時間で動作するＬ個の単位遅延素
子１１（単位遅延素子１１-1乃至１１-L）が縦続接続さ
れて構成されており、各単位遅延素子１１は制御信号Ｓ
ＴＯＰの“Ｈ”によって、前段の単位遅延素子１１の出
力を次段に伝播するようになっている。制御信号ＳＴＯ
Ｐの“Ｌ”時には、パルスＳＴＡＲＴの伝播は行われな
い。

【００６３】後退パルス用遅延線７は、所定の遅延時間
で動作するＬ個の単位遅延素子１２（単位遅延素子１２
-1乃至１２-L）が縦続接続されて構成されており、各単
位遅延素子１２はクロックＣＬＫの“Ｈ”によって、後
段の単位遅延素子１２の出力を前段に伝播するようにな
っている。クロックＣＬＫの“Ｌ”時には、後退パルス
用遅延線７においてパルスの伝播は行われない。

【００６４】前進パルス用遅延線６の各段の単位遅延素
子１１-1乃至１１-Lの出力端は夫々後退パルス用遅延線
７の各段の単位遅延素子１２-1乃至１２-Lの入力端に接
続される。前進パルス用遅延線６及び後退パルス用遅延
線７としては、図２６と同様にクロックドインバータに
よる回路を用いることができる。

【００６５】ディレイモニタ５からのパルスＳＴＡＲＴ
は、制御信号ＳＴＯＰの“Ｈ”期間に前進パルス用遅延
線６の各単位遅延素子１１を伝播する。制御信号ＳＴＯ
ＰとクロックＣＬＫとは相互に反転しており、制御信号
ＳＴＯＰが“Ｌ”になると、前進パルス用遅延線６にお
けるパルスの伝播は停止し、クロックＣＬＫが“Ｈ”に
なることによって、前進パルス用遅延線６に伝播したパ
ルスは、後退パルス用遅延線７に現れて前段側に伝播す
る。パルスのエッジ部分は、前進パルス用遅延線６を伝
播した時間と同じ時間だけ、後退パルス用遅延線７を伝
播して初段の単位遅延素子１２からパルスＯＵＴとして
出力される。

【００６６】後退パルス用遅延線７の出力はパルスＯＵ
Ｔとしてパルス幅復元回路８に供給されるようになって
いる。図５は図１中のパルス幅復元回路８の具体的な構
成を示すブロック図である。

【００６７】入力端子１３１にはパルスＯＵＴが入力さ
れる。このパルスＯＵＴは遅延回路１３３，１３４、オ
ア回路１３７及びｎＭＯＳトランジスタ１３２のゲート
に供給されるようになっている。遅延回路１３３，１３
４は、夫々入力されたパルスＯＵＴをτｄ-h又はτｄ-l
だけ遅延させてマルチプレクサ１３５に出力する。マル
チプレクサ１３５は端子１３６を介して入力される検出
信号Ｄctl に基づいて、２入力の一方を選択してオア回
路１３７及びｎＭＯＳトランジスタ１３８のゲートに出
力するようになっている。オア回路１３７は２入力のオ
ア演算を行って演算結果をオア回路１３１１に出力す
る。

【００６８】電源端子と基準電位との間にトランジスタ
１３８，１３２のソース・ゲート路が直列に接続されて
おり、トランジスタ１３８，１３２の接続点は、インバ
ータ１３９の出力端及びインバータ１３１０の入力端に
接続される。インバータ１３１０の出力端は、インバー
タ１３９の入力端に接続されると共に、オア回路１３１
１の入力端にも接続される。オア回路１３１１は２入力
のオア演算を行って、演算結果を出力端子１３１２にパ
ルスＣとして出力するようになっている。

【００６９】このように構成されたパルス幅復元回路８
においては、入力端子１３１に所定のパルス幅のパルス
ＯＵＴが入力される。端子１３６に入力される検出信号
Ｄctl によって、マルチプレクサ１３５は、遅延回路１
３３，１３４のうちパルス生成回路３において用いられ
た遅延量τｄ-h又はτｄ-lと同一の遅延量で動作する遅
延回路の出力を選択する。

【００７０】端子１３１からのパルスＯＵＴが“Ｈ”に
なると、オア回路１３７，１３１１によって端子１３１
２は“Ｈ”となる。パルスＯＵＴが所定時間後に“Ｌ”
になる前に、パルスＯＵＴの“Ｈ”によってトランジス
タ１３２が導通し、インバータ１３１０の出力は“Ｈ”
となる。これにより、所定時間後にパルスＯＵＴが
“Ｌ”になっても、端子１３１２は“Ｈ”を維持する。

【００７１】パルスＯＵＴの立ち上がりから時間τｄ-h
又はτｄ-lの後にマルチプレクサ１３５の出力が“Ｈ”
となる。これにより、トランジスタ１３８が導通し、イ
ンバータ１３１０の出力は“Ｌ”となる。しかし、マル
チプレクサ１３５の出力が立ち上がってからパルスＯＵ
Ｔのパルス幅に相当する時間はマルチプレクサ１３５の
出力は“Ｈ”であり、端子１３１２はこの間“Ｈ”を維
持する。結局、端子１３１２からはパルスＯＵＴの立ち
上がりで立ち上がり、パルス幅がクロックＣＬＫのパル
ス幅と同一のパルスＣが得られる。

【００７２】パルス幅復元回路８からのパルスＣはクロ
ックデリバラ９に与えられる。図６は図１中のクロック
デリバラ９の具体的な構成を示すブロック図である。

【００７３】入力端子１４１にはパルス幅復元回路８か
らのパルスＣが入力される。このパルスＣは出力バッフ
ァ１４０に与えられる。出力バッファ１４０は、従来例
におけるクロックデリバラと同様の構成であり、入力さ
れたパルスＣをΔtdeli だけ遅延させて、遅延回路１４
２及びマルチプレクサ１４３に出力する。遅延回路１４
２は出力バッファ１４０の出力をΔtdeli2だけ遅延させ
てマルチプレクサ１４３に出力する。マルチプレクサ端
子１４４を介して入力される検出信号Ｄctl に基づい
て、２入力の一方を選択して出力端子１０に内部クロッ
クＩＮＴＣＬＫとして出力するようになっている。従っ
て、内部クロックＩＮＴＣＬＫは、パルスＣをΔtdeli
又はΔtdeli ＋Δtdeli2だけ遅延させたものである。な
お、Δtmon＝Δtrec＋Δtdeli ，Δtmon2 ＝Δtrec2 ＋
Δtdeli2に設定されている。

【００７４】そして、ディレイモニタ５の遅延時間は、
レシーバ２の遅延時間とクロックデリバラ９の遅延時間
との和の時間に設定するようになっている。

【００７５】本実施の形態においては、パルス検出回路
１３によって、前進パルス用遅延線６の所定の段までパ
ルスＳＴＡＲＴが伝播したか否かを検出して、検出信号
Ｄctl を出力するようになっている。

【００７６】図７は図１中のパルス検出回路１３の具体
的な構成を示すブロック図である。

【００７７】前進パルス用遅延線６及び後退パルス用遅
延線７をパルスＳＴＡＲＴが伝播する段数は、外部クロ
ックＥＸＴＣＬＫの周波数によって変化する。外部クロ
ックＥＸＴＣＬＫの周波数が高い（τが小さい）場合に
はパルスＳＴＡＲＴが伝播する段数は少なく、外部クロ
ックＥＸＴＣＬＫの周波数が低い（τが大きい）場合に
はパルスＳＴＡＲＴが伝播する段数は多い。動作周波数
帯域を低域に広げるためには、前進パルス用遅延線６及
び後退パルス用遅延線７の段数を多くする必要がある。
しかし、高い周波数帯域で使用される場合には、前進パ
ルス用遅延線６及び後退パルス用遅延線７の段数に拘わ
らずパルスＳＴＡＲＴが伝播する段数は少ない。伝播す
る段数は動作周波数帯域に依存するので、パルスＳＴＡ
ＲＴが伝播した段数を調べることによって、現在の動作
周波数帯域を把握することができる。

【００７８】パルス検出回路１３は、Ｎ段目の単位遅延
素子１１-NにパルスＳＴＡＲＴが伝播したか否かを検出
するようになっている。図７において、入力端子４１に
はＮ段目の単位遅延素子１１-Nの出力パルスＤ（Ｎ）が
入力される。このパルスＤ（Ｎ）はフロップフロップ４
７を構成するナンド回路４２の一方入力端に供給され
る。

【００７９】一方、端子４６には、例えば、電源投入時
に１回だけ発生するパルス信号が入力される。マルチプ
レクサ４５は端子４６からのパルスが入力されたときに
のみ“Ｌ”をナンド回路４４の一方入力端に与え、他の
場合には“Ｈ”をナンド回路４４の一方入力端に与える
ようになっている。

【００８０】フリップフロップ４７はナンド回路４２，
４４によって構成されており、ナンド回路４４に“Ｌ”
が与えられることによってリセットされて出力が“Ｌ”
となり、ナンド回路４４に“Ｈ”が入力された後に、最
初にパルスＤ（Ｎ）が“Ｌ”となった以降に、“Ｈ”の
出力を出力するようになっている。フリップフロップ４
７のナンド回路４２の出力は検出信号Ｄctl として端子
４３から出力される。

【００８１】このように構成されたパルス検出回路１３
においては、Ｎ段までパルスＳＴＡＲＴが伝播すると、
パルスＤ（Ｎ）が立ち下がって、検出信号Ｄctl が
“Ｈ”となる。以後、パルスＤ（Ｎ）の変化に拘わら
ず、検出信号Ｄctl は“Ｈ”を維持する。

【００８２】本実施の形態においては、この検出信号Ｄ
ctl に基づいて、パルス生成回路３及びパルス幅復元回
路８の遅延時間を共通に制御すると共に、レシーバ２、
クロックデリバラ９及びディレイモニタ５の遅延時間を
関連させて制御するようになっている。

【００８３】なお、図１においては、Ｎ段目の単位遅延
素子１１の出力パルスＤ（Ｎ）を用いて検出信号Ｄctl
を発生させる例を示したが、複数の段の単位遅延素子の
複数の出力を用いて検出信号Ｄctl を発生させるように
してもよい。

【００８４】次に、このように構成された実施の形態の
動作について図８の動作波形図を参照して説明する。図
８（ａ）はＮ段目の単位遅延素子１１の出力パルスＤ
（Ｎ）を示し、図８（ｂ）は検出信号Ｄctl を示してい
る。

【００８５】初期状態においては、例えば、高周波での
動作に対応した設定になっている。即ち、τｄ-h＜τｄ
-lとして、パルス生成回路３及びパルス幅復元回路８
は、いずれも遅延時間τｄ-hで動作する遅延回路１１
２、遅延回路１３３が選択されているものとする。ま
た、初期状態では、レシーバ２、クロックデリバラ９及
びディレイモニタ５の遅延時間も短く設定するようにな
っている。即ち、レシーバ２、クロックデリバラ９及び
ディレイモニタ５の遅延時間は夫々、Δtrec，Δtdeli
，Δtmonであり、Δtmon＝Δtrec＋Δtdeli である。

【００８６】いま、外部クロックＥＸＴＣＬＫとして周
波数が比較的高い（τが比較的短い）クロックが入力さ
れるものとする。この外部クロックＥＸＴＣＬＫはレシ
ーバ２によってΔtrecだけ遅延され、クロックＣＬＫと
してパルス生成回路３、制御信号生成回路４及び後退パ
ルス用遅延線７に供給される。

【００８７】パルス生成回路３はクロックＣＬＫをτｄ
-hだけ遅延させ、クロックＣＬＫの立ち下がりで立ち下
がるパルスＡを生成して、ディレイモニタ５に出力す
る。パルスＡのパルス幅は（τ／２）−τｄ-h であ
る。ディレイモニタ５は、パルスＡをΔtmonだけ遅延さ
せて、パルスＳＴＡＲＴとして前進パルス用遅延線６に
供給する。

【００８８】クロックＣＬＫは制御信号生成回路４によ
って反転され、制御信号ＳＴＯＰとして前進パルス用遅
延線６に与えられている。前進パルス用遅延線６の各単
位遅延素子１１は、制御信号ＳＴＯＰの“Ｈ”期間にパ
ルスＳＴＡＲＴを伝播する。この場合には、τが比較的
小さいので、パルスＳＴＡＲＴが伝播する段数は少な
い。

【００８９】パルスＳＴＡＲＴは、図２４と同様に、時
間τ−（τｄ-h＋Δtmon）だけ前進パルス用遅延線６を
伝播する。この時間ではパルスＳＴＡＲＴはＮ段目の単
位遅延素子１１まで伝播しないものとする。制御信号Ｓ
ＴＯＰが“Ｌ”になると、前進パルス用遅延線６の伝播
は停止して、パルスＳＴＡＲＴに対応するパルスが後退
パルス用遅延線７の対応する段に現れて、順次前段側に
伝播する。このパルスが後退パルス用遅延線７を伝播す
る段数はパルスＳＴＡＲＴが前進パルス用遅延線６を伝
播した段数と同一であり、伝播の開始から時間τ−（τ
ｄ-h＋Δtmon）後に、初段の単位遅延素子１２からパル
スＯＵＴとして出力される。

【００９０】パルス幅復元回路８は、入力されたパルス
ＯＵＴのパルス幅を元のパルス幅まで延ばして、クロッ
クデリバラ９にパルスＣとして出力する。クロックデリ
バラ９は、パルスＣをΔtdeliだけ遅延させて内部クロ
ックＩＮＴＣＬＫとして出力する。

【００９１】この場合には、外部クロックＥＸＴＣＬＫ
に対する内部クロックＩＮＴＣＬＫの総遅延量Δtotal
は下記（７）式にて表すことができる。

【００９２】 Δtotal ＝Δtrec＋τｄ-h＋Δtmon＋２｛τ−(τｄ-h＋Δtmon)｝＋τd-h＋Δtdeli … （７） Δtmon＝Δtrec＋Δtdeli であるので、結局、総遅延量
Δtotal は Δtotal ＝２τ となる。こうして、外部クロックＥＸＴＣＬＫに同期し
た内部クロックＩＮＴＣＬＫが得られる。

【００９３】次に、比較的低い周波数の外部クロックＥ
ＸＴＣＬＫが入力され、パルスＳＴＡＲＴがＮ段目の単
位遅延素子１１まで伝播するものとする。パルス検出回
路１３は、例えば、電源投入時に発生するパルスによっ
てリセットされており、検出信号Ｄctl は“Ｌ”となっ
ている。また、このリセット処理終了後に、図７のマル
チプレクサ４５の出力は“Ｈ”となっている。

【００９４】パルスＳＴＡＲＴがＮ段目に伝播する前の
タイミング、例えば、図８のタイミングｔ0 において
は、Ｎ段目の単位遅延素子１１-Nの出力パルスＤ（Ｎ）
は“Ｈ”である。従って、このタイミングでは検出信号
Ｄctl のレベルは変化しない。タイミングｔ1 におい
て、パルスＳＴＡＲＴがＮ段目の単位遅延素子１１-Nに
伝播すると、パルスＤ（Ｎ）は“Ｌ”に変化する（図８
（ａ））。そうすると、フリップフロップ４７の出力は
“Ｈ”となり、“Ｈ”の検出信号Ｄctl が端子４３から
出力される（図８（ｂ））。

【００９５】なお、マルチプレクサ４５の出力は“Ｈ”
を維持するので、以後、タイミングｔ3 に示すように、
パルスＤ（Ｎ）のレベルが変化しても、検出信号Ｄctl
は“Ｈ”を維持する。

【００９６】パルス検出回路１３からの“Ｈ”の検出信
号は、レシーバ２、パルス生成回路３、ディレイモニタ
５、パルス幅復元回路８及びクロックデリバラ９に供給
される。レシーバ２は、図２に示すマルチプレクサ１０
３が遅延回路１０２の出力を選択する。これにより、レ
シーバ２の遅延時間はΔtrec＋Δtrec2 となる。同様
に、パルス生成回路３、ディレイモニタ５、パルス幅復
元回路８及びクロックデリバラ９のマルチプレクサ１１
４，１２３，１３５，１４３によって、遅延時間が夫
々、τｄ-l，Δtmon＋Δtmon2 ，τｄ-l，，Δtdeli ＋
Δtdeli2に設定される。

【００９７】他の作用は遅延時間の変更前と同様であ
る。

【００９８】この場合には、外部クロックＥＸＴＣＬＫ
に対する内部クロックＩＮＴＣＬＫの総遅延量Δtotal
は下記（８）式にて表すことができる。

【００９９】 Δtotal ＝（Δtrec＋Δtrec2 ）＋τｄ-l＋（Δtmon＋Δtmon2 ） ＋２［τ−｛τｄ-l＋（Δtmon＋Δtmon2 ）｝］＋τd-l＋（Δtdeli＋Δtdeli2 ） …（８） Δtmon＋Δtmon2 ＝Δtrec＋Δtrec2 ＋Δtdeli ＋Δtd
eli2であるので、結局、総遅延量Δtotal は Δtotal ＝２τ となる。こうして、外部クロックＥＸＴＣＬＫに同期し
た内部クロックＩＮＴＣＬＫが得られる。

【０１００】この場合には、上記（６）式の各項の分母
が、大きくなることになり、より低周波帯域に対応した
動作が可能となる。

【０１０１】このように、本実施の形態においては、外
部クロックＥＸＴＣＬＫの周波数が高い場合、即ち周期
τが小さい場合には、パルスが伝播する単位遅延素子１
１の段数が少なくなることを利用して、所定の段までパ
ルスが伝播しない場合にはパルス検出回路１３の出力信
号Ｄctl によって、高周波帯域での動作に適した設定と
なるように、パルス生成回路３及びパルス幅復元回路８
の遅延時間を制御すると共に、ディレイモニタ５の遅延
時間を制御して、レシーバ２とクロックデリバラ９との
遅延時間の和がディレイモニタ５の遅延時間に等しくな
るように制御する。逆に、外部クロックＥＸＴＣＬＫの
周波数が低く周期τが長い場合には、パルスが伝播する
単位遅延素子１１の段が所定の段よりも多くなることを
利用して、パルス検出回路１３の出力信号Ｄctl によ
り、低周波帯域での動作に適した設定となるように、各
回路の遅延時間を制御している。これにより、動作周波
数帯域を広げることが可能になる。

【０１０２】図９は本発明の他の実施の形態を示すブロ
ック図である。図９において図１と同一の構成要素には
同一符号を付して説明を省略する。

【０１０３】図１の実施の形態においては、１度パルス
ＳＴＡＲＴが所定の段に伝播すると、パルス検出回路１
３は低い動作周波数に対応した設定にするための検出信
号Ｄctl を出力し続ける。従って、この後に外部クロッ
クＥＸＴＣＬＫが高周波に変化した場合でも、高い動作
周波数に対応した設定に変更することができない。

【０１０４】本実施の形態は、このような場合にも対応
可能にしたものであり、外部クロックが低周波から高周
波に変わったときに、パルス生成回路３、パルス幅復元
回路８とディレイモニタ５の遅延量を高周波帯域での動
作に適した値に変更し、レシーバ２とクロックデリバラ
９については遅延時間の和をディレイモニタ５の遅延時
間に等しくなるように制御するようになっている。

【０１０５】本実施の形態は制御パルス生成回路６１０
を設けると共に、パルス検出回路１３に代えてパルス検
出回路６０を採用した点が図１の実施の形態と異なる。

【０１０６】図１０は図１中の制御パルス生成回路６１
０の具体的な構成を示すブロック図である。

【０１０７】図１０においては、端子６１３にクロック
ＣＬＫが入力される。クロックＣＬＫは、インバータ６
１４及びナンド回路６１６に供給される。インバータ６
１４はクロックＣＬＫを反転させて遅延回路６１５に入
力される。遅延回路６１５はクロックＣＬＫの反転信号
を所定時間だけ遅延させてナンド回路６１６に出力す
る。

【０１０８】ナンド回路６１６は２入力のナンド演算を
行う。即ち、ナンド回路６１６からは、クロックＣＬＫ
の立ち上がりで立ち下がり、遅延回路６１５の遅延時間
後に立ち上がる制御パルス/Ｐ が得られる。なお、/Ｐ
はＰの反転信号を示す。ナンド回路６１６の出力はイン
バータ６１７によって反転され、出力端子６１８，６１
９には夫々制御パルスＰ及びその反転信号/Ｐ が得られ
る。

【０１０９】また、制御パルス生成回路６１０に代えて
同等の機能を有する制御パルス生成回路６２７を採用し
てもよい。図１１はこの制御パルス生成回路６２７を示
すブロック図である。

【０１１０】図１１においては、端子６２０にクロック
ＣＬＫが入力される。クロックＣＬＫは、遅延回路６２
１及びインバータ６２２に供給される。遅延回路６２１
はクロックＣＬＫを初手時間遅延させてノア回路６２３
に出力する。インバータ６２２はクロックＣＬＫを反転
させてノア回路６２３に出力する。

【０１１１】ノア回路６２３は２入力のノア演算を行
う。即ち、ノア回路６２３からは、クロックＣＬＫの立
ち上がりで立ち上がり、遅延回路６２１の遅延時間後に
立ち下がる制御パルスＰが得られる。ノア回路６２３の
出力はインバータ６２４によって反転され、出力端子６
２５，６２６には夫々制御パルス/Ｐ 及び制御パルスＰ
が得られる。

【０１１２】図１２は図９中のパルス検出回路６０の具
体的な構成を示すブロック図である。

【０１１３】入力端子６１にはＮ段目の単位遅延素子１
１-Nの出力パルスＤ（Ｎ）が入力される。また、端子６
２には制御信号ＳＴＯＰが入力される。パルスＤ（Ｎ）
はナンド回路６３に供給され、制御信号ＳＴＯＰはナン
ド回路６４に供給される。ナンド回路６３，６４によっ
てＲＳフリップフロップ６１１が構成される。

【０１１４】ＲＳフリップフロップ６１１は、制御信号
ＳＴＯＰが“Ｌ”となることによってリセットされて
“Ｌ”を出力し、制御信号ＳＴＯＰの“Ｈ”期間に最初
にパルスＤ（Ｎ）が“Ｌ”となった以後、“Ｈ”の出力
を出力し続けるようになっている。フリップフロップ６
１１の出力は遅延回路６５に供給される。遅延回路６５
はフリップフロップ６１１の出力を所定の遅延時間だけ
遅延させてＤ型フリップフロップ６１２を構成するクロ
ックドインバータ６６に出力するようになっている。

【０１１５】Ｄ型フリップフロップ６１２は、クロック
ドインバータ６６，６８及びインバータ６７，６９によ
って構成されている。クロックドインバータ６６の出力
端はインバータ６７，６９の入力端に接続されると共
に、クロックドインバータ６８の出力端に接続される。
インバータ６７の出力はクロックドインバータ６８に供
給されるようになっている。

【０１１６】クロックドインバータ６６は制御パルスＰ
が“Ｈ”の期間に導通し、入力された信号を反転させて
出力する。制御パルスＰは、レシーバ出力ＣＬＫの立ち
上がりに同期して立ち上がり、パルス幅が遅延回路６５
の遅延時間より短いパルスである。また、クロックドイ
ンバータ６８は、制御パルスＰが“Ｌ”の期間に導通し
て入力された信号を反転させて出力する。

【０１１７】遅延回路６５の出力は、クロックドインバ
ータ６６が導通すると、反転してインバータ６９に与え
られ、インバータ６９で反転して端子６１０に出力され
る。クロックドインバータ６６の出力はインバータ６７
にも供給されており、クロックドインバータ６６が非導
通の期間には、インバータ６７の出力がクロックドイン
バータ６８及びインバータ６９を介して端子６１０から
出力される。

【０１１８】従って、Ｄ型フリップフロップ６１２は、
制御パルスＰの“Ｈ”期間に、遅延回路６５の出力と同
一論理レベルの出力を出力すると共に、この出力を制御
パルスＰの“Ｌ”期間に維持する。Ｄ型フリップフロッ
プ６１２の出力は検出信号Ｄctl として、レシーバ２、
パルス生成回路３、ディレイモニタ５、パルス幅復元回
路８及びクロックデリバラ９に出力されるようになって
いる。

【０１１９】次に、このように構成された実施の形態の
動作について図１３の動作波形図を参照して説明する。
図１３（ａ）は外部クロックＥＸＴＣＬＫを示し、図１
３（ｂ）はクロックＣＬＫを示し、図１３（ｃ）は制御
信号ＳＴＯＰを示し、図１３（ｄ）はパルスＡを示し、
図１３（ｅ）はパルスＳＴＡＲＴを示し、図１３（ｆ）
はＮ段目の単位遅延素子の出力パルスＤ（Ｎ）を示し、
図１３（ｇ）はフリップフロップ６１１の出力Ｒ1 を示
し、図１３（ｈ）は遅延回路６５の出力Ｒ2 を示し、図
１３（ｉ）は制御パルスＰを示し、図１３（ｊ）はＤ型
フリップフロップ６１２からの検出信号Ｄctl を示して
いる。

【０１２０】いま、図１３（ａ）に示すように、外部ク
ロックＥＸＴＣＬＫの最初の１クロックＣ1 と２番目の
クロックＣ2 は周期τl が長く、前進パルス用遅延線６
を構成する単位遅延素子のＮ段目までパルスＳＴＡＲＴ
が伝播するものとし、３番目以降のクロックＣ3 ，Ｃ4
，…は周期τs が短くなってパルスＳＴＡＲＴがＮ段
目まで伝播しないものとする。なお、初期状態では、レ
シーバ２，パルス生成回路３、ディレイモニタ５、パル
ス幅復元回路８及びクロックデリバラ９の遅延時間は、
夫々、高周波に対応したΔtrec，τｄ-h ，Δtdeli ，
τｄ-h，Δtmonであるものとする。

【０１２１】Ｎ段目の単位遅延素子１１-Nの出力パルス
Ｄ（Ｎ）はパルスが伝播しない状態では“Ｈ”である。
外部クロックＥＸＴＣＬＫがレシーバ２に入力され、レ
シーバ２の出力ＣＬＫが制御信号生成回路４及びパルス
生成回路３に入力されて、制御信号生成回路４からはク
ロックＣＬＫの反転信号ＳＴＯＰが生成され、パルス生
成回路３からはパルス化された信号Ａが生成される。

【０１２２】タイミングｔ0 以前ではパルスがＮ段目ま
で伝播せず、ｔ0 からｔ1 の範囲ではパルス生成回路３
とパルス幅復元回路８の遅延回路とディレイモニタの遅
延時間は高周波帯域での動作に適するように制御されて
いる。ここで、Ｎ段目以降まで伝播する低周波の外部ク
ロックＥＸＴＣＬＫが入力されると、図１３（ｄ），
（ｅ）のタイミングｔ1 近傍のパルスＡとパルスＳＴＡ
ＲＴのように、パルスＳＴＡＲＴの立ち上がりは、制御
信号ＳＴＯＰが“Ｈ”の期間、即ち前進パルス用遅延線
６が動作する期間中に前進パルス用遅延線６にかろうじ
て入力している状態になり、これ以上クロックの周期が
低くなるとパルスＳＴＡＲＴの立ち上がりが伝播しなく
なる可能性がある。

【０１２３】このため、パルス生成回路３とパルス幅復
元回路８の遅延回路とディレイモニタの遅延時間が低周
波帯域での動作に適するように制御する必要がある。パ
ルスがＮ段目の単位遅延素子１１-Nに伝播すると、Ｎ段
目の単位遅延素子１１-Nの出力パルスＤ（Ｎ）は、図１
３（ｆ）のタイミングｔ1 に示すように、“Ｈ”から
“Ｌ”に変化する。

【０１２４】そうすると、パルス検出回路６０のＲＳフ
リップフロップ６１１の出力Ｒ１は、図１３（ｇ）に示
すように、タイミングｔ1 から次に制御信号ＳＴＯＰが
“Ｌ”になるタイミングｔ2 までの期間、“Ｈ”に保た
れる。タイミングｔ2 でクロックＣＬＫが“Ｈ”になる
と制御パルスＰも“Ｈ”になり、Ｄ型フリップフロップ
６１２はｔ2 直前のＲ1 の値、即ち、“Ｈ”の出力を遅
延回路６５を介して取り込む。

【０１２５】遅延回路６５の出力は、次にクロックＣＬ
Ｋが立ち上がるタイミングｔ4 まで検出信号Ｄctl とし
て出力される。検出信号Ｄctl が“Ｈ”になることによ
って、パルス生成回路３、パルス幅復元回路８及びディ
レイモニタ５の遅延回路が低周波帯域での動作に適した
値に制御され、レシーバ２及びクロックデリバラ９は遅
延時間の和がディレイモニタ５の遅延時間に等しくなる
ように制御される。即ち、レシーバ２，パルス生成回路
３、ディレイモニタ５、パルス幅復元回路８及びクロッ
クデリバラ９の遅延時間は、夫々、低周波に対応したΔ
trec＋Δtrec2，τｄ-l ，Δtdeli ＋Δtdeli2，τｄ-
l，Δtmon＋Δtmon2 となる。

【０１２６】次に、タイミングｔ4 以後において、外部
クロックＥＸＴＣＬＫは高周波になり、周期τs は短く
なっている。図１３（ｅ）に示すように、パルスＳＴＡ
ＲＴはタイミングｔ5 〜ｔ6 の期間にはＮ段まで伝播し
ていないので、この期間にＤ（Ｎ）は“Ｈ”に保たれた
ままである。従って、フリップフロップ６１１の出力Ｒ
1 は“Ｌ”に保たれるので、タイミングｔ6 においてク
ロックＣＬＫが立ち上がったとき“Ｌ”がＤ型フリップ
フロップ６１２に取り込まれる。こうして、タイミング
ｔ6 以降には“Ｌ”の検出信号Ｄctl が出力される。

【０１２７】そうすると、パルス生成回路３、パルス幅
復元回路８及びディレイモニタ５は、高周波の動作に適
した遅延時間に制御され、レシーバ２及びクロックデリ
バラ９の遅延時間の和はディレイモニタ５の遅延時間に
等しくなるように制御される。即ち、レシーバ２，パル
ス生成回路３、ディレイモニタ５、パルス幅復元回路８
及びクロックデリバラ９の遅延時間は、夫々、高周波に
対応したΔtrec，τｄ-h ，Δtdeli ，τｄ-h，Δtmon
となる。

【０１２８】このように、本実施の形態においては、外
部クロックの周波数の変動に対応できるようになり、外
部クロックが高周波から低周波に変わった場合でも、ま
た、低周波から高周波に変わった場合であっても、周波
数帯域での動作に適した遅延時間が設定される。これに
より、広い周波数帯域において確実な同期制御が可能で
ある。

【０１２９】図１４は本発明の他の実施の形態を示すブ
ロック図である。図１４において図９と同一の構成要素
には同一符号を付して説明を省略する。

【０１３０】図９の実施の形態においては、例えば外部
クロックＥＸＴＣＬＫの変動によって、パルスＳＴＡＲ
ＴがＮ段目まで伝播する状態と伝播しない状態とを頻繁
に繰り返す場合には、各回路の遅延時間が頻繁に変化し
て動作が不安定となってしまうことがある。

【０１３１】本実施の形態はこの場合に対応したもので
あり、外部クロックＥＸＴＣＬＫにジッタがある場合で
あっても、安定した制御を可能にするものである。

【０１３２】本実施の形態はパルス検出回路１３に代え
てパルス検出回路８０を採用した点が図９の実施の形態
と異なる。パルス検出回路８０にはＮ段目の単位遅延素
子１１-Nの出力パルスＤ（Ｎ）だけでなく、Ｎ段目より
もＭ段前（Ｍは偶数）の（Ｎ−Ｍ）段目の単位遅延素子
１１-(N-M)の出力パルスＤ（Ｎ−Ｍ）も入力されるよう
になっている。なお、Ｍが奇数の場合には、パルスＤ
（Ｎ−Ｍ）を反転させて用いればよい。

【０１３３】図１５は図１４中のパルス検出回路８０の
具体的な構成を示すブロック図である。

【０１３４】パルス検出回路８０は、図１２と同一構成
の検出部８７，８８を有している。検出部８７の入力端
子６１，６２には、夫々パルスＤ（Ｎ−Ｍ）及び制御信
号ＳＴＯＰが入力され、検出部８８の入力端子６１，６
２には、夫々パルスＤ（Ｎ）及び制御信号ＳＴＯＰが入
力されるようになっている。

【０１３５】検出部８７の出力ＣＴＬ（Ｎ−Ｍ）はナン
ド回路８１及びオア回路８２に供給され、検出部８８の
出力ＣＴＬ（Ｎ）もナンド回路８１及びオア回路８２に
供給される。ナンド回路８１は２入力のナンド演算によ
って出力Ｎ1 を発生してナンド回路８３に出力する。ま
た、オア回路８２は２入力のオア演算によって出力Ｎ2
を発生してナンド回路８４に出力する。

【０１３６】即ち、ナンド回路８１の出力Ｎ1 は、検出
部８７，８８からの出力ＣＴＬ（Ｎ−Ｍ），ＣＴＬ
（Ｎ）がいずれも“Ｈ”の場合にのみ“Ｌ”となる。ま
た、オア回路８２の出力Ｎ2 は、検出部８７，８８から
の出力ＣＴＬ（Ｎ−Ｍ），ＣＴＬ（Ｎ）のいずれか一方
が“Ｈ”の場合に“Ｈ”となる。

【０１３７】ナンド回路８３，８４によってＲＳフリッ
プフロップ８６が構成されており、ＲＳフリップフロッ
プ８６は、出力Ｎ2 が“Ｌ”となることによってリセッ
トされて“Ｌ”を出力し、出力Ｎ2 の“Ｈ”期間に最初
に出力Ｎ1 が“Ｌ”となった以後、“Ｈ”の出力を出力
し続けるようになっている。ＲＳフリップフロップ８６
の出力が検出信号Ｄctl として端子８５から出力される
ようになっている。この検出信号Ｄctl がレシーバ２、
パルス生成回路３、ディレイモニタ５、パルス幅復元回
路８及びクロックデリバラ９に供給されて各回路の遅延
時間が制御されることは図９の実施の形態と同様であ
る。

【０１３８】次に、このように構成された実施の形態の
動作について図１６の動作波形図を参照して説明する。
図１６（ａ）は外部クロックＥＸＴＣＬＫを示し、図１
６（ｂ）はクロックＣＬＫを示し、図１６（ｃ）は制御
信号ＳＴＯＰを示し、図１６（ｄ）はパルスＡを示し、
図１６（ｅ）はパルスＳＴＡＲＴを示し、図１６（ｆ）
はＮ−Ｍ段目の単位遅延素子の出力パルスＤ（Ｎ−Ｍ）
を示し、図１６（ｇ）はＮ段目の単位遅延素子の出力パ
ルスＤ（Ｎ）を示し、図１６（ｈ）は検出部８７の出力
ＣＴＬ（Ｎ−Ｍ）を示し、図１６（ｉ）は検出部８８の
出力ＣＴＬ（Ｎ）を示し、図１６（ｊ）はナンド回路８
１の出力Ｎ1 を示し、図１６（ｋ）はオア回路８２の出
力Ｎ2 を示し、図１６（ｌ）はＲＳフリップフロップ８
６からの検出信号Ｄctl を示している。

【０１３９】いま、図１６（ａ）に示すように、外部ク
ロックＥＸＴＣＬＫの最初の１クロックＣ1 は周期τm
が少し長く、前進パルス用遅延線６を構成する単位遅延
素子のＮ−Ｍ段目まではパルスＳＴＡＲＴが伝播する
が、Ｎ段目までは伝播しないものとし、２番目のクロッ
クＣ2 は周期τl が長く、前進パルス用遅延線６を構成
する単位遅延素子のＮ段目までパルスＳＴＡＲＴが伝播
するものとし、３番目のクロックＣ3 は周期τm である
ものとし、４番目以降のクロックＣ4 ，Ｃ5 ，…は周期
τs が短くなってパルスＳＴＡＲＴがＮ−Ｍ段目まで伝
播しないものとする。なお、初期状態では、レシーバ
２，パルス生成回路３、ディレイモニタ５、パルス幅復
元回路８及びクロックデリバラ９の遅延時間は、夫々、
高周波に対応したΔtrec，τｄ-h ，Δtdeli ，τｄ-
h，Δtmonであるものとする。

【０１４０】Ｎ段目とＮ−Ｍ段目の単位遅延素子の出力
パルスＤ（Ｎ），Ｄ（Ｎ−Ｍ）はパルスＳＴＡＲＴが伝
播しない状態では“Ｈ”である。外部クロックＥＸＴＣ
ＬＫがレシーバ２に入力され、図１６（ｂ）に示すクロ
ックＣＬＫが生成される。クロックＣＬＫはパルス生成
回路３に入力され、クロックＣＬＫからτｄ-hだけ遅延
して立ち上がるパルス幅が｛（τm ／２）−τｄ-h｝の
パルスＡが出力される。

【０１４１】タイミングｔ0 以前ではＮ−Ｍ段にもパル
スは伝播しなかったとすると、Ｎ−Ｍ段目の単位遅延素
子１１-(N-M)の出力パルスＤ（Ｎ−Ｍ）及び単位遅延素
子１１-Nの出力パルスＤ（Ｎ）は、いずれも“Ｈ”のま
まである（図１６（ｆ），（ｇ））。このため、タイミ
ングｔ0 でクロックＣＬＫが立ち上がったときに、パル
スＤ（Ｎ−Ｍ）が供給されている検出部８７の出力ＣＴ
Ｌ（Ｎ−Ｍ）及びパルスＤ（Ｎ）が供給されている検出
部８８の出力ＣＴＬ（Ｎ）はいずれも“Ｌ”である（図
１６（ｈ），（ｉ））。出力ＣＴＬ（Ｎ），ＣＴＬ（Ｎ
−Ｍ）は、いずれも次にクロックＣＬＫが立ち上がるま
で、即ちタイミングｔ2 まで“Ｌ”を維持する。

【０１４２】ナンド回路８１とオア回路８２に“Ｌ”が
入力されるので、タイミングｔ0 〜ｔ2 の期間は、ナン
ド回路８１の出力Ｎ1 は“Ｈ”であり、オア回路８２の
出力Ｎ2 は“Ｌ”である。このため、フリップフロップ
８６の出力Ｄctl はタイミングｔ0 〜ｔ2 の期間には
“Ｌ”に保持される。

【０１４３】検出信号Ｄctl が“Ｌ”のとき、パルス生
成回路３、パルス幅復元回路８及びディレイモニタ５は
高周波帯域での動作が可能になるように遅延時間が制御
され、レシーバ２とクロックデリバラ９の遅延時間の和
がディレイモニタ５の遅延時間に等しくなるように制御
される。

【０１４４】次に、タイミングｔ2 でクロックＣＬＫが
立ち上がるときの動作について説明する。タイミングｔ
1 で前進パルスがＮ−Ｍ段に伝播しているので、Ｎ−Ｍ
段目の単位遅延素子の出力パルスＤ（Ｎ−Ｍ）は“Ｌ”
になっている。タイミングｔ2 以前にはパルスは１度も
Ｎ段まで伝播していないので、Ｎ段目の単位遅延素子の
出力パルスＤ（Ｎ）はタイミングｔ0 〜ｔ2 の期間に
“Ｈ”に維持される。

【０１４５】このため、タイミングｔ2 でクロックＣＬ
Ｋが立ち上がったとき、パルスＤ（Ｎ−Ｍ）が供給され
る検出部８７には“Ｈ”が取り込まれ、パルスＤ（Ｎ）
が供給される検出部８８には“Ｌ”が取り込まれる。図
１６（ｈ），（ｉ）に示すように、タイミングｔ2 以
降、出力ＣＴＬ（Ｎ−Ｍ）は“Ｈ”になり、出力ＣＴＬ
（Ｎ）は“Ｌ”になる。よって、ナンド回路８１の出力
Ｎ1 は“Ｈ”となり、オア回路８２の出力Ｎ2 は“Ｈ”
となる。

【０１４６】ＲＳフリップフロップ８６は、タイミング
ｔ2 のときの値を保持するので、検出信号Ｄctl は、図
１６（ｌ）に示すように、タイミングｔ2 〜ｔ4 の期間
には“Ｌ”に保持される。

【０１４７】このように、Ｎ段以降にパルスＳＴＡＲＴ
が１度も伝播しないが、Ｎ−Ｍ段までは伝播する場合に
は、検出信号Ｄctl は“Ｌ”に維持されるので、各回路
は高周波帯域での動作に適した遅延時間の設定を維持す
る。

【０１４８】次に、タイミングｔ4 でクロックＣＬＫが
立ち上がるときの動作について説明する。タイミングｔ
3 でパルスＳＴＡＲＴはＮ段目の単位遅延素子１１-Nま
で伝播している。このためパルスＤ（Ｎ−Ｍ），Ｄ
（Ｎ）はいずれも“Ｌ”である。従って、次のタイミン
グｔ6 でクロックＣＬＫが“Ｈ”になるまで、出力ＣＴ
Ｌ（Ｎ−Ｍ），ＣＴＬ（Ｎ）はいずれも“Ｈ”に維持さ
れる。

【０１４９】よって、ナンド回路８１の出力Ｎ1 は
“Ｌ”となり、オア回路８２の出力Ｎ2は“Ｈ”となる
ので、ＲＳフリップフロップ８６の出力Ｄctl は“Ｈ”
となる。検出信号Ｄctl が“Ｈ”になるので、パルス生
成回路３、パルス幅復元回路８及びディレイモニタ５は
低周波帯域での動作が可能になるように遅延時間が制御
され、レシーバ２とクロックデリバラ９とは、遅延時間
の和がディレイモニタ５の遅延時間に等しくなるように
制御される。

【０１５０】ここで、パルスＳＴＡＲＴがＮ段に伝播し
た後、ジッタ等の影響によってパルスの伝播する段数が
Ｎ±Ｍ段からＮ段の間で変動するものとする。

【０１５１】Ｎ段以上に伝播する場合には、常に、Ｎ−
Ｍ段、Ｎ段の単位遅延素子１１にパルスＳＴＡＲＴが伝
播するので、各回路は低周波帯域で動作するように遅延
時間が制御される。

【０１５２】１度Ｎ段の単位遅延素子１１-Nまで伝播し
た後、図１６（ｆ），（ｇ）のタイミングｔ5 に示すよ
うに、Ｎ−Ｍ段からＮ段の間の段までしか伝播しなくな
った場合には、図１６（ｇ）に示すように、パルスＤ
（Ｎ）は“Ｈ”を維持し、パルスＤ（Ｎ−Ｍ）は“Ｌ”
になる。このため、図１６（ｈ），（ｉ）に示すよう
に、検出部８７の出力ＣＴＬ（Ｎ−Ｍ）は“Ｈ”とな
り，検出部８８の出力ＣＴＬ（Ｎ）は“Ｌ”になる。

【０１５３】ナンド回路８１に“Ｌ”が入力され、オア
回路８２“Ｈ”が入力されるので、各出力Ｎ1 ，Ｎ2
は、図１６（ｊ），（ｋ）のタイミングｔ5 に示すよう
に、いずれも“Ｈ”となる。フリップフロップ８６は、
２入力が“Ｈ”であるので、出力を変化させない。即
ち、このタイミングでは、検出信号Ｄctl として“Ｈ”
の出力が維持される。

【０１５４】これにより、この場合には、各回路は低周
波数帯域での動作が可能なように遅延時間の設定が維持
される。

【０１５５】更に、タイミングｔ6 〜ｔ7 の期間に示す
ように、Ｎ−Ｍ段にもパルスＳＴＡＲＴが伝播しなくな
ると、タイミングｔ0 〜ｔ2 の期間と同様の動作とな
る。即ち、タイミングｔ7 でクロックＣＬＫが立ち上が
ったときに、パルスＤ（Ｎ−Ｍ），Ｄ（Ｎ）は、“Ｈ”
を維持しているので、タイミングｔ7 でクロックＣＬＫ
が“Ｈ”になったとき、出力ＣＴＬ（Ｎ−Ｍ），ＣＴＬ
（Ｎ）はいずれも“Ｌ”になる。このため、タイミング
ｔ7 以降においては、ナンド回路８１の出力Ｎ1は
“Ｈ”となり、オア回路８２の出力Ｎ2 は“Ｌ”になる
ので、フリップフロップ８６からの検出信号Ｄctl は
“Ｌ”になる。即ち、各回路は、高周波帯域での動作が
可能なように遅延時間が設定される。

【０１５６】このように、本実施の形態においては、パ
ルスＳＴＡＲＴがＮ段まで伝播した後に、ジッタ等の影
響によってパルスが伝播する段数がＮ−Ｍ段とＮ段との
間で変化しても、パルスＳＴＡＲＴが１度Ｎ段まで伝播
していれば、各回路を低周波帯域での動作に適した遅延
時間に設定し続けるので、同期制御動作を安定させるこ
とができる。

【０１５７】図１７は本発明の他の実施の形態を示すブ
ロック図である。図１７において図１と同一の構成要素
には同一符号を付して説明を省略する。

【０１５８】本実施の形態は、レシーバ２、パルス生成
回路３、ディレイモニタ５、パルス幅復元回路８及びク
ロックデリバラ９に夫々代えてレシーバ１５２、パルス
生成回路１５３、ディレイモニタ１５５、パルス幅復元
回路１５８及びクロックデリバラ１５９を採用すると共
に、複数のパルス検出回路９０-1乃至９０-vを採用した
点が図１の実施の形態と異なる。

【０１５９】図１の実施の形態においては、レシーバ
２、パルス生成回路３、ディレイモニタ５、パルス幅復
元回路８及びクロックデリバラ９は、低周波用と高周波
用の２種類の遅延時間を設定であった。

【０１６０】本実施の形態は、レシーバ１５２、パルス
生成回路１５３、ディレイモニタ１５５、パルス幅復元
回路１５８及びクロックデリバラ１５９は、複数の遅延
時間に設定可能であって、複数の周波数帯域に適した設
定にすることができるようになっている。

【０１６１】本実施の形態は動作周波数帯域を細分化し
て制御することによって、より広い周波数帯域に対応可
能である。このために、前進パルス用遅延線６及び後退
パルス用遅延線７の複数の段においてパルスＳＴＡＲＴ
が伝播したか否かを検出するようになっている。図１７
では前進パルス用遅延線６及び後退パルス用遅延線７を
複数の段毎にブロック化し、ブロック単位でパルスＳＴ
ＡＲＴの伝播を検出するようになっている。

【０１６２】即ち、ｖ個のブロックから単位遅延素子の
出力パルスがパルス検出回路９０-1乃至９０-vに供給さ
れる。パルス検出回路９０-1乃至９０-vとしては、図
７、図１２及び図１５のいずれのパルス検出回路を用い
てもよいことは明らかである。図７及び図１２のパルス
検出回路を用いる場合には、各ブロックの所定の段の単
位遅延素子の出力パルスを用い、図１５のパルス検出回
路を用いる場合には、各ブロックの所定の２つの段の単
位遅延素子の出力パルスを用いる。

【０１６３】パルス検出回路９０-1乃至９０-vは、パル
スが伝播されたことを示す検出信号Ｄctl をレシーバ１
５２、パルス生成回路１５３、ディレイモニタ１５５、
パルス幅復元回路１５８及びクロックデリバラ１５９に
出力するようになっている。

【０１６４】図１８は図１７中のレシーバ１５２の具体
的な構成を示すブロック図である。図１８において図２
と同一の構成要素には同一符号を付して説明を省略す
る。

【０１６５】図１８は遅延回路１０２に代えて複数の遅
延回路２５１-1乃至２５１-vを採用すると共に、マルチ
プレクサ１０３に代えてマルチプレクサ２５２を用いた
点が図２と異なる。

【０１６６】レシーブ部１００の出力は複数の遅延回路
２５１-1乃至２５１-vに供給されると共にマルチプレク
サ２５２に供給される。遅延回路２５１-1乃至２５１-v
は入力されたクロックを相互に異なる所定の遅延量で遅
延させてマルチプレクサ２５２に出力する。マルチプレ
クサ２５２は、検出信号Ｄctl に基づいて、ｖ入力の１
つを選択して端子１０４にクロックＣＬＫとして出力す
るようになっている。遅延回路２５１-1乃至２５１-vの
遅延量は、夫々パルス検出回路９０-1乃至９０-vがパル
スの伝播を検出する段に対応した各周波数帯域に基づく
値となっている。従って、２５１-1，２５１-2，…の順
に遅延量が大きくなるようになっている。

【０１６７】マルチプレクサ２５２は、パルス検出回路
９０-1によってパルスが所定の段まで伝播していないこ
とが示された場合には、レシーブ部１００の出力を選択
する。また、マルチプレクサ２５２は、パルス検出回路
９０-1乃至９０-vによってパルスが所定の段まで伝播し
たことが検出された場合には、対応する遅延回路の出力
を選択して出力するようになっている。

【０１６８】図１９は図１７中のパルス生成回路１５３
の具体的な構成を示すブロック図である。図１９におい
て図３と同一の構成要素には同一符号を付して説明を省
略する。

【０１６９】図１９は遅延回路１１２，１１３に代えて
複数の遅延回路２６１-1乃至２６１-(v+1)を採用すると
共に、マルチプレクサ１１４に代えてマルチプレクサ２
６２を用いた点が図３と異なる。

【０１７０】入力端子１１１を介して入力されたクロッ
クＣＬＫは遅延回路２６１-1乃至２６１-(v+1)及びアン
ド回路１１６に供給される。遅延回路２６１-1乃至２６
１-(v+1)は、夫々入力されたクロックＣＬＫを各周波数
帯域に応じた遅延量で遅延させてマルチプレクサ２６２
に出力する。マルチプレクサ２６２は端子１１５を介し
て入力された検出信号Ｄctl に基づいて（ｖ＋１）入力
の１つを選択してアンド回路１１６に出力する。アンド
回路１１６は２入力のアンド演算を行って出力端子１１
７にパルスＡとして出力するようになっている。

【０１７１】従って、端子１１７には、クロックＣＬＫ
の立ち上がりから検出信号Ｄctl に基づく遅延時間後に
立ち上がり、クロックＣＬＫの立ち下がりで立ち下がる
パルスが現れることになる。

【０１７２】図２０は図１７中のディレイモニタ１５５
の具体的な構成を示すブロック図である。図２０におい
て図４と同一の構成要素には同一符号を付して説明を省
略する。

【０１７３】図２０は遅延回路１２２に代えて複数の遅
延回路２７１-1乃至２７１-vを採用すると共に、マルチ
プレクサ１２３に代えてマルチプレクサ２７２を用いた
点が図４と異なる。

【０１７４】ディレイ部１２０からのパルスＡはマルチ
プレクサ２７２及び遅延回路２７１-1乃至２７１-vに供
給される。遅延回路２７１-1乃至２７１-vは、夫々入力
されたパルスＡを各周波数帯域に応じた遅延量で遅延さ
せてマルチプレクサ２７２に出力する。マルチプレクサ
２７２は端子１２４を介して入力された検出信号Ｄctl
に基づいてｖ入力の１つを選択して端子１２５に出力す
る。従って、端子１２５には、検出信号Ｄctl に基づい
て、各周波数帯域に応じた遅延時間だけ遅延されたパル
スＳＴＡＲＴが現れる。

【０１７５】図２１は図１７中のパルス幅復元回路１５
８の具体的な構成を示すブロック図である。図２１にお
いて図５と同一の構成要素には同一符号を付して説明を
省略する。

【０１７６】図２１は遅延回路１３３，１３４に代えて
複数の遅延回路２６１-1乃至２６１-(v+1)を採用すると
共に、マルチプレクサ１３５に代えてマルチプレクサ２
８１を用いた点が図５と異なる。

【０１７７】入力端子１３１を介して入力されたパルス
ＯＵＴは遅延回路２６１-1乃至２６１-(v+1)及びオア回
路１３７に供給される。遅延回路２６１-1乃至２６１-
(v+1)は、夫々入力されたパルスＯＵＴを各周波数帯域
に応じた遅延量で遅延させてマルチプレクサ２８１に出
力する。マルチプレクサ２８１は端子１３６を介して入
力された検出信号Ｄctl に基づいて（ｖ＋１）入力の１
つを選択してオア回路１３７及びｎＭＯＳトランジスタ
１３８のゲートに出力する。

【０１７８】このように構成されたパルス幅復元回路１
５８においては、端子１３６に入力される検出信号Ｄct
l によって、マルチプレクサ２８１は、遅延回路２６１
-1乃至２６１-(v+1)のうちパルス生成回路１５３におい
て用いられた遅延量と同一の遅延量で動作する遅延回路
の出力を選択する。こうして、端子１３１２からはパル
スＯＵＴの立ち上がりで立ち上がり、パルス幅がクロッ
クＣＬＫのパルス幅と同一のパルスＣが得られる。

【０１７９】図２２は図１７中のクロックデリバラ１５
９の具体的な構成を示すブロック図である。図２２にお
いて図６と同一の構成要素には同一符号を付して説明を
省略する。

【０１８０】図２２は遅延回路１４２に代えて複数の遅
延回路２９１-1乃至２９１-vを採用すると共に、マルチ
プレクサ１４３に代えてマルチプレクサ２９２を用いた
点が図６と異なる。

【０１８１】出力バッファ１４０からのパルスＣはマル
チプレクサ２９２及び遅延回路２９１-1乃至２９１-vに
供給される。遅延回路２９１-1乃至２９１-vは、夫々入
力されたパルスＣを各周波数帯域に応じた遅延量で遅延
させてマルチプレクサ２９２に出力する。マルチプレク
サ２９２は端子１４４を介して入力された検出信号Ｄct
l に基づいてｖ入力の１つを選択して端子１４５に出力
する。従って、端子１４５には、検出信号Ｄctl に基づ
いて、各周波数帯域に応じた遅延時間だけ遅延された内
部クロックＩＮＴＣＬＫが現れる。

【０１８２】次に、このように構成された実施の形態の
動作について説明する。

【０１８３】いま、例えば、パルス検出回路９０-wが図
７に示すパルス検出回路１３と同一の構成であって、前
進パルス用遅延線６のｓ段目の単位遅延素子１１-sの出
力が５番目のパルス検出回路９０-5に供給されているも
のとする。

【０１８４】ここで、所定の周波数の外部クロックＥＸ
ＴＣＬＫが入力され、パルスＳＴＡＲＴがｓ段目まで伝
播し、パルス検出回路９０-6が接続されている単位遅延
素子の段までは伝播しないものとする。そうすると、パ
ルス検出回路９０-1乃至９０-5からの検出信号Ｄctl-1
乃至Ｄctl-5 は“Ｈ”となり、他の検出信号Ｄctl-6，
Ｄctl-7 ，…は“Ｌ”のままである。

【０１８５】これらの検出信号によって、レシーバ１５
２の遅延回路２５１-5、パルス生成回路１５３の遅延回
路２６１-6、ディレイモニタ１５５の遅延回路２７１-
5、パルス幅復元回路１５８の遅延回路２６１-6及びク
ロックデリバラ１５９の遅延回路２９１-5の出力が選択
される。なお、レシーバ１５２の遅延量とクロックデリ
バラ１５９の遅延量の和はディレイモニタ１５５の遅延
量に設定されている。

【０１８６】これらの遅延量は、前進パルス用遅延線６
のｓ段目までの段数に対応した動作周波数に適したもの
である。こうして、外部クロックＥＸＴＣＬＫの周波数
に適した設定にすることができる。

【０１８７】このように、本実施の形態においては、周
波数帯域を細分化しているので、動作周波数の制御を高
精度に行うことができ、対応可能な周波数帯域を図１の
実施の形態よりも一層広げることができる。

【０１８８】なお、上記各実施の形態においては、一部
の単位遅延素子１１にのみパルス検出回路が接続されて
おり、パルス検出回路が接続された単位遅延素子１１
は、駆動する負荷容量が他の単位遅延素子と異なり、遅
延時間が他の単位遅延素子の遅延時間と異なってしま
う。そこで、各単位遅延素子の出力にパルス検出回路と
同じ容量を有する容量を付加することで、全ての単位遅
延素子の遅延時間を同一にすることができる。

【０１８９】図２４を用いて従来の回路の動作を説明す
るときに、パルス生成回路１６３を構成するアンド回路
５３の遅延時間とパルス幅復元回路１６８の遅延時間
（オア２段分)を０として説明している。これらの遅延
時間と同じ遅延時間を持つ回路をディレイモニタに付加
するなどの方法でパルス生成回路１６３を構成するアン
ド回路５３の遅延時間とパルス幅復元回路１６８の遅延
時間が同期精度に与える影響をなくすことが出来る。こ
れは各実施の形態でも同様である。

【０１９０】また、図１，９，１４に示す実施の形態に
おいて、レシーバ２、パルス生成回路３、ディレイモニ
タ５、パルス幅復元回路８、クロックデリバラ９を構成
するマルチプレクサの遅延時間を０として説明してい
る。ディレイモニタ５のマルチプレクサの遅延時間がレ
シーバ２のマルチプレクサの遅延時間とクロックデリバ
ラ９のマルチプレクサの遅延時間の和になるように構成
したり、レシーバ１００、ディレイ部１２０、出力バッ
ファ１４０の遅延時間を、レシーバ１００、ディレイ部
１２０、出力バッファ１４０と各回路で用いられるマル
チプレクサの遅延時間の和がそれぞれΔtrec、Δtmon、
Δtdeliになるようにすることで、レシーバ２とディレ
イモニタ５とクロックデリバラ９がマルチプレクサの遅
延時間が同期精度に与える影響をなくすことができる。
パルス生成回路３とパルス幅復元回路８のマルチプレク
サの遅延時間を同じにするか、マルチプレクサの遅延時
間をみこんで遅延回路の遅延時間を決めることでパルス
生成回路３とパルス幅復元回路８のマルチプレクサが同
期精度に与える影響をなくすことができる。

【０１９１】図１７に示す実施の形態についても同様の
ことがいえる。

【０１９２】また、上記各実施の形態においては、高周
波帯域で動作しているときも低周波帯域で動作している
ときも、全ての回路は動作可能な状態であるので、スト
レス試験が行われる場合でも問題はない。

【０１９３】更に、上記各実施の形態においては、検出
信号によってパルス生成回路及びパルス幅復元回路の遅
延時間を制御すると共に、レシーバ、ディレイモニタ及
びクロックデリバラの遅延時間も制御する例を示した
が、パルス生成回路及びパルス幅復元回路のみの遅延時
間を制御してもよく、また、レシーバ、ディレイモニタ
及びクロックデリバラの遅延時間のみを制御するように
してもよい。

【０１９４】

【発明の効果】以上説明したように本発明によれば、回
路各部の遅延線の遅延量を切換え可能にすることによっ
て、動作周波数帯域を広げることができるという効果を
有する。

【図面の簡単な説明】

【図１】本発明に係るクロック同期遅延制御回路の一実
施の形態を示すブロック図。

【図２】図１中のレシーバ２の具体的な構成を示すブロ
ック図。

【図３】図１中のパルス生成回路３の具体的な構成を示
すブロック図。

【図４】図１中のディレイモニタ５の具体的な構成を示
すブロック図。

【図５】図１中のパルス幅復元回路８の具体的な構成を
示すブロック図。

【図６】図１中のクロックデリバラ９の具体的な構成を
示すブロック図。

【図７】図１中のパルス検出回路１３の具体的な構成を
示すブロック図。

【図８】図１の実施の形態の動作を説明するための動作
波形図。

【図９】本発明の他の実施の形態を示すブロック図。

【図１０】図９中の制御パルス生成回路６１０の具体的
な構成を示すブロック図。

【図１１】制御パルス生成回路の他の例を示すブロック
図。

【図１２】図９中のパルス検出回路６０の具体的な構成
を示すブロック図。

【図１３】図９の実施の形態の動作を説明するための動
作波形図。

【図１４】本発明の他の実施の形態を示すブロック図。

【図１５】図１４中のパルス検出回路８０の具体的な構
成を示すブロック図。

【図１６】図１４の実施の形態の動作を説明するための
動作波形図。

【図１７】本発明の他の実施の形態を示すブロック図。

【図１８】図１７中のレシーバ１５２の具体的な構成を
示すブロック図。

【図１９】図１７中のパルス生成回路１５３の具体的な
構成を示すブロック図。

【図２０】図１７中のディレイモニタ１５５の具体的な
構成を示すブロック図。

【図２１】図１７中のパルス幅復元回路１５８の具体的
な構成を示すブロック図。

【図２２】図１７中のクロックデリバラ１５９の具体的
な構成を示すブロック図。

【図２３】従来のクロック同期遅延制御回路を示すブロ
ック図。

【図２４】従来例の動作を説明するための動作波形図。

【図２５】図２３中のパルス生成回路１６３の具体的な
構成を示すブロック図。

【図２６】図２３中の前進パルス用遅延線６及び後退パ
ルス用遅延線７の具体的な構成を示すブロック図。

【図２７】図２３中のパルス幅復元回路１６８の具体的
な構成を示すブロック図。

【図２８】従来例の動作を説明するための動作波形図。

【図２９】従来例の問題点を説明するための動作波形
図。

【図３０】従来例の問題点を説明するための動作波形
図。

【図３１】図２５及び図２７中の遅延回路の具体的な構
成を示す回路図。

【符号の説明】

２…レシーバ、３…パルス生成回路、４…制御信号生成
回路、５…ディレイモニタ、６…前進パルス用遅延線、
７…後退パルス用遅延線、８…パルス幅復元回路、９…
クロックデリバラ、１１，１２…単位遅延素子、１３…
パルス検出回路

フロントページの続き (56)参考文献 特開 平11−112308（ＪＰ，Ａ) 特開 平11−225067（ＪＰ，Ａ) 特開 平６−164339（ＪＰ，Ａ) 特開 平８−237091（ＪＰ，Ａ) 特開 平11−31952（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/02 G06F 1/10 G11C 11/407 H03K 5/13

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 外部クロックを受信して出力する入力手
   段と、 前記外部クロックのパルス幅よりも狭幅のパルス信号で
   あって、前記入力手段からの外部クロックに対して第１
   の遅延時間だけ遅延した第１のパルス信号を生成するパ
   ルス生成手段と、 前記第１のパルス信号を第２の遅延時間だけ遅延させて
   前進用パルス信号を出力する遅延手段と、 縦続接続された複数段の単位遅延素子によって構成さ
   れ、初段から入力した前記前進用パルス信号を後段の単
   位遅延素子に伝播させる前進パルス用遅延線と、前記前進用パルス信号が所定の段まで伝播したかを検出
   する前記前進パルス用遅延線のパルス検出手段と、 縦続接続された複数段の単位遅延素子によって構成さ
   れ、前記単位遅延パルス検出手段の出力に基づいて、前
   記前進用パルス信号が前記前進パルス用遅延線を伝播し
   た段数に対応する段数分だけ、後進用パルス信号を単位
   遅延素子に伝播させて出力する後退パルス用遅延線と、 前記後退パルス用遅延線から出力されたパルス信号のエ
   ッジを前記第１の遅延時間だけ遅延させることにより前
   記入力手段からの外部クロックのパルス幅と同一のパル
   ス幅に復元して出力するパルス幅復元手段と、前記パルス幅復元手段の出力を前記第２の遅延時間から
   前記入力手段における遅延時間を引いた遅延時間だけ 遅
   延させて内部クロックとして出力する出力手段と、 前記第１の遅延時間と前記入力手段、前記遅延手段及び
   前記出力手段による遅延時間との少なくとも一方を前記
   パルス検出手段の検出結果に基づいて制御する遅延時間
   制御手段とを具備したことを特徴とするクロック同期遅
   延制御回路。
2. 【請求項２】 前記パルス検出手段は、前記前進パルス
   用遅延線の指定の段まで前記第１のパルス信号が伝播し
   たら前記遅延時間制御手段による遅延時間の制御を行わ
   せるための検出結果を出力することを特徴とする請求項
   １に記載のクロック同期遅延制御回路。
3. 【請求項３】 前記パルス検出手段は、第１の段まで前
   記第１のパルス信号が伝播したら前記遅延時間制御手段
   による遅延時間の制御によって低周波動作に対応させる
   ための検出結果を出力し、第２の段まで前記第１のパル
   ス信号が伝播しなくなったら前記遅延時間制御手段によ
   る遅延時間の制御によって高周波動作に対応させるため
   の検出結果を出力することを特徴とする請求項１に記載
   のクロック同期遅延制御回路。
4. 【請求項４】 前記パルス検出手段は、前記第１の段と
   第２の段とは相互に異なる段であることを特徴とする請
   求項３に記載のクロック同期遅延制御回路。
5. 【請求項５】 前記前進パルス用遅延線を構成する単位
   遅延素子の入力側からの各段は、前記後退パルス用遅延
   線を構成する単位遅延素子の出力側からの各段と順次接
   続されることを特徴とする請求項１乃至４のいずれか１
   つに記載のクロック同期遅延制御回路。