KR100300244B1 - 클럭공급회로및그것을이용한집적회로장치 - Google Patents

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Abstract

본 발명은 집적 회로내의 임의의 위치에 위상이 일치한 클록을 공급한다.
각각 다른 위치에 배치되는 복수의 피제어 회로(451∼454)에 클록을 공급하는 클록 공급 회로에 있어서, 복수의 피제어 회로를 따라 설치된 왕복 배선(41,42) 및 내부 클록 공급 배선(43)과, 그 왕복 배선의 왕로(往露) 배선(41)에 제1 클록을 출력하고, 내부 클록 공급 배선(43)에 제1 클록보다도 주기가 짧은 제2 클록을 출력하는 메인 클록 구동 회로(40)와, 피제어 회로의 부근에 각각 배치되어, 왕로 배선을 통해 전파된 포워드 클록 FCLK과 복로 배선을 통해 전파된 백 클록 BCLK가 부여되고, 또, 내부 클록 공급 배선을 통해 전파된 제2 클록 ICLK가 부여되며, 포워드 클록과 백 클록의 중간 위상에 제2 클록의 위상을 맞추어, 각각 대응하는 피제어 회로에 로컬 클록 LCLK로서 그 위상을 맞춘 클록을 공급하는 복수의 로컬 클록 구동 회로(441∼444)를 갖는 것을 특징으로 한다.

Description

클럭 제공 회로 및 그것을 이용한 집적 회로 장치{CLOCK SUPPLYING CIRCUIT AND INTEGRATED CIRCUIT DEVICE USING IT}
본 발명은 클럭 제공 회로에 관한 것으로써, 특히 외부 클럭에 동기하여 동작하는 동기 DRAM 등의 집적 회로 장치의 내부의 클럭 제공 회로에 관한 것이다.
근래에 고속 동작의 필요성에 따라 시스템측에서 제공되는 클럭에 동기시켜, 내부 회로가 동작하는 집적 회로 장치가 있다. 예컨데, 이러한 집적 회로 장치에는 동기 DRAM이나 램버스 DRAM 등이 있다. 이들 집적 회로 장치에서는 통상, 외부로부터 제공되는 외부 클럭을 기초로 하여 내부에서 외부 클럭에 동기한 내부 클럭이 발생된다. 그리고, 그 내부 클럭을 이용하여 내부 회로의 동작을 제어하여 고속 동작을 가능하게 한다. 그 경우, 집적 회로내에서는 클럭 신호 전파시 일정한 지연이 수반되기 때문에, 그 지연 시간을 예상하여 외부 클럭과 위상이 일치하는 내부 클럭을 발생하며, 내부의 회로 동작을 시스템측의 타이밍에 정합시킨다.
도 13은 동기 DRAM의 개략적인 구성도이다. 이 메모리(10)내에는 외부로부터의 어드레스 신호를 래치하는 어드레스 버퍼(12), 그 어드레스 신호를 디코딩하는 디코더(14), 디코더 출력에 따라서 워드선을 구동하는 구동 회로(16), 메모리 셀 영역(18), 센스 앰프(20), 비트 선택 회로(22) 및 복수의 출력 버퍼(24∼27) 등을 갖는다.
이 예에서 출력 버퍼(24∼27)에는 내부 클럭(ICLK)이 제공되고, 그 타이밍으로 데이타를 출력한다. 그리고, 그 출력 타이밍이 시스템측에서 제공되는 외부 클럭(ECLK)의 타이밍과 정합하도록 메모리의 내부에 DLL(Delayed Lock Loop) 회로(30)가 설치된다. 이 DLL 회로(30)는 외부 클럭(ECLK)을 입력하여, 내부 클럭 신호가 전파하는 배선(32)의 저항 R1이나 용량 C에 의한 전파 지연 시간을 예상한 내부 클럭 (ICLK)을 발생한다. 그 결과, 출력 버퍼(24∼27)에는 외부 클럭(ECLK)과 위상이 일치하는 내부 클럭(ICLK)이 제공된다.
그러나, 도 13에 도시된 바와 같이, 복수의 출력 버퍼(24∼27)에 내부 클럭 (ICLK)을 제공하여 같은 타이밍으로 동작시키려고 하여도, 출력 버퍼가 배치되는 위치에 따라서 배선(32)의 저항(R2, R3, R4)이 존재하며, 각각의 출력 버퍼에 제공되는 내부 클럭(ICLK1∼ICLK4)은 다른 위상을 갖는다. 특히, 많은 수의 출력 버퍼가 일렬로 설치되는 경우, 내부 클럭을 제공하는 배선(32)이 길어지고, DLL 회로(30)측에 가장 가까운 출력 버퍼와 가장 먼 출력 버퍼에서는 제공되는 내부 클럭(ICLK)의 위상이 크게 어긋난다. 이 같은 내부 클럭의 스큐는 모든 출력 버퍼를 외부 클럭(ECLK)에 동기시켜 데이타를 출력하는 것을 불가능하게 한다.
동일하게, 예컨대, 어드레스 버퍼 회로(12)도 어드레스 신호의 개수 만큼 설치된다. 그리고, 외부 클럭의 타이밍으로 일제히 어드레스 신호를 받아서 래치시키고자 하는 경우도, 각각의 어드레스 버퍼 회로에 제공되는 내부 클럭의 위상이 어긋나게 된다. 동일한 내부 클럭의 스큐의 문제점은 메모리 이외의 논리 회로나 마이크로 프로세서 등, 집적 회로 내부의 임의의 위치에서 동기를 취하는 경우에도 존재한다.
이 내부 클럭의 스큐를 없애는 방법으로서, 클럭 구동 회로로부터의 배선을 트리 구조, 내부 클럭이 제공되는 각각의 위치에서의 타이밍을 맞추거나, 클럭을 제공하는 배선의 길이를 모두 동일하게 하는 등이 있다. 그러나, 모두 쓸데없이 배선을 필요로 하기 때문에 공간 효율을 낮추는 요인이 된다.
그래서, 본 발명의 목적은 상기 문제점을 해결하고, 집적 회로 내부의 임의의 위치에서의 내부 클럭의 스큐를 없앨 수 있는 클럭 제공 회로를 제공하는데 있다.
또한, 본 발명의 다른 목적은 집적 회로 내부의 임의의 위치에 배치된 내부 회로를 내부 클럭에 의해 동기하여 동작시키는 경우, 내부 회로가 배치된 위치의 차이에 의해 발생하는 내부 클럭의 스큐를 없앨 수 있는 클럭 제공 회로 및 그것을 이용한 집적 회로 장치를 제공하는데 있다.
또, 본 발명의 다른 목적은 복수의 내부 회로의 배치에 의존하지 않고, 같은 타이밍으로 그들 복수의 내부 회로에 내부 클럭을 제공할 수 있는 클럭 제공 회로를 제공하는데 있다.
도 1은 본 발명의 제1 실시예의 클럭 제공 회로도.
도 2(a)∼(d)는 도 1의 로컬 클럭의 타이밍을 설명하는 설명도.
도 3은 본 발명의 제2 실시예의 클럭 제공 회로도.
도 4(a) 및 (b)는 포워드 클럭(FCLK)과 백 클럭(BCLK)의 주기에 대한 설명도.
도 5는 로컬 클럭 구동 회로의 구성예를 나타내는 도.
도 6은 로컬 클럭 구동 회로의 지연 회로(70,71,72)의 회로도.
도 7은 로컬 클럭 구동 회로의 시프트 레지스터(60)의 회로도.
도 8은 로컬 클럭 구동 회로의 위상 비교 회로(50)의 상세 회로도.
도 9는 위상 비교 회로의 동작을 나타내는 타이밍 차트도.
도 10은 클럭 제공 회로를 이용한 동기 DRAM의 일례를 나타내는 도.
도 11은 메인 클럭 구동 회로의 구성예를 나타내는 도.
도 12는 메인 클럭 구동 회로의 별도의 구성예를 나타내는 도.
도 13은 동기 DRAM의 개략 구성도.
도 14는 제3 실시예의 전체 구성도.
도 15는 도 14의 상세 회로도.
도 16은 도 15의 위상 비교 회로(869)와 가변 지연 회로(828)의 동작에 대한설명도.
도 17은 도 15의 위상 비교 회로(869)와 가변 지연 회로(828)의 동작을 설명하기 위한 타이밍 차트도.
도 18은 메인 DLL 동작의 타이밍 차트도.
도 19는 분주기(840) 회로도의 일례를 나타내는 도.
도 20은 더미 지연 회로(866)의 구체적인 회로도.
도 21은 더미 지연 회로(866)의 타이밍 차트도.
도 22는 제4 실시 형태 예를 나타내는 도.
도 23은 제5 실시 형태 예를 나타내는 도.
도 24는 제6 실시 형태 예를 나타내는 도.
<도면의 주요 부분에 대한 부호의 설명>
12 : 어드레스 버퍼 회로
14 : 디코더
18 : 메모리 셀 영역
20 : 센스 앰프
22 : 선택 회로
24 : 출력 버퍼
상기의 목적을 달성하기 위해서, 본 발명은 각각 다른 위치에 배치되는 복수의 피제어 회로에 클럭을 제공하는 클럭 제공 회로에 있어서,
상기 복수의 피제어 회로를 따라서 설치된 왕복 배선과,
상기 복수의 피제어 회로를 따라서 설치된 내부 클럭 제공 배선과,
상기 왕복 배선의 왕로(往路) 배선에 제1 클럭을 출력하고, 상기 내부 클럭 제공 배선에 상기 제1 클럭보다 주기가 짧은 제2 클럭을 출력하는 메인 클럭 구동 회로와,
상기 피제어 회로의 부근에 각각 배치되어, 상기 제1 클럭이 상기 왕복 배선의 왕로 배선을 통해 전파된 포워드 클럭과 상기 왕복 배선의 귀로 배선을 통해 전파된 백 클럭이 제공되고, 다시, 상기 내부 클럭 제공 배선을 통해 전파된 제2 클럭이 제공되며, 상기 포워드 클럭과 백 클럭의 중간 위상에 일치하도록 상기 제공된 제2 클럭의 위상을 지연시켜, 상기 제2 클럭의 지연 클럭을 로컬 클럭으로서 각각 대응하는 피제어 회로에 제공하는 복수의 로컬 클럭 구동 회로를 갖는 것을 특징으로 한다.
상기와 같은 구성으로 함으로써, 위상 비교용 포워드 클럭과 백 클럭의 중간 위상을 갖는 로컬 클럭이 발생되므로 로컬 클럭 구동 회로의 위치에 관계 없이 그들이 발생하는 복수의 로컬 클럭의 위상을 일치시킬 수 있다. 따라서, 집적 회로 장치내의 다른 위치에 배치된 복수의 피제어 회로에 대하여 위상이 일치된 클럭을 제공할 수 있다.
또, 본 발명은 제1 및 제2 왕복 배선을 가지며, 각각의 왕복 배선을 따라서 제1 피제어 회로군과 제2 피제어 회로군 및 그것에 로컬 클럭을 제공하는 제1 및 제2 로컬 클럭 구동 회로가 설치되고, 메인 클럭 구동 회로가 제1 및 제2 왕복 배선의 왕로 배선에 제1 클럭을 출력한다.
또, 본 발명은 제2 왕복 배선에 왕복 배선 지연 회로를 설치한다. 그 왕복 배선 지연 회로의 지연 시간을 상기 제1 및 제2 왕복 배선의 귀로를 통해 전파된 2개의 백 클럭의 위상이 일치하도록 제어한다.
상기 구성에 의해, 메인 클럭 구동 회로의 양측에 제1과 제2 피제어 회로군이 배치되어도, 각각을 따라 제1 및 제2 왕복 배선을 배치하고, 제1 및 제2 왕복 배선의 전파 시간을 동일하게 할 수 있다. 그 결과, 제1 및 제2 피제어 회로군에 설치된 제1 및 제2 로컬 클럭 구동 회로는 같은 타이밍을 갖는 로컬 클럭을 발생할 수 있다. 따라서, 메인 클럭 구동 회로와 로컬 클럭 구동 회로의 배치의 융통성(flexibility)을 높일 수 있다.
이하, 본 발명의 실시예를 도면을 참조로 설명한다. 그러나, 이러한 실시예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 본 발명의 제1 실시예의 클럭 제공 회로의 도면이다. 본 실시예에서는 메인 클럭 구동 회로(40)와, 집적 회로내의 피제어 회로(451∼454) 부근에 설치된 로컬의 클럭 구동 회로(441∼444)를 갖는다. 그리고, 로컬 클럭 구동 회로(441∼444)를 따라서 포워드 배선(41)과 백 배선(42)이 배치된다. 포워드 배선(41)에는 메인 클럭 구동 회로(40)로부터 클럭이 제공되고, 그 클럭은 포워드 배선(41)의 선단에서 반복하여 백 배선(42)을 통해 전파한다. 여기서, 포워드 배선(41)상의 클럭을 포워드 클럭(FCLK)으로, 백 배선(42)상의 클럭을 백 클럭(BCLK)으로 각각 칭한다.
각 로컬 클럭 구동 회로(441∼444)에는 그들 회로 부근의 위치로부터 포워드클럭(FCLK)과 백 클럭(BCLK)이 제공되고, 각각의 로컬 클럭 구동 회로에서, 포워드 클럭(FCLK)과 백 클럭(BCLK)의 중간 타이밍으로 로컬 클럭(LCLK1∼LCLK4)이 발생된다. 즉, 로컬 클럭의 위상은 모두 포워드 배선(41)의 선단부(410)에서의 포워드 클럭(FCLK)의 위상에 맞추어진다.
도 2의 (a)∼(d)는 도 1의 로컬 클럭의 타이밍을 설명하는 도면이다. 도 2의 (a)∼(d)는 로컬 클럭 구동 회로(441∼444)에서의 포워드 클럭(FCLK)과 백 클럭 (BCLK)의 타이밍과 로컬 클럭(LCLK)의 타이밍을 각각 도 2의 (a)∼(d)에 나타낸다.
도 1에서도 도시된 바와 같이, 로컬 클럭 구동 회로(441)에는 메인 클럭 구동 회로(40)에 의해 발생된 포워드 클럭(FCLK)이 시각 t1의 타이밍으로 입력된다. 또한, 백 클럭(BCLK)이 시각 2td-tl의 타이밍으로 입력된다. 여기서, td는 클럭이 포워드 배선(41)을 통해 전파하는데 필요한 시간이다. 따라서, 도 2의 (a)∼(d)에는 클럭이 시각 0에서 포워드 배선(41)과 백 배선(42)을 통해 전파하는 시각 2td까지가 표시되어 있다.
로컬 클럭 구동 회로(441)에서는 시각 t1에 입력하는 포워드 클럭(FCLK)과 시각 2td-tl에 입력하는 백 클럭(BCLK)의 중간 타이밍인,
{tl+(2td-tl)}/2=td
의 타이밍의 로컬 클럭을 발생한다.
동일하게, 도 2(b)에 도시된 바와 같이, 로컬 클럭 구동 회로(442)에서는 시각(t2)에 입력하는 포워드 클럭(FCLK)과 시각 2td-t2에 입력하는 백 클럭(BCLK)의 중간 타이밍인,
{t2+(2td-t2)}/2=td
의 타이밍의 로컬 클럭을 발생한다.
또, 도 2(c), 도 2(d)에 도시된 바와 같이, 로컬 클럭 구동 회로(443,444)로 발생되는 로컬 클럭의 타이밍은, 각각,
{t3+(2td-t3)}/2=td
{t4+(2td-t4)}/2=td
가 된다.
따라서, 모든 로컬 클럭(ICLK1∼ICLK4)의 타이밍은 그 위치에 의존하지 않는 td의 시각이 된다. 이 예에서는 메인 클럭 구동 회로(40)로부터 로컬 클럭 구동 회로를 따라서 포워드 배선(41)과 백 배선(42)을 배치할 뿐이며, 배선 효율을 저하시키는 레이아웃으로는 되지 않는다. 그리고, 로컬 클럭 구동 회로에 포워드 클럭 (FCLK)과 백 클럭(BCLK)의 중간 타이밍 클럭을 발생하는 기능을 갖게 함으로써, 로컬클럭 구동 회로가 어느 쪽의 위치에 배치되어도, 같은 타이밍(시각 td)의 로컬 클럭이 발생된다. 따라서, 설계의 자유도를 비약적으로 크게 할 수 있다.
도 1의 예에서는 각각의 로컬 클럭(LCLK1∼LCLK4)은 피제어 회로(451∼454)에 제공되고, 피제어 회로는 같은 타이밍으로 동작한다. 도 13에 도시된 출력 버퍼의 예에 대응시키면, 메인 클럭 구동 회로(40)가 외부 클럭(ECLK)이 제공되는 DLL 회로(30)에 대응하고, 피제어 회로가 출력 버퍼에 각각 대응한다. 또한, DLL 회로(30)에 대응하는 메인 클럭 구동 회로(40)는 각 피제어 회로의 동작 타이밍과 포워드 클럭(FCLK)이 포워드 배선(41)의 선단(410)에 도달하는 타이밍(시각 td)이 일치하도록 클럭을 발생한다.
도 3은 본 발명의 제2 실시예의 클럭 제공 회로의 도면이다. 이 예에서는 도 1의 포워드 클럭(FCLK)과 백 클럭(BCLK)에 제공하여, 내부 클럭(ICLK)이 메인 클럭 구동 회로(40)로 발생된다. 그 때문에, 내부 클럭용 배선(43)이 추가된다. 이 예로서는, 내부 클럭(ICLK)은 외부 클럭(ECLK)과 같은 주기를 갖는 반면에, 포워드 클럭(FCLK)과 백 클럭(BCLK)은 내부 클럭(ICLK)보다 긴 주기를 갖는다. 그리고, 바람직하게는, 포워드 클럭과 백 클럭의 주기가 포워드 배선(41)과 백 배선(42)을 통해 전파하는 시간 2td 이상으로 설정된다. 또는, 포워드 클럭과 백 클럭의 H 레벨 또는 L 레벨의 기간이 포워드 배선(41)과 백 배선(42)을 통해 전파하는 시간 2td 이상으로 설정된다. 그렇게 함으로써, 로컬 클럭 구동 회로(441∼444)에 의한 로컬클럭( LCLK)의 타이밍의 발생을 용이하게 행할 수 있다.
도 4(a) 및 (b)는 상기 포워드 클럭(FCLK)과 백 클럭(BCLK)의 주기에 대해서 설명하는 도면이다. 도 4(a)에는 포워드 클럭과 백 클럭이 내부 클럭(ICLK)과 거의 같은 주기를 갖는 경우의 타이밍 차트를 나타낸다. 내부 클럭(ICLK)은 통상 고속 동작을 위해 외부 클럭과 같은 짧은 주기를 갖는다. 예컨대, 도 4(a)의 예에서는 그 주기는 4nsec이다. 그 경우, 배선(41,42)에 의한 지연 시간이 그 주기 4nsec를 초과한다고 하면, 양 클럭(FCLK및 BCLK)이 제공되는 로컬 클럭 구동 회로에서는 포워드 클럭(FCLK)에 대하여 백 클럭(BCLK)이 도 4(a)중에 나타내는 a의 지연을 갖는지, b의 지연을 갖는지, 혹은 c 또는 d의 지연을 갖는지를 판별하는 것이 곤란해진다.
그래서, 도 3의 클럭 제공 회로에서는 포워드 클럭(FCLK)과 백 클럭(BCLK)의 주기는 내부 클럭(ICLK)보다 길게 설정된다. 그리고, 내부 클럭(ICLK)은 외부 클럭 (ECLK)와 같은 짧은 주기를 가지며, 고속 동작을 가능하게 한다. 도 4(b)에서는 포워드 클럭(FCLK)과 백 클럭(BCLK)의 주기는 32nsec로 길게 설정된다. 따라서, 도 4(a)의 b에 도시된 바와 같이, 백 클럭(BCLK)이 포워드 클럭(FCLK)보다 5nsec 지연하여도, 32nsec내에서의 지연이기 때문에, 로컬 클럭 구동 회로는 용이하게 양쪽의 지연 시간의 차이를 검출할 수 있다. 이 포워드 클럭과 백 클럭은 외부 클럭(ECLK)을 분주하여 발생할 수도 있고, 외부 클럭과는 무관하게 발진 회로로 발생할 수도 있다.
도 ll은 메인 클럭 구동 회로(40)의 구성예를 나타내는 도면이다. 이 예에서는 외부 클럭(ECLK)으로부터 상기 위상의 내부 클럭(ICLK)을 발생하는 DLL 회로(402)및 외부 클럭(ECLK)과 무관하게 포워드 클럭(FCLK)을 발생하는 발진 회로(401)를 갖는다.
도 12는 메인 클럭 구동 회로(40)의 별도의 구성예를 나타내는 도면이다. 이 예에서는 외부 클럭(ECLK)으로부터 상기 위상의 내부 클럭(ICLK)을 발생하는 DLL 회로(402) 및 외부 클럭(ECLK)을 분주하여 포워드 클럭(FCLK)을 발생하는 분주 회로(403)를 갖는다.
또, 포워드 클럭과 백 클럭의 주기를 클럭의 배선(41,42)의 지연 시간 2td보다 길게 함으로써, 양클럭의 위상차를 항상 클럭의 1주기보다도 짧게 할 수 있다. 따라서, 양클럭의 지연 시간의 차를 보다 명확하게 검출할 수 있다.
또, 후술하는 로컬 클럭 구동 회로에서는 포워드 클럭과 백 클럭의 H 레벨의 길이가 클럭의 배선(41,42)의 지연 시간 2td보다 길게 설정된다. 그 결과, 양클럭의 H 레벨이 겹치는 타이밍으로 양클럭의 지연 시간을 샘플링할 수 있게 된다. 따라서, 양클럭의 L 레벨의 길이가 2td보다 길게 설정되는 경우에도 동일한 효과가 기대된다.
도 5는 도 3의 제2 실시예의 로컬 클럭 구동 회로의 구성예를 나타내는 도면이다. 도 5의 예에서 메인 클럭 구동 회로(40)는 외부 클럭(ECLK)이 제공되고, 배선의 선단(410)에 클럭이 도달하는 타이밍과 외부 클럭(ECLK)이 동기하도록 내부 클럭(ICLK)을 발생한다.
로컬 클럭 구동 회로(441)는 위상 비교 회로(50), 시프트 레지스터(60) 및 지연 회로(70,71,72)를 갖는다. 제1 지연 회로(70)에는 내부 클럭(ICLK)이 제공되고, 소정 시간 지연한 로컬 클럭(LCLK)이 출력된다. 또한, 제2와 제3 지연 회로(71,72)에는 포워드 클럭(FCLK)이 제공되고, 제1 지연 회로의 지연 시간의 2배의 지연 시간을 갖는 클럭(FDCLK)이 출력된다. 위상 비교 회로(50)는 그 클럭(FDCLK)과 백 클럭(BCLK)의 위상을 비교한다. 그 위상 비교 결과는 시프트 레지스터(60)에 제공되고, 시프트 레지스터(60)는 3개의 지연 회로(70,71,72)의 지연 시간을 제어한다.
로컬 클럭 구동 회로(441)가 도 3중 좌단의 구동 회로(441)로 하면, 제1∼제3 지연 회로의 지연 시간은 모두 (td-t1)로 제어된다. 그렇게 함으로써, 로컬 클럭 (LCLK)는 내부 클럭(ICLK)을 (td-tl) 지연시킨 클럭이 된다. 내부 클럭(ICLK)은 이미 tl의 지연을 갖기 때문에, 로컬 클럭(LCLK)은 메인 DLL(402)의 출력단으로부터 td의 지연을 갖는다. 이것은 단부(410)에 도달하는 타이밍이다. 또, 클럭(FDCLK)은 포워드 클럭(FCLK)을 2(td-tl) 지연시킨 클럭이 된다. 이 지연을 갖는 클럭(FDCLK)은 도 2의 (a)∼(d)에서 설명한 바와 같이, 백 클럭(BCLK)과 위상 동기한 클럭이다.
따라서, 위상 비교 회로(50)는 포워드 클럭(FCLK)을 2(td-tl) 지연시킨 클럭 (FDCLK)과 백 클럭(BCLK)중 어느 쪽 위상이 진행하고 있는지, 또는 위상이 일치하고 있는지를 검출한다. 그 검출 신호 A∼D에 의해 시프트 레지스터(60)의 제어치가 제어되고, 그 제어치에 의해 지연 회로(70∼72)의 지연 시간이 제어된다. 그리고, 전체로 클럭(FDCLK)과 백 클럭(BCLK)의 위상이 일치하도록 제어된다. 위상 비교 회로(50)의 출력 A∼D는 클럭(FDCLK)과 백 클럭(BCLK)의 위상차에 따라서 출력되는 위상 비교 결과를 나타내는 검출 신호이다. 예컨대, 신호 A, B는 백 클럭(BCLK)에 대하여 클럭(FDCLK)의 위상이 지연되고 있는 검출하는 신호로서, 이 신호 A, B에 의해 시프트 레지스터의 제어치는 지연 회로의 지연 시간을 짧게 하는 값으로 제어되며, 그 결과 클럭(FDCLK)및 로컬 클럭(LCLK)의 위상이 빨라진다. 반대로, 신호 C, D는 백 클럭(BCLK)에 대하여 클럭(FDCLK)의 위상이 진행하고 있는 것을 검출하는 신호로서, 이 신호 C, D에 의해 시프트 레지스터의 제어치는 지연 회로의 지연 시간을 길게 하는 값으로 제어되고, 그 결과 클럭(FDCLK) 및 로컬 클럭(LCLK)의 위상이 지연된다. 또, 위상이 일치하고 있을 때에는 검출 신호 A∼D는 모두 L 레벨이 된다. 이상과 같이, 로컬 클럭(LCLK)은 항상 포워드 클럭(FCLK)과 백 클럭(BCLK)의 중간 위상을 갖는다.
또한, 도 1에 도시된 클럭 제공 회로의 경우는 내부 클럭(ICLK)과 포워드 클럭(FcCLK)이 같은 클럭이 된다. 따라서, 그 경우는, 로컬 클럭 구동 회로(441)는 도 5의 예에서 제1 지연 회로(70)가 생략되고, 제2 지연 회로(71)의 출력이 로컬 클럭(LCLK)로서 이용된다.
도 6은 로컬 클럭 구동 회로의 지연 회로(70,71,72)의 일례를 나타내는 회로도이다. 지연 회로(70,71,72)는 같은 회로 구성을 갖는다. 제어 신호 p1∼p(n)에 의해 그 지연 시간이 선택된다. 이 지연 회로는 입력 단자 IN에 인가되는 클럭을 소정 시간 지연시켜 출력 단자 OUT으로 출력한다. 이 예에서는 n단의 지연 회로가 되고, 1단은 NAND(7ll,712) 및 인버터(713)로 구성되며, 2단은 NAND(721,722) 및 인버터(723)로 구성되고, 이하 동일하게 하여, n단은 NAND(761,762,763)로 구성된다.
제어 신호 p1∼p(n)은 어느 하나가 H 레벨이 되고, 다른 것은 모두 L 레벨이 된다. 그리고, H 레벨이 된 제어 신호 p에 의해 대응하는 NAND(711,721,…761)가 열려, 입력 IN에 인가되는 클럭을 통과시킨다. 다른 L 레벨의 제어 신호 p에 의해 대응하는 다른 NAND(7ll,721,…761)가 폐쇄된다. 도시된 바와 같이, 제어 신호 pl이 H 레벨일 때에는 NAND(7ll)가 열리고, 입력 단자 IN으로부터, 인버터(701), NAND(7ll,712) 및 인버터(713)를 경유하여 출력 단자 OUT까지의 지연 경로가 형성된다. 따라서, 게이트 4단의 지연을 갖는다.
제어 신호 p2가 H 레벨일 때에는 NAND(721)가 열린다. 게이트(762)의 입력은모두 H 레벨이기 때문에, 인버터(763)의 출력은 H 레벨, 동일하게 인버터(753,743…)의 출력도 H 레벨이다. 따라서, NAND(722)도 열려진 상태이다. 그 결과, 입력 단자 IN에서 인버터(701) 및 게이트(721∼723,712,713)를 경유하여 출력 단자 OUT까지의 지연 경로가 형성된다. 따라서, 게이트 6단의 지연을 갖는다.
이하, 도 6에 도시된 바와 같이, H 레벨의 제어 신호(p)가 왼쪽으로 이동할 때에, 지연 경로의 게이트수가 2게이트씩 증가한다. 제어 신호 p(n)이 H 레벨일 때에는 2+2n단의 게이트수의 지연 경로가 된다.
도 7은 시프트 레지스터(60)의 회로도이다. 이 도면에는 시프트 레지스터의 일부분이 도시되고, 설명의 편의상, 지연 회로의 제어 신호 pl∼p6이 도시되어 있다. 이 시프트 레지스터(60)에는 위상 비교 회로(50)로부터의 검출 신호 A∼D가 제공되고, 신호 A, B에 의해 H 레벨의 제어 신호 p가 우측으로 시프트되며, 신호 C, D에 의해 H 레벨의 제어 신호 p가 좌측으로 시프트된다.
시프트 레지스터(60)의 각 단은 예컨대 1단에는 NAND 게이트(612)와 인버터(613)로 이루어지는 래치 회로를 각각 갖는다. 또한, 검출 신호 A∼D에 의해 래치 회로(612,613)의 상태를 강제적으로 반전시키는 트랜지스터(614,615)를 갖는다. 트랜지스터(616,617)는 반전의 대상 이외의 경우에 트랜지스터(614,615)에 의해서는 래치 회로가 반전되지 않도록 하기 위해 설치된다. 2단∼6단의 회로도 동일한 구성이다. 이들 트랜지스터는 모두 N 채널형이다.
이 경우 4단의 출력 p4가 H 레벨의 상태라고 한다. 다른 출력은 모두 L 레벨의 상태에 있다. 각 단의 래치 회로의 상태는 도 7에 H, L로 도시된 바와 같다.즉, 1단에서 3단까지 래치 회로는 NAND 출력이 H 레벨이고 인버터 출력이 L 레벨인데 대하여, 4단에서 6단의 래치 회로는 NAND 출력이 L 레벨이고 인버터 출력이 H 레벨이다. 따라서, 접지에 접속되어 있는 트랜지스터는 617, 627, 637, 647, 646, 656, 666이 각각 도통 상태에 있다. 즉, 래치 상태 경계의 양쪽에 있는 4단 회로의 트랜지스터(647)와 3단 트랜지스터(636)가 도통 상태에 있고, 검출 신호 B 또는 C에 의해 그 래치 상태가 반전가능한 상태로 되어 있다.
그래서, 비록 검출 신호 C에 H 레벨이 제공되면, 트랜지스터(645)가 도통하여, 인버터(643)의 출력이 강제적으로 H 레벨에서 L 레벨로 구동된다. 그 때문에, NAND 게이트(642)의 출력도 L 레벨에서 H 레벨로 전환되어 그 상태가 래치된다. NAND 게이트(642)의 출력이 H 레벨이 됨으로써, NOR 게이트(641)의 출력 p4는 L 레벨이 되고, 대신해서 인버터(643) 출력의 L 레벨로의 변화에 의해 NOR 게이트(651)의 출력 p5가 H 레벨로 전환된다.
그 결과, H 레벨의 제어 신호는 p4에서 p5로 시프트한다. 도 6에서 설명한 바와 같이, H 레벨의 제어 신호 p가 좌측으로 시프트함으로써, 지연 회로의 지연 경로가 길어져서 지연 시간은 길어지도록 제어된다.
한편, 비록 검출 신호 B에 H 레벨이 제공되면, 상기와 동일한 동작에 의해, 3단 래치 회로의 NAND 게이트(632)의 출력이 L 레벨로 강제적으로 전환되고, 인버터(633)의 출력은 H 레벨로 전환된다. 그 결과, 출력 p3이 H 레벨이 된다. 이것에 의해 지연 회로의 지연 경로가 짧아져서 지연 시간은 짧아지도록 제어된다.
또, 출력 p5 또는 p3이 H 레벨이 되면, 이번에는 검출 신호 A 또는 D에 의해H 레벨의 출력이 각각 우측 또는 좌측으로 시프트 제어된다. 즉, 검출 신호 A, B는 H 레벨의 출력을 우측으로 시프트 제어하고, 검출 신호 C, D는 H 레벨의 출력을 좌측으로 시프트 제어한다. 또, 검출 신호 A, D는 출력 p1, p3, p5가 H 레벨 상태일 때로 시프트 제어하고, 검출 신호 B, C는 출력 p2, p4, P6이 H 레벨일 때로 시프트 제어한다.
도 8은 위상 비교 회로(50)의 상세 회로도이다. 이 위상 비교 회로(50)에는 클럭(FDCLK)이 제공되는 입력 단자 In과 백 클럭(BCLK)이 제공되는 기준 클럭 단자(RefCLK)의 양쪽 클럭의 위상 관계를 검출하는 위상 검출부(51)를 갖는다. 이 위상 검출부(51)는 래치 회로를 2개 가지며, 백 클럭(BCLK)에 대하여 클럭(FDCLK)의 위상이, (1) 일정 시간 이상 진행하고 있는 경우, (2) 일정 시간 이내 정도의 위상차의 관계에 있는 경우 및 (3) 일정시간 이상 지연되어 있는 경우를 검출한다. 검출 출력n1∼n4의 조합에 의해 상기 3개의 상태가 검출된다.
샘플링 펄스 발생부(52)는 2개의 클럭(BCLK및 FDCLK)이 모두 H 레벨이 될 때에 샘플링 신호를 노드 n9에 출력한다. 샘플링 래치 회로부(53)는 샘플링 신호 n9에 의해, 검출 출력 n1∼n4를 샘플링 게이트(508∼511)에 의해 샘플링하고, NAND (512,513,514,515)로 이루어지는 래치 회로로 래치한다. 따라서, 샘플링시의 검출 출력 n1∼n4가 노드 n5∼n8에 각각 래치된다.
1/2 분주 회로(54)는 양클럭(FDCLK, BCLK)이 모두 H 레벨이 될 때를 NAND 게이트(520)로 검출하고, 그 검출 펄스 n10을 1/2 분주하여, 역상의 펄스 신호(n11 및n12)를 발생한다. 디코드부(55)는 샘플링 래치된 노드 n5∼n8의 신호를 디코딩하여, 클럭(FDCLK)이 기준 클럭의 BCLK보다 진행하고 있을 때에는 다이오드(536)의 출력을 H 레벨로 하고, 양클럭의 위상이 일치하고 있을 때에는 다이오드(536,540)의 출력을 모두 L 레벨로 하며, 또 클럭(FDCLK)이 기준 클럭의 BCLK보다 지연되고 있을 때에는 다이오드(540)의 출력을 H 레벨로 한다. 출력 회로부(56)는 디코딩부(55)의 출력에 따라서, 역상 펄스 신호(n11 및 n12)에 응답하여, 검출 신호 A∼D를 출력한다. 검출 신호 A∼D는 이미 설명한 바와 같이 시프트 레지스터(60)의 상태를 제어한다.
도 9는 도 8의 동작을 나타내는 타이밍도이다. 이 도면에서는 클럭(FDCLK)이 백 클럭(BCLK)보다 진행하고 있는 상태, 양클럭의 위상이 일치하고 있는 상태, 및 클럭(FDCLK)이 백 클럭(BCLK)보다 지연되는 상태를 순서대로 나타내고 있다. 즉, 샘플링 펄스 n9가 Sl, S2일 때에는 클럭(FDCLK)이 진행하고 있으므로, 그것이 검출되고, 펄스 n12에 응답하여 검출 신호 C가 H 레벨로 출력되며, 또한, 펄스 n11에 응답하여 검출 신호 D가 H 레벨로 출력된다. 샘플링 펄스가 S3일 때에는 위상이 일치하여 검출 신호 A∼D는 모두 L 레벨이 된다. 또, 샘플링 펄스 S4, S5, S6일 때에는 클럭(FDCLK)이 지연되고 있으므로, 그것이 검출되고, 펄스 n11에 응답하여 검출 신호 B가 혹은 펄스 n12에 응답하여 검출 신호 A가 각각 H 레벨이 된다.
상기의 동작을 이하에 순서대로 설명한다.
(샘플링 펄스 S1)
이 기간에는 클럭(FDCLK)이 진행하고 있으므로, 양클럭(FDCLK, BCLK)이 모두 L 레벨의 상태에서, 클럭(FDCLK)이 미리 H 레벨이 되고, 노드 n2가 L레벨, 노드 nl이 H 레벨로 래치된다. NAND 및 인버터(500)는 클럭(FDCLK)을 일정 시간 지연시키는 지연 요소이고, NAND(503,504)에서도 동일하게 노드 n3=H레벨, 노드 n4=H 레벨이 래치된다. 그래서, 샘플링 발생부(52)로써 양클럭(FDCLK, BCLK)이 모두 H 레벨이 되는 타이밍으로부터, 지연 회로(506)의 지연 시간만큼의 폭을 갖는 샘플링 펄스 n9가 발생되고, 위상 비교부(51)에서의 래치 상태가 샘플링되어 래치부(53)에서 그 래치 상태가 래치된다. 즉, 노드 n1∼n4의 상태가 노드 n5∼n8로 전송된다.
그리고, 양클럭(FDCLK, BCLK)이 모두 H 레벨이 되는 타이밍으로 펄스(n10)가 발생된다. 분주 회로부(54)는 NAND(524,525)의 래치 회로와 NAND(528,529)의 래치 회로가 게이트(526,527) 및 게이트(530,531)로 결합되고, 이 게이트는 펄스 n10의 반전 및 비반전 펄스로 열려진다. 따라서, 펄스 n10이 1/2로 분주된다.
디코더부(55)에서는 노드 n5∼n8의 H, L, H, L 레벨의 상태에 따라, 인버터(536)의 출력이 H 레벨이 되고, 인버터(540)의 출력이 L 레벨이 된다. 따라서, 펄스 n12에 응답하여, 인버터(536)의 H 레벨이 NAND(543), 인버터(544)를 통해 검출 신호 C를 H 레벨로 한다. 검출 신호 C의 H 레벨에 의해 시프트 레지스터의 H 레벨의 출력은 좌측으로 시프트하고, 지연 회로(71,72,73)의 지연 경로가 길어진다. 그 결과, 클럭(FDCLK)은 지연되는 방향으로 제어된다.
(샘플링 펄스 S2)
상기와 동일하게, 클럭(FDCLK)이 진행하고 있지만, 위상 비교부(51)에서 검출되고, 펄스 n11에 응답하여 검출 신호 D가 H 레벨이 된다. 따라서, 동일하게 시프트 레지스터(60)의 H 레벨 출력은 좌측으로 이동하고, 지연 회로(71,72,73)의 지연 경로는 보다 길어진다.
(샘플링 펄스 S3)
샘플링 펄스 S3이 출력되는 타이밍에서는 양클럭(FDCLK및 BCLK)은 거의 위상이 일치한다. 지연 요소(505)에서의 지연 시간 이내의 위상 격차를 갖는 경우에는 클럭(FDCLK)이 약간 진행하고 있을 때에는,
n1=H, n2=L, n3=L, n4=H
n5=H, n6=L, n7=L, n8=H
가 된다. 이 상태가 도 9에 도시되어 있다. 또한, 지연 요소(505)에서의 지연 시간 이내의 위상 격차를 갖는 경우에, 클럭(FDCLK)이 약간 지연되고 있을 때에는,
n1=L, n2=H, n3=H, n4=L
n5=L, n6=H, n7=H, n8=L
이 된다.
어느 쪽의 경우에도, 디코더부(55)에 의해 디코딩되고, 양인버터(536,540)의출력이 모두 L 레벨이 되며, 검출 출력 A∼D는 전부 L 레벨이 된다. 그 결과, 시프트 레지스터(60)의 상태는 변화하지 않고, 지연 회로(71,72,73)의 지연 시간은 변화하지 않는다.
(샘플링 펄스 S4, S5, S6)
이 경우는 클럭(FDCLK)이 지연되고 있다. 따라서, 위상 비교부(51)의 래치 상태는,
n1=L, n2=H, n3=L, n4=H
가 되고, 그 결과, 샘플링된 래치부(53)에서도,
n5=L, n6=H, n7=L, n8=H
가 된다. 이 상태가 디코더부(55)에서 디코드되고, 인버터(536)는 L 레벨 출력, 인버터(540)는 H 레벨 출력이 된다. 따라서, 펄스 n11과 n12에 응답하여, 검출 신호 (B 및 A)가 각각 H 레벨이 된다. 그 결과, 시프트 레지스터(60)의 출력(p)이 우측 방향으로 시프트하여, 지연 회로(71,72,73)의 지연 경로를 짧게 하여 지연 시간을 짧게 한다. 그 때문에, 클럭(FDCLK)이 진행하는 방향으로 제어된다.
이상과 같이, 위상 비교 회로(50), 시프트 레지스터(60), 지연 회로(72,73), 클럭(FDCLK)의 폐 루프에 의해 로컬 클럭(LCLK)의 위상이 포워드 클럭(FCLK)과 백 클럭 (BCLK)의 중간 타이밍으로 제어된다.
도 10은 상기 클럭 제공 회로를 이용한 동기 DRAM의 일례를 나타내는 도면이다. 이 예에서는 복수의 출력 버퍼(24∼27)에 로컬 클럭(L2CLK)을 제공하고, 또 복수의 어드레스 버퍼(121∼124)에도 로컬 클럭(L1CLK)을 제공한다.
그 때문에, 어드레스 버퍼용 클럭 제공 회로와 출력 버퍼용 클럭 제공 회로가 설치된다. 어드레스 버퍼용으로는 메인 DLL 회로(401)와 포워드 배선(4ll), 백 배선(421) 및 내부 클럭 배선(431)이 어드레스 버퍼(121∼124)를 따라서 배치되고, 각각의 어드레스 버퍼의 부근에 로컬 클럭 구동 회로(441∼444)가 배치된다. 각각의 로컬 클럭 구동 회로에는 포워드 클럭(FCLK), 백 클럭(BCLK) 및 내부 클럭(I1CLK)이 제공되고, 위와 같이, 포워드 클럭(FCLK)과 백 클럭(BCLK)의 중간 타이밍 위상을 갖는 로컬 클럭(L1CLK)이 발생된다.
메인 DLL 회로(401)는 선단(42l0)에 클럭이 도달하는 시간에 어드레스 버퍼가 일제히 어드레스 신호 Al∼A4를 받아서 래치할 수 있도록, 내부 클럭(I1CLK)을 발생한다. 그리고, 각각의 로컬 클럭(L1CLK)은 내부 클럭이 선단(4210)에 도달하는 타이밍에 일치하는 위상을 갖는다.
한편, 출력 버퍼용으로는 메인 DLL 회로(402)와 포워드 배선(412), 백 배선(422) 및 내부 클럭 배선(432)이 출력 버퍼(24∼27)를 따라서 배치되고, 각각의 출력 버퍼의 부근에, 로컬 클럭 구동 회로(445∼448)가 배치된다. 각각의 로컬 클럭 구동 회로에는 포워드 클럭(FCLK), 백 클럭(BCLK) 및 내부 클럭(12CLK)이 제공되고, 상술한 바와 같이, 포워드 클럭(FCLK)과 백 클럭(BCLK)의 중간 타이밍으로 로컬 클럭 (2CLK) 발생된다.
본 발명의 클럭 제공 회로는 그 이외의 여러가지 회로에 있어서, 복수의 위치에서의 동기를 취하고 싶은 경우에 널리 적용시킬 수 있다.
이상 설명한 바와 같이, 상기 제1과 제2 실시예에 따르면, 집적 회로내의 임의의 위치에서 동기를 취하고 싶은 경우에, 메인 클럭 구동 회로로부터 피제어 회로를 따라 왕복의 배선을 설치하고, 피제어 회로의 부근에 로컬 클럭 구동 회로를 설치하며, 거기에서 포워드 클럭과 백 클럭의 중간 위상을 갖는 로컬 클럭을 발생하여 피제어 회로에 제공하기 때문에, 각각의 피제어 회로는 모두 같은 타이밍으로 동작할 수 있고 제어 클럭의 스큐 문제를 회피할 수 있다.
더욱이, 메인 클럭 구동 회로가 고속의 내부 클럭과 저속으로 주기가 긴 포워드 클럭(FCLK)을 발생하여, 로컬 클럭 구동 회로에서 포워드 클럭과 백 클럭의 중간 위상으로 내부 클럭을 모두 출력하면, 보다 용이하게 포워드 클럭과 백 클럭의 위상차를 검출할 수 있다. 그 경우, 바람직하게는 포워드 클럭 및 백 클럭이 왕복 배선의 지연 시간 이상의 주기를 가짐으로써, 항상 양클럭의 위상차를 1주기 이내로 하여 그 위상차의 검출이 용이해진다.
본 발명의 클럭 제공 회로는 동기 DRAM에 한하지 않고, 널리 집적 회로 장치에 이용할 수 있다.
상기한 실시예에서는 메인 클럭 구동 회로에 해당하는 메인 DLL에 대하여,한 방향에 배치된 피제어 회로에 대하여 각각 부근에 설치한 로컬 DLL에 포워드 클럭과 백 클럭을 제공하고, 로컬 DLL이 왕복 클럭 배선의 최원단의 타이밍에 동기한 로컬 클럭(LCLK)을 발생하였다.
그러나, 실제의 집적 회로내에, 메인 DLL과 복수의 로컬 DLL을 배치하면, 반드시 메인 DLL이 일단에 배치되고, 복수의 로컬 DLL이 그 한편 쪽에 배열된다고는 할 수 없다. 오히려, 복수의 로컬 DLL의 임의의 위치에 메인 DLL을 배치하는 공간이 확보되는 경우가 있다. 로컬 DLL은 출력 회로나 입력 회로 등의 피제어 회로 부근에 배치되기 때문에, 집적 회로 장치의 출력 전극이나 입력 전극의 레이아웃에 의존한 위치에 배치된다. 따라서, 메인 DLL을 배치하는 공간은 케이스 바이 케이스로 다르다. 본 실시예는 어떠한 위치에 메인 DLL이 배치되어도, 그 양측에 배열된 로컬 DLL이 같은 위상의 로컬 클럭을 발생할 수 있도록 한다.
도 14는 제3 실시예의 전체 구성도이다. 이 예에서는 복수의 출력 버퍼 OB의 임의의 위치에 메인 DLL(821)이 배치되고, 그 양측에 복수의 출력 버퍼와 그것에 대응하는 로컬 DLL군(830,831)이 배치된다. 그리고, 메인 DLL(821)로부터, 포워드 클럭 F-CLK가 좌우의 포워드 클럭 배선(824,825)에 제공되고, 양단으로부터 좌우의 백 클럭 배선(827,829)을 경유하여 백 클럭 B-CLKl, B-CLK2가 되돌아 온다.
비록, 메인 DLL(821)의 우측 포워드 클럭 배선(824)과 백 클럭 배선(827)이 좌측의 동일 배선(825,829)에 비교하여 충분히 길고, 또는 부하 용량이 큰 등의 상황에 있는 것으로 한다. 그 경우, 클럭 F-CLK가 메인 DLL(821)의 우측 배선을 왕복하는데 요하는 시간은 좌측의 배선을 왕복하는데 요하는 시간보다 길어진다. 그 결과, 상기한 바와 같이 로컬 DLL이 왕복 배선의 최원단에서의 타이밍에 동기하여 로컬 클럭을 발생하는 경우, 메인 DLL의 양측 로컬 클럭의 타이밍이 어긋나게 된다.
그래서, 본 실시예에서, 예컨대, 우측의 왕복 배선측에는 고정 지연 회로(826)를 설치하여 항상 일정한 지연 시간을 발생할 수 있도록 한다. 한편, 좌측의 왕복 배선측에는 가변 지연 회로(828)를 설치하여, 좌측의 백 클럭 B-CLK2이 되돌아가는 타이밍을 우측의 백 클럭 B-CLKl이 되돌아가는 타이밍에 일치시킨다. 그 때문에, 메인 DLL(821)은 2개의 백 클럭(B-CLKl, B-CLK2)의 위상을 비교하는 위상 비교 회로를 설치한다. 그 위상 비교 회로의 위상 비교 결과에 기초하여, 두개의 백 클럭(B-CLKl, B-CLK2)의 위상이 일치하도록, 가변 지연 회로(828)의 지연 시간을 제어한다.
도 15는 도 14의 상세 회로도이다. 도 15에는 지면 사정상, 메인 DLL(821)의 우측에만 한 쌍의 로컬 DLL(441)과 그것에 대응하는 출력 버퍼 OB가 도시된다. 로컬 DLL(441)은 도 5와 같은 구성을 갖는다. 또, 도 14와 동일하게, 포워드 클럭 배선(824)의 최원단에 고정 지연 회로(826)가 배치되고, 또한, 다른 한쪽 백 클럭 배선(829)의 최원단에 가변 지연 회로(828)가 배치된다. 그리고, 메인 DLL(821)에는 양쪽의 백 클럭(B-CLK1, B-CLK2)의 위상차를 검출하는 위상 비교 회로(869)가 설치된다. 또, 가변 지연 회로(828)에 대해서는 위상 비교 회로(869)의 출력(870)에 의해 제어되는 시프트 레지스터(832)가 설치된다. 이 시프트 레지스터(832)는 가변 지연 회로를 제어하는 지연 제어 기능을 가지며, 위상 비교 회로(869)의 출력(870)에 기초하여, 두개의 백 클럭(B-CLK1, B-CLK2)의 위상이 일치하도록 가변 지연 회로(828)의 지연 시간을 제어한다.
위상 비교 회로(869), 시프트 레지스터(823) 및 가변 지연 회로(828)는 제1 및 제2 실시예에서 설명한 위상 비교 회로(50), 시프트 레지스터(60) 및 가변 지연 회로(70)와 동등한 회로 구성을 갖는다. 그리고, 그 동작도 동등하다. 즉, 도 8에 도시된 위상 비교 회로(50)의 기준 클럭(Ref-CLK) 단자에 고정 지연 회로(826)를 경유한 우측의 백 클럭(B-CLK1)이 제공되고, 입력 in에 지연 제어되는 가변 지연 회로(828)를 경유한 좌측의 백 클럭 B-CLK2가 제공된다. 그리고, 양클럭의 위상 관계를 검출하여, 비교 결과 신호(A, B, C, D)가 출력(870)으로서 발생된다. 그리고, 그 위상 비교 결과 신호 A, B는 백 클럭 B-CLK2가 지연되고 있을 때 발생되고, 시프트 레지스터(832)는 그 신호(A, B)에 응답하여, 가변 지연 회로(828)의 지연 시간을 짧게 하도록 지연 제어 신호를 제공한다. 또한, 위상 비교 결과 신호 (C, D)는 백 클럭(B-CLK2)이 진행하고 있을 때에 발생되고, 시프트 레지스터(832)는 그 신호(C, D)에 응답하여, 가변 지연 회로(828)의 지연 시간을 길게 하도록 지연 제어 신호를 제공한다. 이들 동작은 도 6∼도 9에서 도시한 것과 같다.
상기한 바와 같이, 가변 지연 회로(828)의 지연 시간을 두개의 백 클럭 B-CLK1, 2개의 위상이 일치하도록 제어함으로써, 메인 DLL(821)의 양측에 배치된 로컬 DLL이 발생하는 로컬 클럭(LCLK)의 위상을 메인 DLL(821)의 위치나 클럭 배선의 부하 용량 등에 의존하지 않고 모두 일치시킬 수 있다.
도 16은 도 15의 위상 비교 회로(869)와 가변 지연 회로(828)의 동작을 설명하기 위한 도면이다. 또한, 도 17은 동일 타이밍도이다. 상술한 바와 같이, 메인 DLL(821)의 위치 N821에서의 백 클럭(B-CLKl, B-CLK2)의 위상이 일치한다. 이들 클럭의 주기는 분주되어 왕복에 요하는 시간보다 여유를 가지고 긴 주기로 되어 있다. 따라서, 양클럭(B-CLKl, B-CLK2)의 왕복에 필요한 시간도 동일하게 제어된다.
도 16에 도시된 바와 같이, 메인 DLL의 우측에 위치하는 로컬 DLL이 발생하는 로컬 클럭은 우측의 왕복 배선의 최원단 N826의 위치를 통과하는 포워드 클럭 F-CLK의 타이밍으로 제어된다. 노드 N826는 고정 지연 회로(826)의 중간점이다. 또한, 메인 DLL의 좌측에 위치하는 로컬 DLL이 발생하는 로컬 클럭은 좌측의 왕복 배선의 최원단 N828의 위치를 통과하는 포워드 클럭 F-CLK의 타이밍으로 제어된다. 노드 N828은 가변 지연 회로(828)의 중간점이다. 그리고, 양클럭의 왕복 시간이 일치하도록 제어됨으로써, 노드 N826와 노드 N828을 통과하는 클럭의 타이밍도 좌우로 일치한다.
도 17에 도시된 바와 같이, 백 클럭(B-CLKl, B-CLK2)의 왕복에 필요한 시간이 2TA이라고 하면, 노드(N826, N828)를 통과하는 클럭의 타이밍은 메인 DLL(821)이 발생하는 포워드 클럭(F-CLK-821)으로부터 시간 TA 지연된다.
도 15에는 메인 DLL(821)의 상세 구성이 도시된다. 메인 DLL(821)은 외부 클럭 E-CLK 또는 소정의 위상(예 120도등) 지연된 클럭 등의 기준 클럭(이하 단지 외부 클럭 E-CLK)에 동기한 내부 클럭(INT-CLK) 및 포워드 클럭(F-CLK)을 발생한다. 더욱이, 양클럭(INT-CLK, F-CLK)은 기준 클럭인 외부 클럭(E-CLK)보다 왕복 배선의편도에 필요한 시간 TA만큼 진행한 위상을 갖도록 발생된다.
도 15에 도시된 바와 같이, 메인 DLL(821)은 외부 클럭(기준 클럭)을 분주하는 분주기(840)와, 그 출력 DIV-CLK와 포워드 클럭 F-CLK를 왕복 배선의 편도에 필요한 시간 TA만큼 지연시킨 지연 클럭 D-CLK와의 위상을 비교하는 위상 비교 회로(874)와, 위상 비교 회로(874)가 발생하는 위상 비교 결과 신호(875)가 제공되는 시프트 레지스터(831)와, 가변 지연 회로(833,865)를 갖는다. 가변 지연 회로(833)에는 외부 클럭 E-CLK가 제공되고, 내부 클럭 INT-CLK가 출력된다. 또한, 가변 지연 회로(865)에는 분주기(840)의 분주된 클럭 DIV-CLK가 제공되고, 포워드 클럭 F-CLK가 출력된다. 더미 지연 회로(866)는 왕복 배선의 편도에 요하는 지연 시간 TA를 발생한다.
메인 DLL(821)의 위상 비교 회로(874), 시프트 레지스터(831) 및 가변 지연 회로(833,865)는 로컬 DLL(441)의 위상 비교 회로(50), 시프트 레지스터(60), 가변 지연 회로(70)와 같은 회로 구성을 이룬다. 위상 비교 회로(874)에서는 도 8에 도시된 회로의 기준 클럭 단자(RefCLK)에 분주기(840)의 분주된 클럭(DIV-CLK)이 제공되고, 단자 in에, 포워드 클럭(F-CLK)을 더미 지연 회로(866)에서 시간 TA만큼 지연시킨 지연 클럭(D-CLK)이 제공됨으로써 실현된다.
그리고, 위상 비교 결과 신호(875)(전술한 A,B,C,D)가 제공되는 시프트 레지스터(831)는 가변 지연 회로(833,865)의 지연 시간을 위상 비교 회로(874)의 양입력 클럭(DIV-CLK, D-CLK)의 위상이 일치하도록 제어하는 지연 제어 기능을 갖는다. 그 결과, 메인 DLL(821)의 출력에서 포워드 클럭(F-CLK-821)과 내부 클럭( INT-CLK-821)은 외부 클럭(E-CLK)으로부터 왕복 배선의 편도에 필요한 시간 TA만큼 진행한 위상을 갖는다.
도 18은 상기 메인 DLL 동작의 타이밍 차트도이다. 외부 클럭 E-CLK가 분주기(840)로 1/4로 분주되어, 분주 클럭 DIV-CLK가 발생된다. 그리고, 지연 클럭 D-CLK의 위상이 분주 클럭 DIV-CLK의 위상과 동일해지도록 제어된다. 그리고, 지연 클럭 D-CLK가 더미 지연 회로(866)에 의해 포워드 클럭 F-CLK-821로부터 시간TA 지연되고 있기 때문에, 포워드 클럭 D-CLK-821은 외부 클럭 E-CLK보다 시간 TA 진행한 위상을 갖는다. 동일하게, 같은 시프트 레지스터(831)에 의해 지연 제어되는 가변 지연 회로(833)의 출력인 내부 클럭 INT-CLK도 외부 클럭 E-CLK보다 시간 TA 진행한 위상을 갖는다.
따라서, 왕복 배선의 최원단을 통과하는 클럭 타이밍의 위상에 제어되는 로컬 클럭(LCLK)은 외부 클럭 E-CLK의 위상에 일치한다. 혹시, 외부 클럭 E-CLK가 집적 회로의 외부에서 제공되는 외부 클럭으로부터 소정의 위상차를 갖는 경우는, 그 위상차의 타이밍으로 로컬 클럭(LCLK)의 위상이 제어된다.
도 19는 분주기(840)의 회로도의 일례를 나타내는 도면이다. 이 예는 NAND(48∼55)로 이루어지는 JK 플립플롭과 NAND(56∼63)로 이루어지는 JK 플립플롭을 갖는다. 따라서, 외부 클럭 E-CLK가 1/4로 분주된다.
도 20은 더미 지연 회로(866)의 구체적 회로도이다. 도 20에 도시된 더미 지연 회로(866)는 왕복 배선의 편도를 전파하는데 필요한 시간 TA를 보다 정확하게발생한다. 위상 비교 회로(871)는 기준 클럭으로서 도 15의 우측 왕복 배선을 되돌아 오는 백 클럭(B-CLK1)을 입력하고, 다시, 포워드 클럭 F-CLK가 2개의 가변 지연 회로(869,879)를 경유하여 발생되는 클럭(870)을 입력한다. 그리고, 고정 지연 특성을 갖는 백 클럭 B-CLK1의 위상에 클럭 C870의 위상이 일치하도록, 시프트 레지스터(872)가 가변 지연 회로(868,869,870)의 지연 시간을 제어한다.
이 더미 지연 회로(866)도 일종의 DLL 회로 구성을 이루고, 위상 비교 회로(871), 시프트 레지스터(872), 가변 지연 회로(868∼870)는 로컬 DLL(441)의 대응하는 회로와 같은 회로 구성이다. 단, 더미 지연 회로(866)에 있어서의 위상 비교 회로(871)는 메인 DLL(821)의 위상 비교 회로(874)와는 조금 다른 구성을 갖는다.
메인 DLL(821)의 위상 비교 회로(874)는 도 8에 도시된 위상 비교 회로와 동등한 구성을 갖는다. 도 8에 도시된 위상 비교 회로는 지연 소자(500)에 의해 입력 클럭 in이 기준 클럭에 대하여 지연 소자(500)의 지연 시간 이내의 빠른 타이밍에 있을 때에, 위상이 일치하고 있다고 판단한다. 따라서, 더미 지연 회로(866)에 있어서의 위상 비교 회로(871)에서는, 그것과는 반대로, 입력 클럭 in이 기준 클럭에 대하여 지연 소자(500)의 지연 시간분 이내의 지연 타이밍에 있을 때에, 위상이 일치하고 있다고 판단하는 것이 바람직하다. 이러한 구성으로 하기 위해서는 더미 지연 회로(866)의 위상 비교 회로(871)에서는 도 8의 지연 소자(500)를 기준 클럭 Ref CLK 단자측에 설치할 필요가 있다. 양위상 비교 회로(871,874)가 역방향의 오프셋을 가짐으로써 그들 오프셋이 상쇄된다.
도 21은 더미 지연 회로(866)의 타이밍 차트도이다. 기준 클럭인 백 클럭 B-CLK1-821에, 클럭 C870의 위상이 일치한다. 그리고, 백 클럭 B-CLK-821은 포워드 F-CLK-821보다도 왕복에 요하는 전파 시간 2TA 지연되기 때문에, 가능 지연 회로(868)에 의해 발생되는 지연 클럭 D-CLK은 클럭 C870의 절반밖에 지연되지 않기 때문에, 포워드 클럭 F-CLK-821로부터 정확히 왕복 배선의 절반의 전파 시간 TA만큼 지연시킨 위상이 된다.
메인 DLL(821)에 되돌아가서, 포워드 클럭 F-CLK보다 시간 TA 지연된 위상을 갖는 지연 클럭 D-CLK가 분주 클럭 DIV-CLK의 위상과 일치하도록 제어됨으로써, 포워드 클럭 F-CLK는 분주 클럭 DIV-CLK보다도 시간 TA만큼 진행한 위상을 갖도록 제어된다.
도 22는 제4 실시예를 나타내는 도면이다. 도 22는 도 14와 같은 부분에는 같은 인용 번호가 첨부된다. 이 예는, 도 14와 비교하면 분명한 바와 같이, 메인 DLL(821)의 우측 클럭의 왕복 배선에 설치된 고정 지연 회로(826)가 제거된다. 도 22의 예는 메인 DLL(821)의 우측 클럭의 왕복 배선(824,822,827)이 좌측보다도 충분히 긴 경우의 응용예이다. 우측의 왕복 배선이 충분한 지연 시간 특성을 갖기 때문에, 고정 지연 회로는 불필요하다. 그리고, 메인 DLL(821)의 좌측 왕복 배선에 설치된 가변 지연 회로(828)에 의해 양방의 왕복 배선의 지연 시간이 동일하게 제어된다.
도 23은 제5 실시예를 나타내는 도면이다. 도 23은 도 14와 동일한 부분에는 동일한 인용 번호가 첨부된다. 이 예는 도 14와 비교하면 분명한 바와 같이, 내부클럭 배선이 제거되어 로컬 DLL 군에는 외부 클럭을 분주하지 않고 지연시킨 포워드 클럭 F-CLK가 도 14의 내부 클럭을 겸용한다. 즉, 도 1에서 나타낸 예와 같다. 그리고, 좌우의 왕복 클럭 배선에는 도 14과 동일하게 고정 지연 회로(826)와 가변 지연 회로(828)가 설치되고, 좌우의 백 클럭의 위상은 동일해지도록 제어된다.
도 24는 제6 실시예를 나타내는 도면이다. 도 24는 도 23과 같은 부분에는 같은 인용 번호가 첨부된다. 이 예는 도 23과 비교하면 명백한 바와 같이, 우측의 왕복 클럭 배선으로부터 고정 지연 회로가 제외되고 있다. 그 이외의 점은 도 24와 같다.
이상 설명한 바와 같이, 상기 제3∼제6 실시예에서는 메인 DLL이 배치되는 위치에 의존하지 않고, 또한, 좌우의 왕복 클럭 배선의 지연 특성으로 의존하지 않으며, 메인 DLL의 양쪽에 배치된 복수의 로컬 DLL은 같은 위상을 갖는 로컬 클럭을 발생할 수 있다.
본 발명은 집적 회로 내부의 임의의 위치에서의 내부 클럭의 스큐를 없앨 수 있는 클럭 제공 회로를 제공하고, 또한, 집적 회로 내부의 임의의 위치에 배치된 내부 회로를 내부 클럭에 의해 동기하여 동작시키는 경우, 내부 회로의 배치된 위치 차이에 의한 내부 클럭의 스큐를 없앨 수 있는 클럭 제공 회로 및 그것을 이용한 집적 회로 장치를 제공하는데 있다.
또한, 본 발명은 복수의 내부 회로의 배치에 의존하지 않고, 같은 타이밍으로 그들 복수의 내부 회로에 내부 클럭을 제공할 수 있는 클럭 제공 회로를 제공하는데 있다.

Claims (17)

  1. 각각 다른 위치에 배치되는 복수의 피제어 회로에 클럭을 제공하는 클럭 제공 회로에 있어서,
    상기 복수의 피제어 회로를 따라서 설치된 왕복 배선(forward and backward wiring)과,
    상기 왕복 배선의 왕로 배선(forward wiring)에 제1 클럭을 출력하고, 기준 클럭을 제공하여 상기 제1 클럭이 상기 왕로 배선의 선단에 도달했을 때의 위상과 상기 기준 클럭의 위상이 일치하도록 상기 제1 클럭의 위상을 제어하는 메인 클럭 구동 회로와,
    상기 피제어 회로의 부근에 각각 배치되어, 상기 제1 클럭이 상기 왕복 배선의 왕로 배선을 통해 전파된 포워드 클럭과 상기 왕복 배선의 귀로 배선(backward wiring)을 통해 전파된 백 클럭이 제공되고, 상기 포워드 클럭과 백 클럭의 중간 위상을 갖는 로컬 클럭을 발생하여, 각각 대응하는 피제어 회로에 상기 로컬 클럭을 제공하는 복수의 로컬 클럭 구동 회로를 구비하는 것을 특징으로 하는 클럭 제공 회로.
  2. 제1항에 있어서, 상기 로컬 클럭 구동 회로는,
    상기 포워드 클럭을 지연시키는 지연 회로와,
    상기 지연 회로에 의해 지연된 제1 지연 클럭과 상기 백 클럭의 위상을 비교하는 위상 비교 회로를 구비하며,
    상기 위상 비교 회로의 출력에 응답하여, 상기 지연 회로의 지연량은 상기 제1 지연 클럭과 백 클럭의 위상을 일치시키도록 제어되고,
    상기 로컬 클럭 구동 회로는 상기 포워드 클럭을 상기 지연 회로의 지연량의 반시간 지연시킨 제2 지연 클럭을 상기 로컬 클럭으로서 출력하는 것을 특징으로 하는 클럭 제공 회로.
  3. 제1항에 있어서, 상기 메인 클럭 구동 회로는 기준 클럭이 제공되고, 상기 제1 클럭이 상기 왕로 배선의 선단에 도달했을 때의 위상과 상기 기준 클럭의 위상이 일치하도록 상기 제1 클럭의 위상을 제어하는 것을 특징으로 하는 클럭 제공 회로.
  4. 제3항에 있어서, 상기 메인 클럭 구동 회로는 상기 기준 클럭을 지연시켜 상기 제1 클럭을 발생하는 제1 가변 지연 회로와, 상기 왕복 배선의 편도를 전파하는 지연 특성을 갖는 더미 지연 회로와, 상기 기준 클럭과 제1 클럭을 상기 더미 지연 회로를 통과시킨 지연 클럭의 위상을 비교하는 위상 비교 회로를 구비하며, 상기 기준 클럭과 상기 지연 클럭의 위상이 일치하도록 상기 제1 가변 지연 회로의 지연 특성이 제어되는 것을 특징으로 하는 클럭 제공 회로.
  5. 각각 다른 위치에 배치되는 복수의 피제어 회로에 클럭을 제공하는 클럭 제공 회로에 있어서,
    상기 복수의 피제어 회로를 따라서 설치된 왕복 배선과,
    상기 복수의 피제어 회로를 따라서 설치된 내부 클럭 제공 배선과,
    상기 왕복 배선의 왕로 배선에 제1 클럭을 출력하고, 상기 내부 클럭 제공 배선에 상기 제1 클럭보다 싸이클이 짧은 제2 클럭을 출력하는 메인 클럭 구동 회로와,
    상기 피제어 회로의 부근에 각각 배치되어, 상기 제1 클럭이 상기 왕복 배선의 왕로 배선을 통해 전파된 포워드 클럭과 상기 왕복 배선의 귀로 배선을 통해 전파된 백 클럭이 제공되고, 상기 내부 클럭 제공 배선을 통해 전파된 제2 클럭이 제공되며, 상기 제공된 제2 클록의 위상을 상기 포워드 클록과 백 클록사이의 위상차의 1/2 만큼 지연시켜, 상기 제2 클럭의 지연 클럭을 로컬 클럭으로서 각각 대응하는 피제어 회로에 제공하는 복수의 로컬 클럭 구동 회로를 구비하는 것을 특징하는 클럭 제공 회로.
  6. 제5항에 있어서, 상기 메인 클럭 구동 회로는 기준 클럭이 제공되고, 상기 제1 클럭이 상기 왕로 배선의 선단에 도달했을 때의 위상과 상기 기준 클럭의 위상이 일치하도록 상기 제1 클럭의 위상을 제어하여 발생하는 것을 특징으로 하는 클럭 제공 회로.
  7. 제5항에 있어서, 상기 메인 클럭 구동 회로는 기준 클럭이 제공되고, 상기기준 클럭과 소정의 위상차를 갖는 상기 제1 클럭을 발생하며, 제2 클럭을 발생하는 것을 특징으로 하는 클럭 제공 회로.
  8. 제5항에 있어서, 상기 메인 클럭 구동 회로는 기준 클럭이 제공되고, 상기 기준 클럭과 소정의 위상차를 갖는 상기 제1 클럭을 발생하며, 상기 기준 클럭을 분주하여 상기 제2 클럭을 발생하는 것을 특징으로 하는 클럭 제공 회로.
  9. 제5항에 있어서, 상기 로컬 클럭 구동 회로는,
    상기 포워드 클럭을 지연시키는 제1 지연 회로와,
    상기 제공되는 제2 클럭을 상기 제1 지연 회로의 지연량의 반시간 지연시키는 제2 지연 회로와,
    상기 제1 지연 회로에 의해 지연된 제1 지연 클럭과 상기 백 클럭과의 위상을 비교하는 위상 비교 회로를 구비하며,
    상기 위상 비교 회로의 출력에 응답하여, 상기 제1 및 제2 지연 회로의 지연량은 상기 제1 지연 클럭과 백 클럭의 위상을 일치시키도록 제어되고,
    상기 로컬 클럭 구동 회로는 상기 제2 지연 회로에 의해 지연된 제2 지연 클럭을 상기 로컬 클럭으로서 출력하는 것을 특징으로 하는 클럭 제공 회로.
  10. 제5항에 있어서, 상기 로컬 클럭 구동 회로는,
    상기 포워드 클럭을 지연시키는 제1 지연부 및 상기 제1 지연부에 의해 지연된 상기 포워드 클럭을 다시 제1 지연부와 같은 시간만큼 지연시키는 제2 지연부를 갖는 제1 지연 회로와,
    상기 제공되는 제2 클럭을 상기 제1 지연부와 같은 시간만큼 지연시키는 제2 지연 회로와,
    상기 제1 지연 회로에 의해 지연된 제1 지연 클럭과 상기 백 클럭과의 위상을 비교하는 위상 비교 회로를 구비하며,
    상기 위상 비교 회로의 출력에 응답하여, 상기 제1 지연부, 제2 지연부 및 제2 지연 회로의 지연량은 상기 제1 지연 클럭과 백 클럭의 위상을 일치시키도록 각각 동일하게 제어되고,
    상기 로컬 클럭 구동 회로는 상기 제2 지연 회로에 의해 지연된 제2 지연 클럭을 상기 로컬 클럭으로서 출력하는 것을 특징으로 하는 클럭 제공 회로.
  11. 제5항에 있어서, 상기 제1 클럭의 주기는 상기 왕복 배선을 통해 전파하는 시간보다도 긴 것을 특징으로 하는 클럭 제공 회로.
  12. 각각 다른 위치에 배치되는 복수의 피제어 회로에 클럭을 제공하는 클럭 제공 회로를 구비한 집적 회로 장치에 있어서,
    상기 클럭 제공 회로는,
    상기 복수의 피제어 회로를 따라서 설치된 왕복 배선과,
    상기 왕복 배선의 왕로 배선에 제1 클럭을 출력하고, 기준 클럭을 제공하여상기 제1 클럭이 상기 왕로 배선의 선단에 도달했을 때의 위상과 상기 기준 클럭의 위상이 일치하도록 상기 제1 클럭의 위상을 제어하는 메인 클럭 구동 회로와,
    상기 피제어 회로의 부근에 각각 배치되어, 상기 제1 클럭이 상기 왕복 배선의 왕로 배선을 통해 전파된 포워드 클럭 및 상기 왕복 배선의 귀로 배선을 통해 전파된 백 클럭이 제공되고, 상기 포워드 클럭과 백 클럭의 중간 위상을 갖는 로컬 클럭을 발생하여, 각각 대응하는 피제어 회로에 상기 로컬 클럭을 제공하는 복수의 로컬 클럭 구동 회로를 구비하는 것을 특징으로 하는 집적 회로 장치.
  13. 각각 다른 위치에 배치되는 복수의 피제어 회로에 클럭을 제공하는 클럭 제공 회로를 구비한 집적 회로 장치에 있어서,
    상기 클럭 제공 회로는,
    상기 복수의 피제어 회로를 따라서 설치된 왕복 배선과,
    상기 복수의 피제어 회로를 따라서 설치된 내부 클럭 제공 배선과,
    상기 왕복 배선의 왕로 배선에 제1 클럭을 출력하고, 상기 내부 클럭 제공 배선에 상기 제1 클럭보다 싸이클이 짧은 제2 클럭을 출력하는 메인 클럭 구동 회로와,
    상기 피제어 회로의 부근에 각각 배치되어, 상기 제1 클럭이 상기 왕복 배선의 왕로 배선을 통해 전파된 포워드 클럭 및 상기 왕복 배선의 귀로 배선을 통해 전파된 백 클럭이 제공되고, 상기 내부 클럭 제공 배선을 통해 전파된 제2 클럭이 제공되며, 상기 제공된 제2 클록의 위상을 상기 포워드 클록과 백 클록사이의 위상차의 1/2 만큼 지연시켜, 상기 제2 클럭의 지연 클럭을 로컬 클럭으로서 각각 대응하는 피제어 회로에 제공하는 복수의 로컬 클럭 구동 회로를 구비하는 것을 특징하는 집적 회로 장치.
  14. 각각 다른 위치에 배치되는 복수의 피제어 회로에 클럭을 제공하는 클럭 제공 회로에 있어서,
    상기 복수의 피제어 회로는 제1 피제어 회로군과 제2 피제어 회로군을 구비하며,
    상기 제1 의 피제어 회로군을 따라서 설치된 제1 왕복 배선과,
    상기 제2 피제어 회로군을 따라서 설치된 제2 왕복 배선과,
    상기 제1 및 제2 왕복 배선의 각각의 왕로 배선에 제1 클럭을 출력하는 메인 클럭 구동 회로와,
    상기 제1 피제어 회로군의 피제어 회로의 부근에 각각 배치되어, 상기 제1 클럭이 상기 제1 왕복 배선의 왕로 배선을 통해 전파된 포워드 클럭 및 상기 제1 왕복 배선의 귀로 배선을 통해 전파된 백 클럭이 제공되며, 상기 포워드 클럭과 백 클럭의 중간 위상을 갖는 로컬 클럭을 발생시켜 각각 대응하는 피제어 회로에 상기 로컬 클럭을 제공하는 복수의 제1 로컬 클럭 구동 회로와,
    상기 제2 피제어 회로군의 피제어 회로 부근에 각각 배치되어, 상기 제1 클럭이 상기 제2 왕복 배선의 왕로 배선을 통해 전파된 포워드 클럭 및 상기 제2 왕복 배선의 귀로 배선을 통해 전파된 백 클럭이 제공되며, 상기 포워드 클럭과 백클럭의 중간 위상을 갖는 로컬 클럭을 발생하여 각각 대응하는 피제어 회로에 상기 로컬 클럭을 제공하는 복수의 제2 로컬 클럭 구동 회로와,
    상기 제2 왕복 배선상에 설치되어, 상기 제1 및 제2 왕복 배선의 귀로 배선을 통해 전파된 백 클럭의 위상이 일치하는 지연 특성을 갖는 왕복 배선 지연 회로를 구비하는 것을 특징으로 하는 클럭 제공 회로.
  15. 제14항에 있어서, 상기 제1 및 제2 왕복 배선의 귀로 배선을 통해 전파된 백 클럭의 위상을 비교하는 위상 비교 회로를 구비하며,
    상기 왕복 배선 지연 회로는 상기 위상 비교 회로의 출력에 응답하여, 상기 왕복 배선 지연 회로의 지연량이 상기 2개의 백 클럭의 위상을 일치시키도록 제어되는 것을 특징으로 하는 클럭 제공 회로.
  16. 각각 다른 위치에 배치되는 복수의 피제어 회로에 클럭을 제공하는 클럭 제공 회로에 있어서,
    상기 복수의 피제어 회로는 제1 피제어 회로군과 제2 피제어 회로군을 구비하며,
    상기 제1 피제어 회로군을 따라서 설치된 제1 왕복 배선과,
    상기 제2 피제어 회로군을 따라서 설치된 제2 왕복 배선과,
    상기 제1 피제어 회로군을 따라서 설치된 제1 내부 클럭 제공 배선과,
    상기 제2 피제어 회로군을 따라서 설치된 제2 내부 클럭 제공 배선과,
    상기 제1 및 제2 왕복 배선의 왕로 배선에 제1 클럭을 출력하고, 상기 제1 및 제2 내부 클럭 제공 배선에 상기 제1 클럭보다도 주기가 짧은 제2 클럭을 출력하는 메인 클럭 구동 회로와,
    상기 제1 제어 회로군의 피제어 회로의 부근에 각각 배치되어, 상기 제1 클럭이 상기 제1 왕복 배선의 왕로 배선을 통해 전파된 포워드 클럭과 상기 제1 왕복 배선의 귀로 배선을 통해 전파된 백 클럭이 제공되고, 상기 제1 내부 클럭 제공 배선을 통해 전파된 제2 클럭이 제공되며, 상기 포워드 클럭과 백 클럭의 중간 위상에 일치하도록 상기 제공된 제2 클럭의 위상을 지연시켜, 상기 제2 클럭의 지연 클럭을 로컬 클럭으로서 각각 대응하는 피제어 회로에 제공하는 복수의 제1 로컬 클럭 구동 회로와,
    상기 제2 피제어 회로군의 피제어 회로 부근에 각각 배치되어, 상기 제1 클럭이 상기 제2 왕복 배선의 왕로 배선을 통해 전파된 포워드 클럭과 상기 제2 왕복 배선의 귀로 배선을 통해 전파된 백 클럭이 제공되고, 상기 제2 내부 클럭 제공 배선을 통해 전파된 제2 클럭이 제공되며, 상기 포워드 클럭과 백 클럭의 중간 위상에 일치하도록 상기 제공된 제2 클럭의 위상을 지연시켜, 상기 제2 클럭의 지연 클럭을 로컬 클럭으로서 각각 대응하는 피제어 회로에 제공하는 복수의 제2 로컬 클럭 구동 회로와,
    상기 제2 왕복 배선상에 설치되어, 상기 제1 및 제2 왕복 배선의 귀로 배선을 통해 전파된 백 클럭의 위상이 일치하는 지연 특성을 갖는 왕복 배선 지연 회로를 구비하는 것을 특징으로 하는 클럭 제공 회로.
  17. 제16항에 있어서, 상기 제1 및 제2 왕복 배선의 귀로 배선을 통해 전파된 백 클럭의 위상을 비교하는 위상 비교 회로를 구비하며,
    상기 왕복 배선 지연 회로는 상기 위상 비교 회로의 출력에 응답하여, 상기 왕복 배선 지연 회로의 지연량이 상기 2개의 백 클럭의 위상을 일치시키도록 제어되는 것을 특징으로 하는 클럭 제공 회로.
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