JP5211161B2 - 試験装置および試験方法 - Google Patents

Description

本発明は、試験装置および試験方法に関する。特に本発明は、被試験デバイスを試験する試験装置および試験方法に関する。本出願は、下記の日本出願に関連し、下記の日本出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．特願２００８−１４４５８３ 出願日 ２００８年６月２日

ＤＲＡＭ等の半導体メモリは、１つのアドレス情報に基づき複数のデータを連続して転送するバースト転送をすることができる。特許文献１には、このような半導体メモリを試験する試験装置が記載されている。

特許文献１に記載された試験装置に備えられるパターン発生器は、低速な試験サイクルでメインパターンを発生し、メインパターン毎に当該メインパターンに応じた複数のサブパターンを並列に発生する。そして、このパターン発生器は、複数のサブパターンを多重化して出力する。このようなパターン発生器を備える試験装置は、低速な試験サイクルで動作しながら、高速な転送レートのデータを被試験メモリに与えることができる。

特開平９−４３３１７号公報

ところで、特許文献１に記載されたパターン発生器は、試験サイクル内の先頭の分割サイクルのサブパターンを、メインパターンをそのまま遅延して発生している。従って、このパターン発生器によりバースト転送のための試験パターンを発生させる場合、試験装置は、ダミーサイクル等を挿入して試験サイクル内の先頭の分割サイクルにバースト転送の先頭のサブパターンが発生されるように調整された試験プログラムを実行しなければならなかった。この結果、特許文献１に記載された試験装置では、試験時間が長期化し、また、試験プログラムの作成の自由度が小さくなっていた。

上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、試験サイクル毎に、前記被試験デバイスを試験するためのメインパターンを発生するメインパターン発生部と、メインパターンに基づいて、試験サイクル期間を分割した複数の分割サイクルのそれぞれに対応するサブパターンをそれぞれ発生する複数のサブパターン発生部と、前記複数のサブパターン発生部が発生した複数のサブパターンを、前記複数の分割サイクル毎に切り替えて多重化した試験パターンを前記被試験デバイスに供給する試験信号供給部と、前記複数のサブパターン発生部のそれぞれに対し、前記メインパターン発生部からのメインパターンおよび前記メインパターン発生部からのメインパターンを試験サイクル遅延させたメインパターンのいずれを供給するかをそれぞれ選択する複数の遅延選択部と、を備える試験装置、および、試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

図１は、本実施形態に係る試験装置１０の構成を被試験メモリ３００とともに示す。 図２は、パターン発生器２０の構成を示す。 図３は、遅延選択部４８の構成の一例を示す。 図４は、４個のサブパターン発生部４６を有するパターン発生器２０により発生される、メインパターン、サブパターン、およびサブパターンを多重化した試験パターンの一例を示す。 図５は、本実施形態の変形例に係るパターン発生器２０の構成を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成を被試験メモリ３００とともに示す。試験装置１０は、試験信号を被試験メモリ３００に与える。そして、試験装置１０は、期待値と、当該試験信号に応じて被試験メモリ３００から出力された応答信号とを比較することにより、被試験メモリ３００を試験する。なお、試験装置１０は、被試験メモリ３００に代えて、メモリ以外の被試験デバイスを試験してもよい。

試験装置１０は、パターン発生器２０と、タイミング発生器２２と、波形成形部２４と、ドライバ２６と、レベルコンパレータ２８と、タイミングコンパレータ３０と、判定部３２と、フェイルメモリ３４とを備える。パターン発生器２０は、被試験メモリ３００に与える試験信号の波形を指定する試験パターン、および、試験信号を与えたことに応じて被試験メモリ３００から出力されるべき応答信号の期待値を表わす試験パターンを発生する。さらに、パターン発生器２０は、一例として、フェイルメモリ３４に与えるアドレスを表わすパターンを発生してもよい。また、パターン発生器２０は、試験信号の波形変化（エッジ）のタイミングおよび応答信号と期待値との比較タイミングを表わすタイミング情報を発生する。

タイミング発生器２２は、パターン発生器２０から受け取ったタイミング情報に基づき、被試験メモリ３００との間で信号を授受するタイミングを指定するタイミング信号を発生する。タイミング発生器２２は、一例として、試験信号の波形変化のタイミングを指定するタイミング信号および応答信号と期待値との比較タイミングを指定するタイミング信号を発生してよい。

波形成形部２４は、タイミング発生器２２から与えられたタイミング信号を基準として、試験パターンを成形した試験信号を生成する。波形成形部２４は、一例として、試験パターンにより指定された波形であって、タイミング信号のタイミングにおいてレベルが変化する波形を有する試験信号を生成してよい。

ドライバ２６は、波形成形部２４により生成された試験信号を被試験メモリ３００に供給する。レベルコンパレータ２８は、試験信号に応じて被試験メモリ３００から出力された応答信号を受け取り、受け取った応答信号のレベルに応じた論理値を表す論理値信号を出力する。

タイミングコンパレータ３０は、レベルコンパレータ２８が出力した論理値信号により表された論理値を、タイミング発生器２２から与えられたタイミング信号のタイミングで取り込む。判定部３２は、タイミングコンパレータ３０が取り込んだ論理値と、パターン発生器２０により発生された試験パターンにより指定された期待値とを比較して、比較結果を出力する。判定部３２は、一例として、タイミングコンパレータ３０が取り込んだ論理値と期待値とが一致する場合には、パスを表わす比較結果を出力し、タイミングコンパレータ３０が取り込んだ論理値と期待値とが一致しない場合には、フェイルを表わす比較結果を出力してよい。フェイルメモリ３４は、判定部３２による判定結果を記憶する。

図２は、パターン発生器２０の構成を示す。パターン発生器２０は、シーケンス制御部４２と、メインパターン発生部４４と、複数のサブパターン発生部４６と、複数の遅延選択部４８と、試験信号供給部５０とを有する。

シーケンス制御部４２は、順次に実行されるべき試験命令の列が記述された試験プログラムを実行する。シーケンス制御部４２は、試験が開始されると、試験プログラムに記述された試験命令を、試験サイクル毎に１ずつ順次に読み出して実行する。

メインパターン発生部４４は、被試験メモリ３００を試験するためのメインパターンを発生する。より詳しくは、メインパターン発生部４４は、試験サイクル毎に、シーケンス制御部４２が実行した試験命令に対応付けられたメインパターンを発生する。

メインパターン発生部４４は、被試験メモリ３００との間でデータをバースト転送する場合、試験サイクル毎に、被試験メモリ３００に対してバースト転送する複数のサブパターンを生成するためのメインパターンを発生する。この場合において、メインパターン発生部４４は、一例として、バースト転送される複数のサブパターンのうち先頭のサブパターンをメインパターンとして出力してよい。

複数のサブパターン発生部４６のそれぞれは、試験サイクル毎に、メインパターンを対応する遅延選択部４８を介してメインパターン発生部４４から受け取る。複数のサブパターン発生部４６は、受け取ったメインパターンに基づいて、試験サイクル期間を分割した複数の分割サイクルのそれぞれに対応するサブパターンをそれぞれ発生する。

即ち、複数のサブパターン発生部４６のそれぞれは、試験サイクル期間を分割した複数の分割サイクルにそれぞれ対応付けられ、対応する分割サイクルの試験サイクル中における位置および与えられたメインパターンに応じたサブパターンを発生する。複数のサブパターン発生部４６のそれぞれは、一例として、対応する分割サイクルの試験サイクル期間中における位置に応じたオフセット量をメインパターンに加算してサブパターンを生成してよい。

また、複数のサブパターン発生部４６のそれぞれは、被試験メモリ３００との間でデータをバースト転送する場合、一例として、対応する分割サイクルがバースト転送の先頭サイクルである場合にメインパターンをサブパターンとして出力してよい。さらに、複数のサブパターン発生部４６のそれぞれは、一例として、対応する分割サイクルがバースト転送の先頭サイクル以外である場合にメインパターンに基づいて発生したサブパターンを出力してよい。

複数の遅延選択部４８のそれぞれは、複数のサブパターン発生部４６のそれぞれに対応して設けられる。複数の遅延選択部４８は、複数のサブパターン発生部４６のそれぞれに対し、メインパターン発生部４４からのメインパターンおよびメインパターン発生部４４からのメインパターンを試験サイクル遅延させたメインパターンのいずれを供給するかをそれぞれ選択して、選択したメインパターンを当該サブパターン発生部４６に供給する。

複数の遅延選択部４８のそれぞれは、被試験メモリ３００との間でデータをバースト転送する場合、一例として、対応するサブパターン発生部４６が、今回の試験サイクルに開始されるバースト転送のサブパターンを発生すべき場合にメインパターンを選択して、当該サブパターン発生部４６に供給してよい。さらに、複数の遅延選択部４８のそれぞれは、一例として、前回以前の試験サイクルに開始されたバースト転送の残りのサブパターンを発生すべき場合に遅延されたメインパターンを選択して、当該サブパターン発生部４６に供給してよい。複数の遅延選択部４８のそれぞれは、一例として、前回以前の試験サイクルに開始されたバースト転送の残りのサブパターンを発生すべき場合に、１試験サイクル分遅延されたメインパターンを選択して、当該サブパターン発生部４６に供給してよい。

複数の遅延選択部４８のそれぞれは、対応するサブパターン発生部４６が、今回の試験サイクルに開始されるバースト転送のサブパターンを発生するか、前回の試験サイクルに開始されたバースト転送の残りのサブパターンを発生するかを、試験サイクルにおける、バースト転送の先頭のサブパターンが発生される分割サイクルの位置に応じて判断してよい。即ち、複数の遅延選択部４８のそれぞれは、試験サイクルにおける、バースト転送の先頭のサブパターンが発生される分割サイクル以後の分割サイクルに対応するサブパターン発生部４６に対しては、今回の試験サイクルのメインパターンを供給してよい。また、複数の遅延選択部４８のそれぞれは、試験サイクルにおける、バースト転送の先頭のサブパターンが発生される分割サイクルよりも前の分割サイクルに対応するサブパターン発生部４６に対しては、前回の試験サイクルのメインパターンを供給してよい。さらに、複数の遅延選択部４８のそれぞれは、一例として、以上の判断をシーケンス制御部４２から与えられる制御信号に応じて行ってよい。

試験信号供給部５０は、複数のサブパターン発生部４６が発生した複数のサブパターンを、複数の分割サイクル毎に切り替えて多重化した試験パターンを生成する。そして、試験信号供給部５０は、生成した試験パターンを波形成形部２４に与えて、試験パターンに応じた試験信号を被試験メモリ３００に供給させる。さらに、試験信号供給部５０は、生成した試験パターンを判定部３２に与えて、応答信号と試験パターンに応じた期待値とを比較させてもよい。また、さらに、試験信号供給部５０は、生成した試験パターンを判定結果を記憶させるアドレスとしてフェイルメモリ３４に与えてもよい。

図３は、遅延選択部４８の構成の一例を示す。遅延選択部４８は、一例として、フリップフロップ６２と、セレクタ６４とを含んでよい。

フリップフロップ６２は、メインパターン発生部４４から発生されたメインパターンを１試験サイクル遅延させて出力する。セレクタ６４は、シーケンス制御部４２から与えられた制御信号に応じて、メインパターン発生部４４から発生されたメインパターンおよびフリップフロップ６２から出力されたメインパターンのいずれか一方を選択する。そして、セレクタ６４は、選択したメインパターンを対応するサブパターン発生部４６に供給する。このような構成の遅延選択部４８によれば、遅延されていないメインパターンまたは１試験サイクル分遅延されたメインパターンのいずれか一方をサブパターン発生部４６に供給することができる。

図４は、４個のサブパターン発生部４６を有するパターン発生器２０により発生される、メインパターン、サブパターン、およびサブパターンを多重化した試験パターンの一例を示す。図４は、連続する３試験サイクル（例えば、前回、今回、次回の試験サイクル）において発生されるメインパターン、サブパターンおよび試験パターンの一例を示す。

図４の（Ａ）は、メインパターン発生部４４が発生するメインパターンの発生タイミングの一例を示す。図４の（Ｂ）は、１番目のサブパターン発生部４６が発生するサブパターンの発生タイミングの一例を示す。図４の（Ｃ）は、２番目のサブパターン発生部４６が発生するサブパターンの発生タイミングの一例を示す。

図４の（Ｄ）は、３番目のサブパターン発生部４６が発生するサブパターンの発生タイミングの一例を示す。図４の（Ｅ）は、４番目のサブパターン発生部４６が発生するサブパターンの発生タイミングの一例を示す。図４の（Ｆ）は、１番目から４番目のサブパターン発生部４６が出力するサブパターンを多重化した後の試験パターンの一例を示す。

図４のＳ１、Ｓ２に示されるように、１番目および２番目のサブパターン発生部４６は、今回の試験サイクルにおいて、当該今回の試験サイクルのメインパターン（Ｐ_Ｎ）に基づいて、サブパターンを生成している。これに対して、図４のＳ３、Ｓ４に示されるように、３番目および４番目のサブパターン発生部４６は、今回の試験サイクルにおいて、前回の試験サイクルのメインパターン（Ｐ_Ｎ−１）に基づいて、サブパターンを生成している。

このように、パターン発生器２０は、前回の試験サイクルのメインパターンに応じて発生される末尾のサブパターンと、今回の試験サイクルのメインパターンに応じて発生される先頭のサブパターンとの境界が、試験サイクル中のいずれの位置であっても、試験パターンを発生することができる。従って、パターン発生器２０は、例えばバースト転送の先頭のサブパターンを、試験サイクルの先頭以外の分割サイクルに発生させることができる。

このように、本実施形態に係る試験装置１０によれば、ダミーサイクルを挿入して試験サイクル期間における先頭の分割サイクルにバースト転送の先頭のサブパターンが発生されるように調整された試験プログラムを実行しなくても、被試験メモリ３００との間でデータをバースト転送して試験することができる。これにより、試験装置１０によれば、試験時間を短期化することができ、また、試験プログラムの作成の自由度を大きくすることができる。

図５は、本実施形態の変形例に係るパターン発生器２０の構成を示す。本変形例に係るパターン発生器２０は、図２に示されたパターン発生器２０と略同一の構成および機能を採るので、以下、図２に示されたパターン発生器２０が有する部材と略同一の構成および機能の部材には図中に同一の符号を付けて、以下相違点を除き説明を省略する。

変形例に係るパターン発生器２０は、シーケンス制御部４２と、第１のメインパターン発生部４４−１と、第２のメインパターン発生部４４−２と、複数のサブパターン発生部４６と、複数の第１の４８−１と、複数の第２の遅延選択部４８−２と、複数のパターン選択部７０と、試験信号供給部５０とを有する。

第１のメインパターン発生部４４−１および第２のメインパターン発生部４４−２のそれぞれは、図２に示されたメインパターン発生部４４と同一の構成および機能を有する。このような第１のメインパターン発生部４４−１および第２のメインパターン発生部４４−２は、１の試験サイクル中に２個のメインパターンを並行して発生することができる。

また、第２のメインパターン発生部４４−２は、一例として、第１のメインパターン発生部４４−１が発生したメインパターンに基づくバースト転送が中断される場合における次のバースト転送のためのメインパターンを発生してよい。より具体的には、第２のメインパターン発生部４４−２は、被試験メモリ３００に対してバースト転送するデータを途中で中断する場合における（即ち、バーストチョップする場合における）、次のバース転送のためのメインパターンを発生してよい。

複数の第１の遅延選択部４８−１は、第１のメインパターン発生部４４−１に対応して設けられ、第１のメインパターン発生部４４−１からメインパターンを受け取る。また、複数の第１の遅延選択部４８−１のそれぞれは、複数のサブパターン発生部４６のそれぞれに対応して設けられ、図２に示された遅延選択部４８と同一の構成および機能を有する。

複数の第２の遅延選択部４８−２は、第２のメインパターン発生部４４−１に対応して設けられ、第２のメインパターン発生部４４−１からメインパターンを受け取る。また、複数の第２の遅延選択部４８−２のそれぞれは、複数のサブパターン発生部４６のそれぞれに対応して設けられ、図２に示された遅延選択部４８と同一の構成および機能を有する。

複数のパターン選択部７０のそれぞれは、複数のサブパターン発生部４６のそれぞれに対応して設けられる。複数のパターン選択部７０は、それぞれが対応する第１の遅延選択部４８−１から出力されるメインパターンおよび第２の遅延選択部４８−２から出力されるメインパターンの一方を選択して対応するサブパターン発生部４６に供給する。

また、複数のパターン選択部７０は、一例として、第１メインパターン発生部４４−１が発生したメインパターンに基づくバースト転送が中断される試験サイクルにおいて、次のバースト転送のサブパターンを発生すべきサブパターン発生部４６に対して、第２遅延選択部４８−２からのメインパターンを供給してもよい。また、複数のパターン選択部７０は、一例として、対応する第１の遅延選択部４８−１および第２の遅延選択部４８−２を交互に選択して、対応するサブパターン発生部４６に供給してよい。複数のパターン選択部７０は、一例として、所定期間毎に交互に対応する第１の遅延選択部４８−１および第２の遅延選択部４８−２を交互に選択してよい。

このような変形例に係るパターン発生器２０によれば、異なる２つの試験パターンを並行して生成し、切り換えて出力することができる。これにより、パターン発生器２０によれば、バースト転送を途中で中断した場合における次のバース転送のための試験パターンを切り換えて出力することができる。さらに、パターン発生器２０によれば、このような場合において、バースト転送が中断された後の次のバースト転送の先頭のサブパターンを、試験サイクルの先頭以外の分割サイクルに発生させることができる。また、パターン発生器２０によれば、異なる２つの試験パターンを並行して生成して、交互に出力することもできる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 試験装置、２０ パターン発生器、２２ タイミング発生器、２４ 波形成形部、２６ ドライバ、２８ レベルコンパレータ、３０ タイミングコンパレータ、３２ 判定部、３４ フェイルメモリ、４２ シーケンス制御部、４４ メインパターン発生部、４６ サブパターン発生部、４８ 遅延選択部、５０ 試験信号供給部、６２ フリップフロップ、６４ セレクタ、７０ パターン選択部、３００ 被試験メモリ

Claims (6)

1. 被試験デバイスを試験する試験装置であって、
   試験サイクル毎に、前記被試験デバイスを試験するためのメインパターンを発生するメインパターン発生部と、
   メインパターンに基づいて、試験サイクル期間を分割した複数の分割サイクルのそれぞれに対応するサブパターンをそれぞれ発生する複数のサブパターン発生部と、
   前記複数のサブパターン発生部が発生した複数のサブパターンを、前記複数の分割サイクル毎に切り替えて多重化した試験パターンを前記被試験デバイスに供給する試験信号供給部と、
   前記複数のサブパターン発生部のそれぞれに対し、前記メインパターン発生部からのメインパターンおよび前記メインパターン発生部からのメインパターンを試験サイクル遅延させたメインパターンのいずれを供給するかをそれぞれ選択する複数の遅延選択部と、
   を備え、
   前記メインパターン発生部は、試験サイクル毎に、前記被試験デバイスに対してバースト転送する複数のサブパターンを生成するためのメインパターンを発生し、
   前記複数の遅延選択部のそれぞれは、対応するサブパターン発生部が、今回の試験サイクルに開始されるバースト転送のサブパターンを発生すべき場合にメインパターンを選択し、前回以前の試験サイクルに開始されたバースト転送の残りのサブパターンを発生すべき場合に遅延されたメインパターンを選択して、当該サブパターン発生部に供給する
   試験装置。
2. 前記メインパターン発生部は、バースト転送される前記複数のサブパターンのうち先頭のサブパターンをメインパターンとして出力し、
   前記複数のサブパターン発生部のそれぞれは、対応する分割サイクルがバースト転送の先頭サイクルである場合にメインパターンをサブパターンとして出力し、対応する分割サイクルがバースト転送の先頭サイクル以外である場合にメインパターンに基づいて発生したサブパターンを出力する
   請求項１に記載の試験装置。
3. 第１および第２の前記メインパターン発生部と、
   前記第１のメインパターン発生部に対応して設けられた複数の第１の遅延選択部と、
   前記第２のメインパターン発生部に対応して設けられた複数の第２の遅延選択部と、
   それぞれが対応する第１の遅延選択部から出力されるメインパターンおよび第２の遅延選択部から出力されるメインパターンの一方を選択して対応する前記サブパターン発生部に供給する複数のパターン選択部と、
   を備える請求項１または２に記載の試験装置。
4. 前記第２のメインパターン発生部は、前記第１のメインパターン発生部が発生したメインパターンに基づくバースト転送が中断される場合における次のバースト転送のためのメインパターンを発生し、
   前記第１のメインパターン発生部が発生したメインパターンに基づくバースト転送が中断される試験サイクルにおいて、前記複数のパターン選択部は、次のバースト転送のサブパターンを発生すべき前記サブパターン発生部に対して、前記第２の遅延選択部からのメインパターンを供給する
   請求項３に記載の試験装置。
5. 前記第１のメインパターン発生部および前記第２のメインパターン発生部は、メインパターンを並行して発生し、
   前記複数のパターン選択部のそれぞれは、対応する前記第１の遅延選択部および前記第２の遅延選択部を交互に選択する
   請求項３に記載の試験装置。
6. 被試験デバイスを試験する試験装置で実行される試験方法であって、
   前記試験装置は、
   試験サイクル毎に、前記被試験デバイスを試験するためのメインパターンを発生するメインパターン発生部と、
   メインパターンに基づいて、試験サイクル期間を分割した複数の分割サイクルのそれぞれに対応するサブパターンをそれぞれ発生する複数のサブパターン発生部と、
   前記複数のサブパターン発生部が発生した複数のサブパターンを、前記複数の分割サイクル毎に切り替えて多重化した試験パターンを前記被試験デバイスに供給する試験信号供給部と
   を備え、
   前記複数のサブパターン発生部のそれぞれに対し、前記メインパターン発生部からのメインパターンおよび前記メインパターン発生部からのメインパターンを試験サイクル遅延させたメインパターンのいずれを供給するかをそれぞれ選択し、
   前記メインパターン発生部は、試験サイクル毎に、前記被試験デバイスに対してバースト転送する複数のサブパターンを生成するためのメインパターンを発生し、
   対応するサブパターン発生部が、今回の試験サイクルに開始されるバースト転送のサブパターンを発生すべき場合にメインパターンを選択し、前回以前の試験サイクルに開始されたバースト転送の残りのサブパターンを発生すべき場合に遅延されたメインパターンを選択して、当該サブパターン発生部に供給する
   試験方法。

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