JP2012185036A - 試験装置 - Google Patents

Abstract

【課題】高速モード時において自由度の高いパターンデータを生成する。
【解決手段】予め定められた試験レートに同期してそれぞれ入力される入力パターンに応じたパターンデータを出力する複数のパターン出力部を備え、それぞれのパターン出力部は、通常モードおよび高速モードの２つの動作モードを有し、高速モードにおいて、それぞれのパターン出力部は、自己のパターン出力部に入力される入力パターンに対応するパターンデータ、および、他のパターン出力部に入力される入力パターンに対応するパターンデータのそれぞれを、複数の分割レートに対するパターンデータのうちの少なくとも一つとして出力する試験装置を提供する。
【選択図】図２

Description

本発明は、試験装置に関する。

従来、メモリ等のデバイスを試験する試験装置として、ＤＤＲ方式等の高速デバイスを試験する装置が知られている（例えば、特許文献１参照）。このような試験装置は、所定の試験レートごとに１個のパターンデータを生成する通常モードと、試験レートごとに複数個のパターンデータを生成する高速モードとを有する。
特許文献１ 特開２０００−１１６９２号公報

試験装置は、予め定められた複数のパターンを記憶し、試験レートごとに指定されるパターンを出力するデータメモリを有する。データメモリの各パターンが複数個のパターンデータ分のビットを有することで、試験レートごとに複数個のパターンデータを生成することができる。

例えば、各パターンは、試験レートの前半部分に対応する前半用ビット列と、試験レートの後半部分に対応する後半用ビット列とを有する。前半用ビット列に応じて前半のパターンデータを生成し、後半用ビット列に応じて後半のパターンデータを生成することで、倍速のパターンデータを生成することができる。また、前半用ビット列および後半用ビット列が同一となるパターンを選択することで、通常モードにおけるパターンデータを生成することができる。

しかし、データメモリのパターンを指定する指定信号のビット数は、通常モードで発生すべきパターンの個数に応じて定められている場合がある。例えば、被試験デバイスに入力するデータパターンＰＡＴが１／０の２値を有し、被試験デバイスの出力信号と比較する期待値パターンＥＸＰがＨ／Ｌ／Ｚ／Ｈの４値を有する場合、通常モードでは２＋４＝６個のパターンを発生できればよい。この場合、指定信号のビット数は３ビットに設定される。

これに対し、倍速モードにおいては、試験レート内のデータパターンＰＡＴは、（前半データ，後半データ）＝（０，０）、（１，０）、（０，１）、（１，１）の４種類となる。同様に、試験レート内の期待値パターンＥＸＰは、４×４＝１６種類となる。このため、３ビットの指定信号では、倍速モードにおける全パターンを指定することができない。

例えば、３ビットの指定信号では８個のパターンを指定できるので、４個のパターンにデータパターンＰＡＴを割り当てると、期待値パターンＥＸＰには４個のパターンしか割り当てることができない。このため、倍速の期待値パターンＥＸＰを生成することができなくなる。

本発明の第１の態様においては、パターンデータに基づいて被試験デバイスを試験する試験装置であって、予め定められた試験レートに同期してそれぞれ入力される入力パターンに応じたパターンデータを出力する複数のパターン出力部を備え、それぞれのパターン出力部は、試験レート内で１個のパターンデータを出力する通常モード、および、試験レートを分割した複数の分割レートのそれぞれにおいてパターンデータを出力する高速モードの２つの動作モードを有し、高速モードにおいて、それぞれのパターン出力部は、自己のパターン出力部に入力される入力パターンに対応するパターンデータ、および、他のパターン出力部に入力される入力パターンに対応するパターンデータのそれぞれを、複数の分割レートに対するパターンデータのうちの少なくとも一つとして出力する試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

パターンデータに基づいて被試験デバイス２００を試験する試験装置１００の構成例を示す。 パターン出力部３０の構成例を示す。 データメモリ３２が記憶するテーブルの一例を示す。 波形整形部３６が出力するパターンデータの一例を示す。 パターン出力部３０の他の構成例を示す。 パターン出力部３０の他の構成例を示す。 第２のパターン出力部３０の他の構成例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、パターンデータに基づいて被試験デバイス２００を試験する試験装置１００の構成例を示す。被試験デバイス２００は、例えばメモリ、論理回路、および、アナログ回路の少なくとも一つを含むデバイスである。被試験デバイス２００は、例えば半導体デバイスであってよい。

試験装置１００は、被試験デバイス２００に、パターンデータに応じた試験信号を入力する。試験装置１００は、試験信号に応じて被試験デバイス２００が出力する出力信号の値と、パターンデータに応じた期待値とを比較することで被試験デバイス２００の良否を判定する。試験装置１００は、複数の入出力部１０（本例では入出力部１０−１および入出力部１０−２）を備える。

それぞれの入出力部１０は、被試験デバイス２００の異なるピン、または、異なる被試験デバイス２００に接続される。それぞれの入出力部１０は、被試験デバイス２００に試験信号を入力し、また、被試験デバイス２００から出力信号を受け取る。

それぞれの入出力部１０は、パターン発生部１２、パターン出力部３０、ドライバ１４、コンパレータ１６、比較部１８、および、判定部２０を有する。パターン発生部１２は、予め定められた試験レートに同期して入力パターンＬＰＡＴを出力する。試験レートは、予め定められた周期を有する。

入力パターンＬＰＡＴは、試験レートの対応するサイクルにおける試験信号の論理値、および、出力信号の期待値の少なくとも一方を規定する。また、それぞれの入出力部１０は、試験レート内で試験信号の論理値が１回遷移し得る通常モード、および、試験レートを分割した複数の分割レート内で試験信号の論理値が遷移し得る高速モードの２つの動作モードを有する。

パターン発生部１２は、予め定められたアルゴリズムに応じて入力パターンＬＰＡＴを発生するアルゴリズムパターン発生回路を有してよい。また、パターン発生部１２は、予め定められたシーケンスに応じて入力パターンＬＰＡＴを発生するシーケンシャルパターン発生回路を有してもよい。当該アルゴリズムおよび当該シーケンスは、試験装置１００の利用者が設定できる。

パターン出力部３０には、試験レートに同期して、パターン発生部１２から入力パターンＬＰＡＴが入力される。それぞれの入出力部１０におけるパターン出力部３０は、自己の入出力部１０に設けられたパターン発生部１２、および、他の少なくとも一つの入出力部１０に設けられたパターン発生部１２から、入力パターンＬＰＡＴを受け取る。

パターン出力部３０は、入力される入力パターンＬＰＡＴに応じたパターンデータを出力する。パターンデータは、ドライバ１４に入力するデータパターンＰＡＴを示すビット、ドライバ１４を動作させるか否かを制御するイネーブルパターンＤＲＥを示すビット、および、比較部１８に入力する期待値パターンＥＸＰを示すビットを含む。例えばパターンデータは、２ビットのデータパターンＰＡＴ、２ビットのイネーブルパターンＤＲＥ、および、２ビットの期待値パターンＥＸＰを含む。

通常モードにおいて、パターン出力部３０は、試験レート内で１個のパターンデータを出力する。このときパターン出力部３０は、対応するパターン発生部１２から自己に入力される入力パターンＬＰＡＴに対応してパターンデータを出力する。

高速モードにおいて、パターン出力部３０は、試験レートを分割した複数の分割レートのそれぞれにおいてパターンデータを出力する。このときパターン出力部３０は、対応するパターン発生部１２（例えば、パターン発生部１２−１）から自己に入力される入力パターンＬＰＡＴに対応するパターンデータを生成する。また、パターン出力部３０は、他の入出力部１０におけるパターン発生部１２（例えば、パターン発生部１２−２）から他のパターン出力部３０に入力される入力パターンＬＰＡＴに対応するパターンデータを生成する。そして、それぞれのパターンデータを、複数の分割レートに対するパターンデータのうちの少なくとも一つとして出力する。

ドライバ１４は、パターン出力部３０に対応して設けられる。ドライバ１４は、対応するパターン出力部３０が出力するデータパターンＰＡＴに応じた試験信号を出力する。ドライバ１４は、試験レートの各サイクルにおけるデータパターンＰＡＴに応じた論理値の試験信号を出力してよい。また、ドライバ１４は、対応するパターン出力部３０が出力するイネーブルパターンＤＲＥに応じて、試験信号を出力するか否かを切り替える。

コンパレータ１６は、被試験デバイス２００の出力信号を受け取り、出力信号の論理値を検出する。コンパレータ１６は、試験レートおよび動作モードに応じた周期で、出力信号の論理値をサンプリングしてよい。例えば通常モードの場合、コンパレータ１６は、試験レートの各サイクルにおいて、出力信号の論理値を１回サンプリングする。また、試験レートを２分割する高速モードの場合、コンパレータ１６は、各分割レートにおいて、出力信号の論理値を１回サンプリングする。

比較部１８は、パターン出力部３０に対応して設けられる。比較部１８は、対応するパターン出力部３０が出力する期待値パターンＥＸＰに応じた期待値と、被試験デバイス２００の出力信号の値とを比較する。本例の比較部１８は、コンパレータ１６が出力する論理値と期待値とを比較する。

判定部２０は、比較部１８における比較結果に基づいて、被試験デバイス２００の良否を判定する。判定部２０は、比較部１８が出力信号の値と期待値との不一致を検出した場合に、被試験デバイス２００を不良と判定してよく、また、所定の期間内において、比較部１８が出力信号の値と期待値との不一致を検出する回数に基づいて、被試験デバイス２００の良否を判定してもよい。

図２は、パターン出力部３０の構成例を示す。それぞれのパターン出力部３０は、複数のデータメモリ３２（本例ではデータメモリ３２−Ａおよびデータメモリ３２−Ｂ）、入力切替部３４、および、波形整形部３６を有する。複数のデータメモリ３２は、高速モードにおける複数の分割レートに対応して設けられる。例えば、高速モードにおいて試験レートが最大Ｎ分割される場合、データメモリ３２はＮ個設けられる。

それぞれのデータメモリ３２は、入力パターンＬＰＡＴとパターンデータとの関係を示すテーブルを記憶する。それぞれのデータメモリ３２は、入力される入力パターンＬＰＡＴに対応するパターンデータを出力する。データメモリ３２は、各分割レートにおいてパターンデータを出力する。

それぞれのデータメモリ３２は、試験信号の各論理値および期待値の各論理値の全パターンを生成できるパターンデータが記憶される。データメモリ３２において、パターンデータを指定する指定信号（例えばアドレス信号）のビット数ｋは、試験信号の各論理値および期待値の各論理値の全パターンを指定できる最小の値であってよい。例えば、試験信号の各論理値および期待値の各論理値の全パターンがｍ種類である場合、ビット数ｋは、ｍ≦２＾ｋを満たす最小の整数である。

入力切替部３４は、通常モードにおいては、対応するパターン発生部１２から自己のパターン出力部３０に入力される入力パターンＬＰＡＴを、それぞれのデータメモリ３２に入力する。入力切替部３４は、高速モードにおいては、他のパターン発生部１２から他のパターン出力部３０に入力される入力パターンＬＰＡＴを、少なくとも一つのデータメモリ３２に入力する。

本例では、高速モードにおいて試験レートを２分割する場合を説明する。この場合、それぞれのパターン出力部３０−１は、第１のデータメモリ３２−Ａおよび第２のデータメモリ３２−Ｂを有する。第１のパターン出力部３０−１における第１のデータメモリ３２−Ａには、第１のパターン出力部３０−１に対応する第１の入力パターンＬＰＡＴ１が入力される。また、第２のパターン出力部３０−２における第２のデータメモリ３２−Ｂには、第２のパターン出力部３０−２に対応する第２の入力パターンＬＰＡＴ２が入力される。

高速モードにおいて、第１のパターン出力部３０−１の入力切替部３４−１は、第２のパターン出力部３０−２の入力パターンＬＰＡＴ２を、第１のパターン出力部３０−１のいずれかのデータメモリ３２に入力する。また、第２のパターン出力部３０−２の入力切替部３４−２は、第１のパターン出力部３０−１の入力パターンＬＰＡＴ１を、第２のパターン出力部３０−２のいずれかのデータメモリ３２に入力する。

より具体的には、第１のパターン出力部３０−１における第１の入力切替部３４−１は、第１のパターン出力部３０−１における第２のデータメモリ３２−Ｂに入力する入力パターンＬＰＡＴを、動作モードｍｏｄｅに応じて切り替える。第１の入力切替部３４−１は、通常モードにおいては、第１の入力パターンＬＰＡＴ１を第２のデータメモリ３２−Ｂに入力し、高速モードにおいては、第２の入力パターンＬＰＡＴ２を第２のデータメモリ３２−Ｂに入力する。

第２のパターン出力部３０−２における第２の入力切替部３４−２は、第２のパターン出力部３０−２における第１のデータメモリ３２−Ａに入力する入力パターンＬＰＡＴを、動作モードｍｏｄｅに応じて切り替える。第２の入力切替部３４−２は、通常モードにおいて、第２の入力パターンＬＰＡＴ２を第１のデータメモリ３２−Ａに入力し、高速モードにおいては、第１の入力パターンＬＰＡＴ１を第１のデータメモリ３２−Ａに入力する。

波形整形部３６は、複数のデータメモリ３２が出力するパターンデータに応じた信号を出力する。波形整形部３６は、それぞれのデータメモリ３２が出力するパターンデータを、対応する分割レートにおいて出力する。本例の波形整形部３６は、第１のデータメモリ３２−Ａが出力するパターンデータを前半の分割レートにおいて出力し、第２のデータメモリ３２−Ｂが出力するパターンデータを後半の分割レートにおいて出力する。

なお、同一のパターン出力部３０に設けられるデータメモリ３２には、同一のテーブルが記憶される。このような構成により、それぞれの分割レートにおいて出力するパターンデータを、全パターンデータから選択することができる。このため、高速モードにおいても、自由度の高いパターンデータを生成することができる。また、通常モードにおいては、同一のパターン出力部３０に設けられるデータメモリ３２に、同一の入力パターンＬＰＡＴが入力されるので、それぞれの分割レートにおけるパターンデータが同一となり、試験レートに同期したパターンデータが出力される。

また、異なるパターン出力部３０のデータメモリ３２にも、同一のテーブルが記憶されてよい。この場合、高速モードにおいては、第１のパターン出力部３０−１および第２のパターン出力部３０−２が出力するパターンデータは同一となる。

また、第２のパターン出力部３０−２のデータメモリ３２には、第１のパターン出力部３０−１のデータメモリ３２とは、データパターンＰＡＴおよび期待値パターンＥＸＰに対応するビットの論理値が反転したテーブルが記憶されてもよい。この場合、高速モードにおいては、第１のパターン出力部３０−１および第２のパターン出力部３０−２が出力するパターンデータは反転したものとなる。このため、差動デバイスを試験する場合に有用となる。

図３は、データメモリ３２が記憶するテーブルの一例を示す。本例では、第１のパターン出力部３０−１のデータメモリ３２を例として説明する。上述したように、第１のデータメモリ３２−Ａおよび第２のデータメモリ３２−Ｂは、同一のテーブルを記憶する。

本例におけるテーブルの各ワードは、第０から第５までの６ビットを有する。第０および第１ビットが、データパターンＰＡＴを規定する。また、第２および第３ビットが、イネーブルパターンＤＲＥを規定する。また、第４および第５ビットが、期待値パターンＥＸＰを規定する。

本例のテーブルは、２種類のデータパターンＰＡＴに対応するパターンデータ"０"および"１"、ならびに、４種類の期待値パターンＥＸＰに対応するパターンデータ"Ｌ"、"Ｈ"、"Ｚ"および"Ｘ"を有する。期待値Ｌは、出力信号の信号レベルが所定の閾値ＶＯＬより低いことを示し、期待値Ｈは、出力信号の信号レベルが所定の閾値ＶＯＨより高いことを示す。なお、閾値ＶＯＨは、閾値ＶＯＬより高い。また、期待値Ｚは、出力信号の信号レベルが閾値ＶＯＬからＶＯＨの間であることを示し、期待値Ｘは、出力信号の信号レベルが任意のレベルであることを示す。

なお、パターンデータ"０"および"１"においては、イネーブルパターンＤＲＥはドライバ１４を動作させるイネーブルパターンを示し、パターンデータ"Ｌ"、"Ｈ"、"Ｚ"および"Ｘ"においては、イネーブルパターンＤＲＥはドライバ１４を無効にさせるディセーブルパターンを示す。

第１のデータメモリ３２−Ａにおける第０および第１ビットのパターンは、タイムスロットＴ１に割り当てられ、第２および第３のパターンは、タイムスロットＴ３に割り当てられ、第４および第５のパターンは、タイムスロットＴ５に割り当てられる。同様に、第２のデータメモリ３２−Ｂにおける第０および第１ビットのパターンは、タイムスロットＴ２に割り当てられ、第２および第３のパターンは、タイムスロットＴ４に割り当てられ、第４および第５のパターンは、タイムスロットＴ６に割り当てられる。

図４は、波形整形部３６が出力するパターンデータの一例を示す。本例では、第１のパターン出力部３０−１の波形整形部３６−１を例として説明する。波形整形部３６−１は、前半の分割レートにおけるデータパターンＰＡＴ、イネーブルパターンＤＲＥおよび期待値パターンＥＸＰとして、タイムスロットＴ１、Ｔ３、Ｔ５に対応するパターンを出力する。また、波形整形部３６−２は、後半の分割レートにおけるデータパターンＰＡＴ、イネーブルパターンＤＲＥおよび期待値パターンＥＸＰとして、タイムスロットＴ２、Ｔ４、Ｔ６に対応するパターンを出力する。

通常モードにおける波形整形部３６−１は、データメモリ３２−Ａおよびデータメモリ３２−Ｂの双方から、第１の入力パターンＬＰＡＴ１に対応するパターンデータを受け取る。つまり、波形整形部３６−１は、前半の分割レートおよび後半の分割レートにおいて同一のパターンデータを出力するので、試験レートに同期したパターンデータが出力される。

高速モードにおける波形整形部３６−１は、データメモリ３２−Ａから第１の入力パターンＬＰＡＴ１に対応するパターンデータを受け取り、データメモリ３２−Ｂから第２の入力パターンＬＰＡＴ２に対応するパターンデータを受け取る。このため、波形整形部３６−２は、試験レートを分割した前半の分割レートにおいて第１の入力パターンＬＰＡＴ１に対応するパターンデータを出力し、後半の分割レートにおいて第２の入力パターンＬＰＡＴ２に対応するパターンデータを出力する。つまり、波形整形部３６−１は、分割レートに同期したパターンデータを出力する。

このように、パターン出力部３０は、高速モード時における各分割レートで、異なる入力パターンＬＰＡＴに応じたパターンデータを出力することができる。このため、入力パターンのビット数を増大させずに、自由度の高い高速データを出力することができる。つまり、パターン発生部１２の回路規模を増大させずに、自由度の高い高速データを出力することができる。

図５は、パターン出力部３０の他の構成例を示す。本例のパターン出力部３０は、図２に関連して説明したパターン出力部３０の構成に加え、ピン選択部３８を更に備える。他の構成は、図２に関連して説明したパターン出力部３０と同一であってよい。

ピン選択部３８は、自己のパターン出力部３０とは異なる他のパターン出力部３０に入力される入力パターンＬＰＡＴを受け取る。ここで、他のパターン出力部３０に入力される入力パターンＬＰＡＴとは、それぞれのパターン出力部３０−ｋに対応するパターン発生部１２−ｋから入力される入力パターンを指す。

ピン選択部３８は、いずれかの入力パターンＬＰＡＴを選択して、対応する入力切替部３４に入力する。高速モード時において、入力切替部３４は、ピン選択部３８から受け取った入力パターンＬＰＡＴを、対応するデータメモリ３２に入力する。これにより、ピン選択部３８は、高速モードにおいて、他のいずれかのパターン出力部３０に入力される入力パターンＬＰＡＴを選択し、少なくとも一つのデータメモリ３２に入力させる。

このような構成により、様々なパターン出力部３０を組み合わせて、高速モード時に動作させることができる。このため、より自由度の高いパターンデータを生成することができる。

なお、第１データメモリ３２−Ａに対してピン選択部３８および入力切替部３４が設けられるパターン出力部３０と、第２データメモリ３２−Ｂに対してピン選択部３８および入力切替部３４が設けられるパターン出力部３０とが同数となるように、複数のパターン出力部３０が設けられてよい。また、回路基板上で隣接して設けられるパターン出力部３０は、一方が第１データメモリ３２−Ａに対してピン選択部３８および入力切替部３４が設けられるパターン出力部３０であり、他方が第２データメモリ３２−Ｂに対してピン選択部３８および入力切替部３４が設けられるパターン出力部３０であってよい。

また、パターン出力部３０−ａにおけるピン選択部３８が、パターン出力部３０−ｂに対応する入力パターンＬＰＡＴｂを選択する場合、パターン出力部３０−ｂにおけるピン選択部３８は、パターン出力部３０−ａに対応する入力パターンＬＰＡＴａを選択してよい。

図６は、パターン出力部３０の他の構成例を示す。本例のパターン出力部３０は、高速モード時において試験レートをＮ分割して動作する。なお、Ｎは３以上の整数である。図６においては、Ｎ＝３の例を示す。

それぞれのパターン出力部３０は、他のＮ−１個のパターン出力部３０に対応する入力パターンＬＰＡＴを分岐して受け取る。また、それぞれのパターン出力部３０は、Ｎ個のデータメモリ３２、Ｎ−１個の入力切替部３４、Ｎ−１個のピン選択部３８、および、波形整形部３６を備える。

パターン出力部３０−ｋ（但し、ｋは１からＮの整数）においては、Ｎ−１個の入力切替部３４は、ｋ番目のデータメモリ３２以外のデータメモリ３２に対応して設けられてよい。波形整形部３６は、１番目のデータメモリ３２が出力するパターンデータから、Ｎ番目のデータメモリ３２が出力するパターンデータまでを順番に配列したパターンデータに応じたパターンデータを出力する。

また、パターン出力部３０におけるｐ番目の入力切替部３４には、自己のパターン出力部３０に対応する入力パターンＬＰＡＴと、ｐ番目のパターン出力部３０に対応する入力パターンとが入力されてよい。また、図６に示すように、それぞれの入力切替部３４には、対応するピン選択部３８が選択した入力パターンと、自己のパターン出力部３０に対応する入力パターンＬＰＡＴとが入力されてもよい。

ピン選択部３８には、自己のパターン出力部３０以外の全てのパターン出力部３０に対応する入力パターンＬＰＡＴが入力されてよい。ピン選択部３８は、いずれかの入力パターンを選択して、対応する入力切替部３４に入力する。このような構成により、多様なパターンデータを生成することができる。

図７は、第２のパターン出力部３０の他の構成例を示す。本例の第２のパターン出力部３０は、図２または図５に関連して説明したいずれかのパターン出力部３０の構成に加え、反転制御部４６を更に備える。また、第２のパターン出力部３０は、演算部４２または信号反転部４４の一方を更に備えてもよい。

反転制御部４６は、第２のパターン出力部３０−２に、第１のパターン出力部３０−１とは反転した信号を出力させるか否かを制御する。例えば反転制御部４６は、第２のパターン出力部３０−２のそれぞれのデータメモリ３２に、第１のパターン出力部３０−１のデータメモリ３２と同一のテーブルを記憶させるか、パターンデータにおけるデータパターンＰＡＴおよび期待値パターンＥＸＰに対応するビットの論理値を反転させたテーブルを記憶させるかを制御する。これにより、第１のパターン出力部３０−１および第２のパターン出力部３０−２が出力する信号を差動信号にすることができる。

また、第２のパターン出力部３０−２が信号反転部４４を備える場合、反転制御部４６は、信号反転部４４を制御することで、第２のパターン出力部３０の信号を反転させるか否かを制御してもよい。信号反転部４４は、それぞれのデータメモリ３２が出力するパターンデータにおけるデータパターンＰＡＴおよび期待値パターンＥＸＰに対応するビットの論理値を反転して出力するか否かを切り替える。

また、第２のパターン出力部３０−２が演算部４２を備える場合、反転制御部４６は、演算部４２を制御することで、第２のパターン出力部３０の信号を反転させるか否かを制御してもよい。演算部４２は、それぞれのデータメモリ３２に入力される入力パターンＬＰＡＴを、そのまま通過させるか、異なる変換パターンに変換して出力するかを切り替える。

変換パターンは、元の入力パターンが選択するパターンデータとは、データパターンＰＡＴおよび期待値パターンＥＸＰに対応するビットの論理値が反転したパターンデータを指定するパターンである。例えば図３の例において、入力パターンＬＰＡＴがパターンデータ"０"を指定する場合、変換パターンはパターンデータ"１"を指定する。また、入力パターンＬＰＡＴがパターンデータ"Ｈ"を指定する場合、変換パターンはパターンデータ"Ｌ"を指定する。演算部４２は、予め定められたアルゴリズムまたはテーブル等によって、変換パターンを生成してよい。このような構成によっても、第１のパターン出力部３０−１および第２のパターン出力部３０−２が出力する信号を差動信号にすることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０・・・入出力部、１２・・・パターン発生部、１４・・・ドライバ、１６・・・コンパレータ、１８・・・比較部、２０・・・判定部、３０・・・パターン出力部、３２・・・データメモリ、３４・・・入力切替部、３６・・・波形整形部、３８・・・ピン選択部、４２・・・演算部、４４・・・信号反転部、４６・・・反転制御部、１００・・・試験装置、２００・・・被試験デバイス

Claims (9)

1. パターンデータに基づいて被試験デバイスを試験する試験装置であって、
   予め定められた試験レートに同期してそれぞれ入力される入力パターンに応じた前記パターンデータを出力する複数のパターン出力部を備え、
   それぞれのパターン出力部は、前記試験レート内で１個の前記パターンデータを出力する通常モード、および、前記試験レートを分割した複数の分割レートのそれぞれにおいて前記パターンデータを出力する高速モードの２つの動作モードを有し、
   前記高速モードにおいて、それぞれの前記パターン出力部は、自己の前記パターン出力部に入力される前記入力パターンに対応する前記パターンデータ、および、他の前記パターン出力部に入力される前記入力パターンに対応する前記パターンデータのそれぞれを、前記複数の分割レートに対する前記パターンデータのうちの少なくとも一つとして出力する試験装置。
2. それぞれの前記パターン出力部は、前記複数の分割レートに対応して設けられた複数のデータメモリを有し、
   それぞれのデータメモリは、前記入力パターンと前記パターンデータとの関係を示すテーブルを記憶し、入力される前記入力パターンに対応する前記パターンデータを出力する
   請求項１に記載の試験装置。
3. それぞれの前記パターン出力部は、
   前記通常モードにおいては、自己の前記パターン出力部に入力される前記入力パターンを、それぞれの前記データメモリに入力し、前記高速モードにおいては、他の前記パターン出力部に入力される前記入力パターンを、少なくとも一つの前記データメモリに入力する入力切替部と、
   前記複数のデータメモリが出力する前記パターンデータに応じた信号を出力する波形整形部と
   を更に有する請求項２に記載の試験装置。
4. それぞれの前記パターン出力部は、前記高速モードにおいて、他のいずれかの前記パターン出力部に入力される前記入力パターンを選択し、前記少なくとも一つの前記データメモリに入力させるピン選択部を更に有する
   請求項３に記載の試験装置。
5. 同一の前記パターン出力部に設けられる前記データメモリには、同一の前記テーブルが記憶される
   請求項２から４のいずれか一項に記載の試験装置。
6. 前記高速モードにおいて、
   第１のパターン出力部の前記入力切替部は、第２のパターン出力部の前記入力パターンを、前記第１のパターン出力部のいずれかの前記データメモリに入力し、
   前記第２のパターン出力部の前記入力切替部は、前記第１のパターン出力部の前記入力パターンを、前記第２のパターン出力部のいずれかの前記データメモリに入力する
   請求項３または４に記載の試験装置。
7. 前記第２のパターン出力部に、前記第１のパターン出力部とは反転した信号を出力させるか否かを制御する反転制御部を更に備える
   請求項６に記載の試験装置。
8. 同一の前記パターン出力部に設けられる前記データメモリには、同一の前記テーブルが記憶され、
   前記反転制御部は、前記第２のパターン出力部の前記データメモリに、前記第１のパターン出力部の前記データメモリと同一の前記テーブルを記憶させるか、前記パターンデータを反転させた前記テーブルを記憶させるかを制御する
   請求項７に記載の試験装置。
9. 前記複数のパターン出力部に対応して設けられ、対応する前記パターン出力部が出力する前記パターンデータに応じた試験信号を出力する複数のドライバと、
   前記複数のパターン出力部に対応して設けられ、対応する前記パターン出力部が出力する前記パターンデータに応じた期待値と、前記被試験デバイスの出力信号の値とを比較する複数の比較部と
   を更に備え、
   前記データメモリは、前記試験信号の論理値を示すビット、ドライバを動作させるか否かを制御するビット、および、前記期待値を示すビットを含む前記パターンデータを、それぞれの前記入力パターンに対応させた前記テーブルを記憶する
   請求項２から８のいずれか一項に記載の試験装置。

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