JP2012037441A - 半導体試験装置および半導体試験方法 - Google Patents

Abstract

【課題】レート信号が高速になった場合でも、タイミングエッジ発生回路のタイムラグの影響を抑制して、試験速度の高速化を図ることを目的とする。
【解決手段】ＤＵＴの試験を行うための波形を発生させる半導体試験装置１は、それぞれ異なるタイミングをタイミングデータとして記憶し、１周期の間に波形を変化させる最大回数分の個数を設けた複数のタイミングメモリ１０と、レート信号を基準としてタイミングデータのタイミングでタイミングエッジを発生し、タイミングメモリよりも多くの個数を設けた複数のタイミングエッジ発生回路１１と、任意のタイミングメモリから任意のタイミングエッジ発生回路１１にタイミングデータを入力させるマトリクス回路５と、タイミングエッジ発生回路１１が発生したタイミングエッジに基づいて波形を出力する波形出力部６と、を備えている。
【選択図】 図１

Description

本発明は被試験デバイスの試験を行う半導体試験装置および半導体試験方法に関するものである。

被試験デバイス（ＤＵＴ：Device Under Test）の試験を行う半導体試験装置が従来から用いられている。この種の半導体試験装置は、所定パターンの波形をＤＵＴに印加することにより、ＤＵＴは印加した波形に基づいて内部動作を行い、応答信号を出力する。そして、半導体試験装置内で応答信号を所定の基準パターンと比較することで、ＤＵＴの良否判定を行う。

一般的には、ＤＵＴの試験を行うために複数種類の波形パターンが用いられる。例えば、ＮＲＺ（Non Return to Zero）、ＲＺ（Return to Zero）、Ｒ１（Return to one）、ＳＢＣ（Surround-by-Complement）等がある。ＮＲＺはゼロには戻らない波形であり、ＲＺはゼロに戻る波形である。Ｒ１は１に戻る波形であり、ＳＢＣは「０」→「１」→「０」または「１」→「０」→「１」のように変化する波形である。

また、前記の４種類以外にもさらに複雑に変化するようなパターンの波形もある。ＤＵＴに印加する波形は一定周期ごとに発生しており、１周期の間に１回または複数回のタイミングエッジを発生させることで、任意のパターンの波形出力を行っている。この種の技術が特許文献１に開示されている。

特許文献１の図３に示されるように、それぞれ異なる遅延時間を記憶したメモリから出力される遅延データを切り替え回路で切り替えて、任意のタイミング調整用のディレーラインに遅延データを入力させている。これにより、切り替え回路は信号経路上ではなく遅延データの経路上に設けているため、タイミング精度のよい信号出力を行うことが可能になり、且つタイミング精度の良い信号出力を行うことができるため、非常に有利な効果を奏するものになる。

特開平８−２９３７６５号公報

この種の技術においては、タイミングエッジを発生させるタイミングエッジ発生回路（特許文献１のディレーラインに相当）に対応してタイミングエッジの時間を規定するタイミングメモリ（特許文献１のメモリに相当）を設けている。特許文献１の技術では、４つのメモリおよび同数のディレーラインを設けている。

つまり、タイミングエッジ発生回路とタイミングメモリとは１対１の関係で設けられており、切り替え回路により出力先が切り替えられるとしても、各タイミングメモリで発生したタイミングデータはそれぞれ異なるタイミングエッジ発生回路に入力させるようにしている。従って、タイミングエッジ発生回路とタイミングメモリとは同数になる。タイミングメモリの個数は１周期の間に波形変化を生じさせる最大回数と一致させており、これと同数のタイミングエッジ発生回路が設けられる。

例えば、前述のＮＲＺ、ＲＺ、Ｒ１、ＳＢＣの４種類の波形を出力する場合には、レート信号の間にＮＲＺは１回、ＲＺおよびＲ１は２回、ＳＢＣは３回の波形変化を生じる。よって、レート信号の間に最大３回の波形変化を生じ、このため３つのタイミングエッジを発生させる必要がある。従って、タイミングエッジ発生回路およびタイミングメモリは３つを設けるようにしている。

タイミングエッジ発生回路およびタイミングメモリは１周期の間の波形変化の最大回数の分だけを設ける必要があるが、逆にそれ以上の個数を設ける必要はない。タイミングエッジ発生回路およびタイミングメモリはそれぞれ所定の回路を構成しており、１周期の間の波形変化の最大回数よりも多くの個数を設けたとしても、それは不要な回路になる。このため、余分な回路により回路規模の複雑化・大型化を招来し、且つ回路の配置スペースに余裕がなくなる。従って、不要な回路は配置されない。

ところで、近年のＤＵＴの高速化に伴い、半導体試験装置も高速化の一途を辿っている。これに伴い、レート信号の周期も非常に短くなっている（高速になっている）。一方で、タイミングエッジ発生回路はレート信号を基準にして所定のタイミングでタイミングエッジを発生させているが、回路の連続駆動には時間的な制約がある。

つまり、タイミングエッジ発生回路は、タイミングエッジを発生させた後には所定時間経過後でなければ、次のタイミングエッジを発生させることはできない。これがタイミングエッジ発生回路のタイムラグになり、当該タイムラグは不可避的に発生する。従って、レート信号が高速化するのに伴い、タイミングエッジ発生回路のタイムラグがレート信号と同程度或いはそれよりも長くなる場合がある。

この場合、直前の周期で全てのタイミングエッジ発生回路を使用していると、次の周期では使用可能なタイミングエッジ発生回路が１つも存在しなくなる。例えば、ＮＲＺ、ＲＺ、Ｒ１、ＳＢＣの４種類の波形の場合にはタイミングエッジ発生回路を３つ設けるようにするが、直前の周期でＳＢＣを出力すると、直後の周期で全てのタイミングエッジ発生回路が使用不能な状態になる。これにより、タイムラグが経過するまでタイミングエッジ発生回路を使用することができず、所望の波形を出力するまでに無駄な待ち時間を生じる。これが、半導体試験装置の試験速度の低速化を招く要因となる。

そこで、本発明は、レート信号が高速になった場合でも、タイミングエッジ発生回路のタイムラグの影響を抑制して、試験速度の高速化を図ることを目的とする。

以上の課題を解決するため、本発明の第１の半導体試験装置は、被試験デバイスの試験を行うための波形を発生させる半導体試験装置であって、それぞれ異なるタイミングをタイミングデータとして記憶し、１周期の間に前記波形を変化させる最大回数分の個数を設けた複数のタイミングメモリと、レート信号を基準として前記タイミングデータのタイミングでタイミングエッジを発生し、前記タイミングメモリよりも多くの個数を設けた複数のタイミングエッジ発生回路と、任意の前記タイミングメモリから任意の前記タイミングエッジ発生回路に前記タイミングデータを入力させるマトリクス回路と、前記タイミングエッジ発生回路が発生した前記タイミングエッジに基づいて前記波形を出力する波形出力部と、を備えたことを特徴とする。

この半導体試験装置によれば、タイミングメモリは１周期の間に波形を変化させる最大回数の個数分を設けており、タイミングエッジ発生回路はタイミングメモリよりも多くの個数を設けている。これにより、直前の周期で最大回数の波形変化を生じたとしても、使用されないタイミングエッジ発生回路を確保することができ、直後の周期でこのタイミングエッジ発生回路により早期にタイミングエッジを発生させることができる。従って、無駄な待ち時間を抑制でき、試験速度の高速化を図ることができる。

また、本発明の第２の半導体試験装置は、第１の半導体試験装置であって、前記波形出力部から出力される波形が使用する前記タイミングエッジ発生回路の最大個数よりも前記タイミングメモリの個数を１つだけ多く設けたことを特徴とする。

この半導体試験装置によれば、タイミングエッジ発生回路の個数をタイミングメモリの個数よりも１つだけ多く設けている。これにより、直前のレート信号の周期で波形に最大回数の変化を生じさせても、１つのタイミングエッジ発生回路は確保することができる。タイミングエッジ発生回路の個数を最小限にすることでハードウェアの複雑化を抑制しつつ、試験速度の高速化の効果を得ることができるようになる。

また、本発明の第３の半導体試験装置は、第１または第２の半導体試験装置であって、前記タイミング発生回路のうち最も使用されていない時間の長いタイミング発生回路から優先的に前記タイミングエッジを発生させるように前記マトリクス回路の制御を行うマトリクス制御部を備えたことを特徴とする。

この半導体試験装置によれば、使用していない時間が最も長いタイミングエッジ発生回路から優先的に使用している。これにより、タイミングエッジ発生回路のタイムラグの影響を最も少なくすることができ、試験速度を最も高速化することができるようになる。

また、本発明の第４の半導体試験装置は、被試験デバイスの試験を行うための波形を発生させる半導体試験装置であって、それぞれ異なるタイミングをタイミングデータとして記憶する複数のタイミングメモリと、レート信号を基準として前記タイミングデータのタイミングでタイミングエッジを発生する複数のタイミングエッジ発生回路と、任意の前記タイミングメモリから任意の前記タイミングエッジ発生回路に前記タイミングデータを入力させるマトリクス回路と、前記タイミングエッジ発生回路が発生した前記タイミングエッジに基づいて波形を出力する波形出力部と、前記タイミングメモリのうち１周期の間に前記波形を変化させる最大回数分の個数のタイミングメモリを使用して、当該タイミングメモリよりも多くの前記タイミングエッジ発生回路に前記タイミングメモリから前記タイミングデータに入力させる制御を行うマトリクス制御部と、を備えたことを特徴とする。

また、本発明の第５の半導体試験方法は、被試験デバイスに印加する波形を発生させて前記被試験デバイスの試験を行う半導体試験方法であって、１周期の間に前記波形を変化させる最大個数分のタイミングメモリからそれぞれ異なるタイミングのタイミングデータを出力する工程と、任意の前記タイミングメモリから前記タイミングメモリよりも多くの個数を設けた任意のタイミングエッジ発生回路に対して前記タイミングデータを入力させる工程と、前記タイミングデータに基づいて前記タイミングエッジ発生回路がタイミングエッジを発生させる工程と、前記タイミングエッジ発生回路が発生した前記タイミングエッジに基づいて前記波形を出力する工程と、を有することを特徴とする。

また、本発明の第６の半導体試験方法は、第５の半導体試験方法であって、前記タイミングデータを前記タイミングエッジ発生回路に入力させるときに、最も使用されていない時間の長いタイミングエッジ発生回路に対して優先的に前記タイミングデータを入力させて前記タイミングエッジを発生させることを特徴とする。

本発明は、タイミングメモリをレート信号の間に波形を変化させる最大回数分の個数を設けて、タイミングエッジ発生回路をタイミングメモリより多く設けている。これにより、直前のレート信号の周期で最大回数の波形変化を生じさせても、使用可能なタイミングエッジ発生回路を確保することができる。従って、タイミングエッジを早期に発生させることができ、無駄な待ち時間を生じることがなくなるため、試験速度の高速化を図ることができるようになる。

本発明の半導体試験装置の概略構成図である。 本発明で試験を行う波形の一例を示したタイムチャートである。 本発明で試験を行う波形の他の例を示したタイムチャートである。

以下、図面を参照して、本発明の実施形態について説明する。図１は本発明の半導体試験装置１の概略構成を示している。半導体試験装置１は図示しないＤＵＴ（Device Under Test）の試験を行う装置であり、レート信号発生部２とタイミングメモリ部３とタイミングエッジ発生回路部４とマトリクス回路５と波形出力部６と制御装置７とフォーマットデコード回路８とを備えて概略構成している。

半導体試験装置１はＤＵＴに波形を印加して試験を行う。ＤＵＴには種々の波形を印加することが可能であるが、ここではＮＲＺ（Non Return to Zero）、ＲＺ（Return to Zero）、Ｒ１（Return to one）、ＳＢＣ（Surround-by-Complement）の４種類の波形を用いるものとする。これらの波形は全て１周期の間に所定の変化を生じる波形であり、波形の周期はレート信号により規定される。

ＮＲＺは１周期の終了時にゼロに戻らない波形であり、ＲＺは１周期の終了時にゼロに戻る波形になる。Ｒ１は１周期の終了時に１に戻る波形である。ＳＢＣは１周期の間に「０」→「１」→「０」または「１」→「０」→「１」のように変化する波形である。従って、１周期の間に波形が変化する回数は、ＮＲＺが１回、ＲＺおよびＲ１が２回、ＳＢＣが３回になる。勿論、前記の４種類以外の波形を用いてもよい。

レート信号発生部２はレート信号を発生している。レート信号は波形の周期（時間）を規定しており、所定時間ごとにパルス（レート信号）を発生させて１周期を規定している。ここでは、１周期の時間をＴＲとする。よって、レート信号発生部２は時間ＴＲごとにパルスを発生する。

タイミングメモリ部３はＮ（Ｎは自然数）個のタイミングメモリ１０を備えている。タイミングメモリ１０の個数Ｎは出力する波形に依存する。具体的には、出力する波形が１周期の間に波形変化を生じる最大回数の個数分を設けるようにする。ここでは、ＮＲＺ、ＲＺ、Ｒ１、ＳＢＣの４種類の波形が用いられ、このうちＳＢＣが１周期の間に最大３回の波形変化を生じる。よって、Ｎ＝３になるため、３つのタイミングメモリ１０−１〜１０−３が備えられる。

各タイミングメモリ１０はそれぞれ異なる遅延時間をタイミングデータとして記憶している。タイミングメモリ１０−１は時間Ｔ１を、１０−２は時間Ｔ２を、１０−３は時間Ｔ３を記憶している。そして、時間Ｔ１〜Ｔ３は「Ｔ１＜Ｔ２＜Ｔ３＜ＴＲ」の関係を満たすものとする。

タイミングエッジ発生回路部４はＭ（Ｍは２以上の自然数）個のタイミングエッジ発生回路１１を備えて構成している。タイミングエッジ発生回路１１の個数はタイミングメモリ１０の個数よりも多くしている。つまり、「Ｍ＞Ｎ」になる。ここでは、Ｍ＝４として、タイミングエッジ発生回路１１−１〜１１−４を構成している。

タイミングエッジ発生回路１１はタイミングメモリ１０のタイミングデータおよびレート信号発生部２からレート信号を入力している。そして、レート信号を基準にしてタイミングデータの時間だけ遅延させてタイミングエッジを発生させる。これにより、レート信号のパルスのタイミングから時間Ｔ１、Ｔ２、Ｔ３の経過後にタイミングエッジを発生させることが可能になる。

マトリクス回路５は各タイミングメモリ１０のタイミングデータを任意のタイミングエッジ発生回路１１に入力可能にするために出力先を切り替えている。マトリクス回路５の出力先の切り替え制御はフォーマットデコード回路８が行っている。

波形出力部６はタイミングエッジ発生回路１１が発生したタイミングエッジに基づいて波形を出力してＤＵＴに印加する。波形出力部６はＤＭＸ部２１と第１論理和ゲート２２と第２論理和ゲート２３とＳＲフリップフロップ２４とを備えて概略構成している。

ＤＭＸ部２１はＭ個（４個）のＤＭＸ３１を備えて構成しており、ＤＭＸ３１−１〜３１−４はタイミングエッジ発生回路１１−１〜１１−４に１対１で対応している。ＤＭＸ３１はタイミングエッジ発生回路１１から入力したタイミングエッジを第１論理和ゲート２２と第２論理和ゲート２３とのうち何れかに選択的に出力させるデマルチプレクサ（出力先選択部）になっている。ＤＭＸ３１の出力先の選択制御はフォーマットデコード回路８が行っている。

第１論理和ゲート２２および第２論理和ゲート２３は全てのＤＭＸ３１からタイミングエッジを入力することが可能になっており、入力したタイミングエッジに対して論理和の演算を行っている。第１論理和ゲート２２は入力したタイミングエッジを合成（論理和）してセット側（立ち上げ側）の出力タイミングを生成しており、第２論理和ゲート２３は入力したタイミングエッジを合成（論理和）してリセット側（立ち下げ側）の出力タイミングを生成している。

ＳＲフリップフロップ２４はセット側が第１論理和ゲート２２に接続されており、リセット側が第２論理和ゲート２３に接続されている。そして、セット側に入力した出力タイミングおよびリセット側に入力した出力タイミングに基づいて所定の波形をＤＵＴに印加している。

制御装置７はタイミングメモリ部３およびフォーマットデコード回路８に所定のデータを出力しており、タイミングアドレス指定部４１とフォーマット指定部４２とドライバパターン発生部４３とを備えて構成している。タイミングアドレス指定部４１はタイミングデータＴ１〜Ｔ３をタイミングメモリ１０に出力している。

フォーマット指定部４２は波形フォーマットを指定しており、波形フォーマットの指定はレート信号ごとに行われる。前述したように、ＮＲＺ、ＲＺ、Ｒ１、ＳＢＣの４種類の波形が用いられているため、波形フォーマットは４種類の波形のうち何れであるかを指定している。ここでは、波形フォーマットは２ビットの信号を用いており、「００」はＮＲＺ、「０１」はＲＺ、「１０」はＲ１、「１１」はＳＢＣを表しているものとする。

ドライバパターン発生部４３はレート信号ごとにドライバパターンを発生している。ドライバパターンは波形フォーマットで指定された波形の論理（値）を指定するものであり、同じ波形フォーマットであっても、ドライバパターンによって波形が逆転する。ドライバパターンは１ビットの信号を用いており、「０」または「１」により波形フォーマットの波形の論理を指定するものとする。

フォーマットデコード回路８はマトリクス回路５を制御するマトリクス制御部および各ＤＭＸ３１を制御する選択制御部としての機能を有している。また、タイミングエッジ発生回路部４の各タイミングエッジ発生回路１１の制御も行っている。フォーマットデコード回路８には波形フォーマットおよびドライバパターンがレート信号ごとに入力される。従って、レート信号ごとに出力される波形を認識している。

この認識した波形に基づいて、フォーマットデコード回路８は、マトリクス回路５を制御してタイミングデータの出力先の切り替え制御を行っている。出力する波形はレート信号ごとに変化するため（同じ波形を出力する場合もある）、フォーマットデコード回路８はレート信号ごとにマトリクス回路５の制御を行っている。

また、不要なタイミングエッジ発生回路１１を駆動させないために、フォーマットデコード回路８はタイミングデータを入力したタイミングエッジ発生回路１１のみを駆動し、タイミングデータを入力していないタイミングエッジ発生回路１１を駆動しないように制御している。フォーマットデコード回路８はマトリクス回路５の切り替え制御を行っており、タイミングデータの出力先を認識している。この認識した出力先のタイミングエッジ発生回路１１の情報に基づいて、フォーマットデコード回路８は必要なタイミングエッジ発生回路１１のみを駆動させる制御を行っている。

フォーマットデコード回路８は各ＤＭＸ３１の出力先の選択制御も行っている。これは、出力する波形によってＤＭＸ３１のタイミングエッジをセット側とリセット側との何れに出力するかの制御になる。出力する波形はレート信号ごとに変化するため（同じ場合を出力する場合もある）、レート信号ごとにフォーマットデコード回路８は出力先の選択制御を行う。

このフォーマットデコード回路８は論理回路により構成している。また、フォーマットデコード回路８は各タイミングエッジ発生回路１１の使用履歴情報を管理している。４つのタイミングエッジ発生回路１１−１〜１１−４は同時にタイミングエッジを発生することはなく、時間をずらしてタイミングエッジを発生させる。

フォーマットデコード回路８は、タイミングエッジ発生回路１１の使用順番の履歴を記憶して管理している。特に、使用していない時間（未使用時間）が最も長いタイミングエッジ発生回路１１を記憶するようにしている。フォーマットデコード回路８は論理回路で構成している。従って、使用履歴情報は多段（ここでは、タイミングエッジ発生回路１１の個数に合わせた４段）で構成したフリップフロップ等を用いることができる。

以上が概略構成である。次に、図２のタイムチャートを用いて本発明の動作について説明する。図２の１１−１〜１１−４はタイミングエッジ発生回路を示しており、それぞれレート信号を基準としてＴ１、Ｔ２、Ｔ３のタイミングでタイミングエッジを発生させることが可能になっている。また、図中のＤＰはドライバパターンを示しており、ＦＭは波形フォーマットを示している。

タイミングアドレス指定部４１はタイミングメモリ１０−１〜１０−３に予めタイミングデータＴ１〜Ｔ３を記憶させておく。これにより、各タイミングメモリ１０からタイミングデータＴ１〜Ｔ３が出力される（タイミングデータを出力する工程）。各タイミングメモリ１０のタイミングデータの内容は変更可能になっているが、レート信号ごとには変化しない。

図２の第１周期ではＲＺ波形を出力する。フォーマットデコード回路８は波形フォーマットおよびドライバパターンに基づいて出力する波形を認識する。この波形はレート信号から時間Ｔ１の経過後に立ち上がり、時間Ｔ２の経過後に立ち下がるＲＺ波形になる。よって、タイミングメモリ１０−１のタイミングデータＴ１およびタイミングメモリ１０−２のタイミングデータＴ２を用いる。

フォーマットデコード回路８は、各タイミングエッジ発生回路１１のうち使用していない時間が最も長いタイミングエッジ発生回路１１から優先的に使用するようにマトリクス回路５を制御している。第１周期では何れのタイミングエッジ発生回路１１も使用されていない状態になっている。よって、任意の２つのタイミングエッジ発生回路１１（ここでは、１１−１、１１−２）にタイミングデータＴ１、Ｔ２を入力するように制御する（タイミングデータを入力させる工程）。

このとき、必要なタイミングエッジ発生回路１１のみを駆動させるべく、フォーマットデコード回路８はタイミングデータＴ１、Ｔ２を入力したタイミングエッジ発生回路１１−１、１１−２を駆動し、１１−３、１１−４は駆動しないように制御する。そして、使用履歴情報を更新する。つまり、最初にタイミングエッジ発生回路１１−１を使用し、次にタイミングエッジ発生回路１１−２を使用したことを記憶させる。例えば、フリップフロップに使用したことを示す値を保持させるようにする。

タイミングエッジ発生回路１１−１はタイミングデータＴ１を入力する。よって、レート信号を基準にして時間Ｔ１の経過後にタイミングエッジを発生させる（タイミングエッジを発生させる工程）。そして、このタイミングエッジはＤＭＸ３１−１に入力される。一方、タイミングエッジ発生回路１１−２はタイミングデータＴ２を入力する。よって、レート信号を基準にして時間Ｔ２の経過後にタイミングエッジを発生させる。そして、このタイミングエッジはＤＭＸ３１−２に入力される。

フォーマットデコード回路８はＤＭＸ３１−１のタイミングエッジを第１論理和ゲート２２に出力し、ＤＭＸ３１−２のタイミングエッジを第２論理和ゲート２３に出力するように制御する。これにより、ＳＲフリップフロップ２４のセット側およびリセット側にそれぞれタイミングエッジが入力され、レート信号を基準にして時間Ｔ１の経過後に立ち上がり、時間Ｔ２の経過後に立ち下がる波形が出力される（波形を出力する工程）。そして、この波形がＤＵＴに印加される。

第２周期も同様の処理を行う。第２周期はＳＢＣ波形であるため、３つのタイミングエッジ発生回路１１が使用される。このとき、フォーマットデコード回路８は使用履歴情報に基づいて、使用していない時間が最も長いタイミングエッジ発生回路１１から優先的に使用するように制御している。ここでは、タイミングエッジ発生回路１１−３および１１−４が未使用状態になっているため、１１−３にタイミングデータＴ１を入力させ、１１−４にタイミングデータＴ２を入力させる。

これに伴い、タイミングエッジ発生回路１１−３、１１−４のみを駆動させると共に、使用履歴情報を更新する。この時点で、全てのタイミングエッジ発生回路１１が使用されたことになるが、第２周期ではタイミングデータＴ３にタイミングエッジを発生させる必要がある。そこで、使用履歴情報に基づいて、使用していない時間が最も長いタイミングエッジ発生回路１１−１にタイミングデータＴ３を入力させるようにする。

これにより、タイミングエッジ発生回路１１−３、１１−４、１１−１がそれぞれタイミングエッジを発生させ、フォーマットデコード回路８がＤＭＸ３１−３、３１−４、３１−１の出力先を制御することで、ＳＲフリップフロップ２４から第２周期の波形が出力される。

第３周期も同様である。ＳＢＣ波形であるため、３つのタイミングエッジ発生回路１１を使用する。このとき、使用履歴情報に基づいて、使用していない時間が最も長いタイミングエッジ発生回路１１から優先的に使用する。このため、タイミングエッジ発生回路１１−２、１１−３、１１−４を使用してタイミングエッジを発生する。これにより、第３周期の波形が最終的にＳＲフリップフロップ２４から出力される。

ここで、タイミングエッジ発生回路１１を連続駆動させる場合には所定の制約が存在する。つまり、タイミングエッジを発生させた後に次のタイミングエッジを発生させるまでの間には所定のタイムラグ（時間ＴＬ）を必要とする。換言すれば、タイムラグＴＬの経過後でなくては次のタイミングエッジを発生させることはできない。

近年のＤＵＴの高速化に伴い、１周期の時間（レート信号の周期：時間ＴＲ）は短時間化の傾向にあり、タイムラグＴＬと１周期の時間ＴＲとはほぼ同程度、或いはタイムラグＴＬの方が長くなる場合がある。タイムラグＴＬが１周期の時間ＴＲよりも僅かに長い場合（例えば、「ＴＲ＋Ｔ１＜ＴＬ＜ＴＲ＋Ｔ２」のような場合）、直前の周期で全てのタイミングエッジ発生回路１１を使用してしまうと、直後の周期で使用可能なタイミングエッジ発生回路１１が存在しなくなり、タイムラグＴＬの時間が経過するまではタイミングエッジを発生させることができなくなる。このため、所定の波形を発生させるまでに無駄な待ち時間を生じる。

本発明では、タイミングエッジ発生回路１１の個数はタイミングメモリ１０の個数よりも多く設けている。つまり、１つのタイミングエッジ発生回路１１を余分に設けている。これにより、ハードウェア的には１つの余分な回路を構成していることになる。ただし、１つの余分なタイミングエッジ発生回路１１を設けることにより、直前の周期で波形変化の最大回数（Ｎ）のタイミングエッジ発生回路１１を使用していたとしても、必ず１つのタイミングエッジ発生回路１１は余っている状態になる。

図２の第２周期では３つのタイミングエッジ発生回路１１−１、１１−３、１１−４が使用されているが、タイミングエッジ発生回路１１−２は使用されていない状態になっている。これにより、第３周期の開始時にはタイミングエッジ発生回路１１−２は使用可能な状態になっており、このタイミングエッジ発生回路１１−２を用いてタイミングエッジを発生させることができる。これにより、無駄な待機時間を持つことなく、タイミングエッジを早期に発生させることが可能になる。

ＤＵＴに入力させる波形は異なる種類の波形を組み合わせる場合もあるが、１種類の波形を連続させる場合もある。例えば、ＳＢＣ波形を連続させるような場合であっても、１周期の開始時にはタイミングエッジ発生回路１１が必ず１つは余っているようになる。これにより、無駄な対時間による試験速度の低速化の要因を大幅に排除することができ、試験速度の高速化に大きく貢献する。

ここでは、タイミングエッジ発生回路１１の個数Ｍをタイミングメモリ１０の個数Ｎよりも１つ多く設けているが、ＭはＮよりも２つ以上多く設けてもよい。例えば、タイムラグＴＬがレート信号ＴＲの周期よりも大幅に長いような場合、換言すれば１周期の時間ＴＲが極端に短くなったような場合には、余らせるタイミングエッジ発生回路１１の個数は１つでは不足する可能性もある。

このため、タイミングエッジ発生回路１１の個数ＭをＮよりも２つ、或いはそれ以上多く設けるようにする。これにより、ハードウェア構成としては複雑化を招来するが、ＤＵＴおよび半導体試験装置１の超高速化にも対応することができ、無駄な待機時間を排除して、試験速度の高速化を図ることができる。

従って、出力する波形の種類に応じて設けられるタイミングメモリ１０よりもタイミングエッジ発生回路１１を多く設けるようにすることで、直前の周期で使用されるタイミングエッジ発生回路１１の数が最大になったとしても、余りのタイミングエッジ発生回路１１が存在しているため、次の周期で無駄な待機時間を生じることなくタイミングエッジを発生させることができるようになる。これにより、試験速度の高速化を図ることができるようになる。

以上において、フォーマットデコード回路８は使用していない時間が最も長いタイミングエッジ発生回路１１から優先的に使用するようにしている。未使用時間が最も長いタイミングエッジ発生回路は最も早く使用可能な状態になることから、これを優先的に使用することで、非常に高い試験速度の高速化の効果が得られる。ただし、これ以外にも、例えば使用可能な状態になったタイミングエッジ発生回路１１から使用するようにしても、無駄な待機時間を抑制できる。

また、タイミングメモリ１０−１〜１０−３に対応したタイミングエッジ発生回路１１−１〜１１−４を通常使用として、タイミングエッジ発生回路１１−４を予備使用として設けるようにしてもよい。図３はこの場合のタイムチャートを示している。

第１周期は図２と同じであるが、第２周期のタイミングデータＴ２はタイミングエッジ発生回路１１−４ではなく１１−１に入力させている。この図に示すように、直前の周期でタイミングエッジ発生回路１１−１は時間Ｔ１にタイミングエッジを発生させており、次の周期の時間Ｔ２の時点では既にレート信号ＴＲよりも長い時間が経過している。

タイムラグＴＬの時間にもよるが、この時点ではタイミングエッジ発生回路１１−１は使用可能な状態になっている場合がある。そこで、予備的に使用するタイミングエッジ発生回路１１−４ではなく、通常的に使用するタイミングエッジ発生回路１１−１にタイミングエッジを発生させる。

一方、第３周期においては、直前の第２周期でタイミングエッジ発生回路１１−１〜１１−３の全てを使用しており、これらは全てタイミングエッジを発生させることができなくなっている場合がある。そこで、予備使用のタイミングエッジ発生回路１１−４にタイミングエッジを発生させる。これにより、無駄な待ち時間をなくしてタイミングエッジを発生させることができる。

第４周期も直前の第３周期で３つのタイミングエッジ発生回路１１−１、１１−３、１１−４を使用しているため、タイミングデータＴ２については予備使用のタイミングエッジ発生回路１１−４を使用する。

以上のように、タイミングエッジ発生回路１１−４はあくまでも予備的に使用するようにフォーマットデコード回路８が制御し、必要なときにのみタイミングエッジ発生回路１１−４を使用するようにすることもできる。

また、図１では、タイミングメモリ１０は３つを備えており、タイミングエッジ発生回路１１は４つを備えた構成を示しているが、タイミングメモリ１０とタイミングエッジ発生回路１１とは同数（例えば、４つ）を設ける場合にも本発明を適用できる。ただし、４つのタイミングメモリ１０のうち実質的に使用されるのは３つのタイミングメモリ１０のみであるものとする。

つまり、ハードウェア構成的にはタイミングメモリ１０とタイミングエッジ発生回路１１とは同数の４つを備えているが、４つのタイミングメモリ１０のうち３つのタイミングメモリ１０を用いて、タイミングデータＴ１、Ｔ２、Ｔ３を発生させるような場合に適用できる。

この場合には、機能的には図１と同じ構成になる。つまり、タイミングデータの個数（３つ）よりも多くのタイミングエッジ発生回路１１を用いており、これにより１周期の開始時に１つのタイミングエッジ発生回路１１を余らせるようにしている。このような場合も、図１の場合と同様に、無駄な待ち時間を抑制でき、試験速度の高速化の効果が得られる。

また、フォーマットデコード回路８は論理回路で構成したが、これ以外の手段（例えば、ソフトウェア等）で構成してもよい。要は、マトリクス制御部および選択制御部としての機能を有するものであれば、任意の手段を用いてもよい。ただし、レート信号ＴＲは非常に高速であり、ソフトウェアの制御速度が追いつかないことが多い。よって、論理回路でフォーマットデコード回路８を構成することが望ましい。

１ 半導体試験装置
２ レート信号発生部
５ マトリクス回路
６ 波形出力部
７ 制御装置
８ フォーマットデコード回路
１０ タイミングメモリ
１１ タイミングエッジ発生回路
３１ ＤＭＸ
４１ タイミングアドレス指定部
４２ フォーマット指定部
４３ ドライバパターン発生部

Claims (6)

1. 被試験デバイスの試験を行うための波形を発生させる半導体試験装置であって、
   それぞれ異なるタイミングをタイミングデータとして記憶し、１周期の間に前記波形を変化させる最大回数分の個数を設けた複数のタイミングメモリと、
   レート信号を基準として前記タイミングデータのタイミングでタイミングエッジを発生し、前記タイミングメモリよりも多くの個数を設けた複数のタイミングエッジ発生回路と、
   任意の前記タイミングメモリから任意の前記タイミングエッジ発生回路に前記タイミングデータを入力させるマトリクス回路と、
   前記タイミングエッジ発生回路が発生した前記タイミングエッジに基づいて前記波形を出力する波形出力部と、
   を備えたことを特徴とする半導体試験装置。
2. 前記波形出力部から出力される波形が使用する前記タイミングエッジ発生回路の最大個数よりも前記タイミングメモリの個数を１つだけ多く設けたこと
   を特徴とする請求項１記載の半導体試験装置。
3. 前記タイミング発生回路のうち最も使用されていない時間の長いタイミング発生回路から優先的に前記タイミングエッジを発生させるように前記マトリクス回路の制御を行うマトリクス制御部を備えたこと
   を特徴とする請求項１または２記載の半導体試験装置。
4. 被試験デバイスの試験を行うための波形を発生させる半導体試験装置であって、
   それぞれ異なるタイミングをタイミングデータとして記憶する複数のタイミングメモリと、
   レート信号を基準として前記タイミングデータのタイミングでタイミングエッジを発生する複数のタイミングエッジ発生回路と、
   任意の前記タイミングメモリから任意の前記タイミングエッジ発生回路に前記タイミングデータを入力させるマトリクス回路と、
   前記タイミングエッジ発生回路が発生した前記タイミングエッジに基づいて波形を出力する波形出力部と、
   前記タイミングメモリのうち１周期の間に前記波形を変化させる最大回数分の個数のタイミングメモリを使用して、当該タイミングメモリよりも多くの前記タイミングエッジ発生回路に前記タイミングメモリから前記タイミングデータに入力させる制御を行うマトリクス制御部と、
   を備えたことを特徴とする半導体試験装置。
5. 被試験デバイスに印加する波形を発生させて前記被試験デバイスの試験を行う半導体試験方法であって、
   １周期の間に前記波形を変化させる最大個数分のタイミングメモリからそれぞれ異なるタイミングのタイミングデータを出力する工程と、
   任意の前記タイミングメモリから前記タイミングメモリよりも多くの個数を設けた任意のタイミングエッジ発生回路に対して前記タイミングデータを入力させる工程と、
   前記タイミングデータに基づいて前記タイミングエッジ発生回路がタイミングエッジを発生させる工程と、
   前記タイミングエッジ発生回路が発生した前記タイミングエッジに基づいて前記波形を出力する工程と、
   を有することを特徴とする半導体試験方法。
6. 前記タイミングデータを前記タイミングエッジ発生回路に入力させるときに、最も使用されていない時間の長いタイミングエッジ発生回路に対して優先的に前記タイミングデータを入力させて前記タイミングエッジを発生させること
   を特徴とする請求項５記載の半導体試験方法。

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