JP2006030166A - Ｉｃテスタ - Google Patents

Abstract

【課題】 低速なテストヘッドでも、高速に試験が行えるＩＣテスタを実現することを目的にする。
【解決手段】 本発明は、被試験対象をテストヘッドにより試験するＩＣテスタに改良を加えたものである。本装置は、テストヘッドの複数の出力を入力し、シリアル信号として、被試験対象に出力するパラレル／シリアル変換部とを備えたことを特徴とする装置である。
【選択図】 図２

Description

本発明は、被試験対象、例えばメモリをテストヘッドにより試験するＩＣテスタに関し、低速なテストヘッドでも、高速に試験が行えるＩＣテスタに関するものである。

ＩＣテスタは、被試験対象（以下ＤＵＴ（Device Under Test））であるメモリに、アドレスと試験パターンと制御信号を与える。メモリは、制御信号により、試験パターンの書き込み、読み出しが行われる。そして、メモリから読み出したデータを、比較器により期待値と比較し、一致、不一致により、メモリの良否の判定を行なっている。このような装置は例えば特許文献１等に記載されている。

特開平１０−１４９６９７号公報

以下図８を用いて説明する。図８において、テストヘッド１は、図示しない本体と接続され、複数のドライバＤ０，Ｄ１、複数のコンパレータＣ１、コネクタ１１等が設けられる。ドライバＤ１、コンパレータＣ１は一対で設けられ、ドライバＤ１の出力端、コンパレータＣ１の入力端同士が接続される。コネクタ１１は、ドライバＤ０，Ｄ１の出力端と電気的に接続される。ベースボード２はボックス状に形成され、テストヘッド１のコネクタ１１にコネクタ２１を接続し、コネクタ２１を同軸ケーブル２１を介して、コネクタ２３に電気的に接続する。テストボード３は、ベースボード２のコネクタ２３にコネクタ３１を電気的に接続する。ＤＵＴ４はメモリで、テストボード３に複数取り付けられる。

このような装置の動作を以下に説明する。テストヘッド１のドライバＤ０がアドレスまたは制御信号（書き込み）を出力し、テストヘッド１のドライバＤ１が試験パターン（データ）を出力し、ベースボード２、テストボード３を介して、ＤＵＴ４に与え、ＤＵＴ４に書き込みを行う。そして、テストヘッド１のドライバＤ０がアドレスまたは制御信号（読み出し）を出力し、ベースボード２、テストボード３を介して、ＤＵＴ４に与える。そして、ＤＵＴ４が出力を行い、テストボード３、ベースボード２を介して、テストヘッド１のコンパレータＣ１に入力し、コンパレータＣ１の出力に基づいて、ＤＵＴ４の良否の判定を行なっている。

近年、ＤＵＴであるメモリの速度が１ＧＨｚから３ＧＨｚと高速化してきた。そこで、３ＧＨｚのメモリの試験を行うために、高速で、高価なＩＣテスタを用いる必要がある。一方、ＩＣテスタは１種類のメモリを試験するだけでなく、複数種類のメモリの試験を行っているが、大多数のメモリは１ＧＨｚ以下で、３ＧＨｚの高速動作をするメモリはまだ限られている。この結果、１ＧＨｚのメモリを試験するために、高速で高価なＩＣテスタを使用することになり、テストコストが上昇してしまう。

そこで、本発明の目的は、低速なテストヘッドでも、高速に試験が行えるＩＣテスタを実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
被試験対象をテストヘッドにより試験するＩＣテスタにおいて、
前記テストヘッドの複数の出力を入力し、シリアル信号として、前記被試験対象に出力するパラレル／シリアル変換部と、
前記被試験対象の出力を入力するコンパレータと、
このコンパレータの出力と前記テストヘッドからの期待値とを比較する比較器と
を備えたことを特徴とするものである。

請求項２記載の発明は、
被試験対象をテストヘッドにより試験するＩＣテスタにおいて、
前記テストヘッドの複数の出力を入力し、これらの出力を切り替えて出力するマルチプレクサと、
このマルチプレクサの出力を入力し、前記被試験対象に出力するドライバと
を備えたことを特徴とするものである。

請求項３記載の発明は、請求項２記載の発明であって、
被試験対象の出力を入力するコンパレータと、
このコンパレータの出力と前記テストヘッドからの期待値とを比較する比較器と
を備えたことを特徴とするものである。

請求項４記載の発明は、請求項３記載の発明であって、
テストヘッドと同軸ケーブルにより電気的に接続し、被試験対象、マルチプレクサ、ドライバ、コンパレータ、比較器が少なくとも搭載されるテストボードを有することを特徴とするものである。

請求項５記載の発明は、請求項３または４記載の発明であって、
コンパレータの出力を入力し、複数に分配して比較器に出力するデマルチプレクサを設けたことを特徴とするものである。

請求項６記載の発明は、請求項５に記載の発明において、
テストヘッドの出力に基づいて、クロックを生成するクロック生成回路と
このクロック生成回路のクロックにより、マルチプレクサの出力をリタイミングし、ドライバに出力するリタイミング回路と、
前記クロック生成回路のクロックにより、コンパレータの出力をサンプリングし、デマルチプレクサに出力するサンプリング回路と
を設けたことを特徴とするものである。

請求項７記載の発明は、請求項６記載の発明であって、
リタイミング回路の出力を入力し、ドライバに出力する第１のディレーラインと、
コンパレータの出力を入力し、サンプリング回路に出力する第２のディレーラインと
設けたことを特徴とするものである。

請求項８記載の発明は、請求項３〜７のいずれかに記載の発明であって、
テストヘッドの複数の出力を遅延して比較器の期待値を出力する遅延部を設けたことを特徴とするものである。

請求項９記載の発明は、請求項３〜８のいずれかに記載の発明であって、
比較器のフェイル結果を保持する保持回路と、
比較器の良否の結果を記憶する記憶部と
を有することを特徴とするものである。

請求項１０記載の発明は、
被試験対象をテストヘッドにより試験するＩＣテスタにおいて、
前記テストヘッドの出力を入力し、入力したデータに基づいて、試験パターンを生成する試験パターン生成部と、
この試験パターン生成部の出力を入力し、シリアル信号として前記被試験対象に出力するパラレル／シリアル変換部と
を備えたことを特徴とするものである。

請求項１１記載の発明は、請求項１０記載の発明であって、
テストヘッドの出力を入力し、入力したデータに基づいて、期待値パターンを生成する期待値パターン生成部と、
被試験対象の出力を入力するコンパレータと、
このコンパレータの出力と前記期待値パターン生成部の期待値パターンと比較する比較器と
を設けたことを特徴とするものである。

請求項１２記載の発明は、請求項１１記載の発明であって、
テストヘッドの出力を保持し、試験パターン生成部または期待値パターン生成部に、保持したデータを与える複数のレジスタを設けたことを特徴とするものである。

請求項１３記載の発明は、請求項１〜１２のいずれかに記載の発明であって、
被試験対象はメモリであることを特徴とするものである。

本発明によれば、テストヘッドの複数出力をパラレル／シリアル変換器でシリアルデータにするので、被試験対象に対して、高速な出力を実現でき、低速なテストヘッドでも、高速に試験を行うことができる。

また、マルチプレクサが、テストヘッドの複数の出力を切り替えて被試験対象に対して出力するので、被試験対象に対して、高速な出力を実現でき、低速なテストヘッドでも、高速に試験を行うことができる。

また、テストボードにマルチプレクサ、ドライバ、コンパレータ、比較器を設けたので、テストヘッドから被試験対象への配線の引き回しによる波形劣化、クロストーク等のタイミング精度の悪化を抑制できる。

また、デマルチプレクサが、被試験対象の出力データを複数の出力に分配するので、被試験対象に対して、高速な入力を実現でき、低速なテストヘッドでも、高速に試験を行うことができる。

そして、入力パターン生成部が、入力パターンを生成し、パラレル／シリアル変換器で、シリアルデータに変換するので、低速なテストヘッドでも、入力パターンを高速に生成しつつ、高速に試験が行える。

また、期待値パターン生成部が、期待値パターンを生成し、この期待値パターンにより、被試験対象の出力と比較器で比較するので、低速なテストヘッドでも、期待値パターンを高速に生成しつつ、高速に試験を行うことができる。

また、レジスタがテストヘッドの出力を保持するので、テストヘッドで使用するピン数を削減でき、複数の被試験対象を同時に試験することができる。

以下本発明を、図面を用いて詳細に説明する。図１は本発明の概略構成図で、図２は具体的な構成を示した図である。ここで、図８と同一のものは同一符号を付し説明を省略する。

図１において、試験部５はテストボード３に搭載され、ＤＵＴ４と信号の授受を行うと共に、ベースボード２を介して、テストヘッド１と信号の授受を行う。

以下、試験部５の構成を説明する。クロック生成回路５１は例えばフェーズ・ロック・ループで、テストヘッド１の出力によりクロックを生成する。マルチプレクサ５２は、テストヘッド１の複数の出力を入力し、これらの出力を切り替えて出力する。リタイミング回路ＲＴは、例えばフリップフロップで、クロック生成回路５１のクロックにより、マルチプレクサ５２の出力をリタイミングする。ディレイラン５３は、リタイミング回路ＲＴの出力を入力する。ドライバＤは、ディレイライン５３の出力をＤＵＴ４に出力する。コンパレータＣは、ＤＵＴ４の出力を入力する。ディレイライン５４は、コンパレータＣの出力を入力する。サンプリング回路ＳＰは例えばフリップフロップで、クロック生成回路５１のクロックにより、ディレイライン５４の出力をサンプリングする。デマルチプレクサ５５は、サンプリング回路ＳＰの出力を入力し、複数に分配する。シフトレジスタ５６は遅延部で、テストヘッド１の複数の出力を入力し、サイクル遅延する。比較器５７は、デマルチプレクサ５５の出力とシフトレジスタ５６の出力（期待値）とを比較する。フラグ回路５８は保持回路で、比較器５７のフェイル結果を保持する。メモリ５９は記憶部で、比較器５９の良否の結果を記憶する。ここで、破線部は同じ構成が設けられているが図示は省略する。

このような装置の動作を以下に説明する。図３は図１，２に示す装置の動作を示したタイミングチャートである。テストヘッド１が、ドライバＤ１を用いて、試験パターン（データ）ａ〜ｄを出力すると共に、クロック発生信号をクロック生成回路５１に出力する。そして、マルチプレクサ５２が試験パターンａ〜ｄを切り替えて、試験パターンｅを出力し、クロック生成回路５１のクロックにより、リタイミング回路ＲＴはリタイミングを行う。このリタイミングされた信号を、ディレイライン５３がタイミング調整を行い、ドライバＤに出力し、ドライバＤがＤＵＴ４に出力する。このとき、テストヘッド１のドライバＤ０からアドレスまたは制御信号（書き込み）がＤＵＴ４に出力されている。ここで、ＤＵＴ４のアドレスピン、制御ピンはデータピンに比較して低速とする。

そして、テストヘッド１のドライバＤ０が、アドレスまたは制御信号（読み出し）をＤＵＴ４に出力し、ＤＵＴ４がコンパレータＣに出力を行い、コンパレータＣで電圧比較され、ハイレベル、ロウレベルの区別が行われる。コンパレータＣの出力がディレイライン５４でタイミング合わせのため、遅延される。そして、サンプリング回路ＳＰが、クロック生成回路５１のクロックにより、サンプリングされ、デマルチプレクサ５５に出力する。デマルチプレクサ５５で、サンプリング回路ＳＰの出力を切り替えて、複数（４つ）に分配し、比較器５７に出力し、比較器５７は保持する。一方、シフトレジスタ５６が、試験パターンａ〜ｄをサイクル遅延させ、デマルチプレクサ５５の出力とのタイミング合わせを行う。そして、比較器５７が、デマルチプレクサ５５の出力とシフトレジスタ５６の出力（期待値）との比較を行い、比較結果をメモリ５９に格納すると共に、フェイル結果をフラグ回路５８に保持させる。そして、テストヘッド１が、メモリ５９、フラグ回路５８からデータを、テストヘッド１のコンパレータＣ１を用いて取得する。

このように、マルチプレクサ５２が、テストヘッド１の複数の出力を切り替えてＤＵＴ４に対して出力し、デマルチプレクサ５５が、ＤＵＴ４の出力を複数の出力に分配するので、ＤＵＴ４に対して、高速な入出力を実現でき、低速なテストヘッドでも、高速に試験を行うことができる。

また、テストボード３に試験部５を設けたので、テストヘッド１からＤＵＴ４への配線の引き回しによる波形劣化、クロストーク等のタイミング精度の悪化を抑制できる。

次に第２の実施例を図４を用いて説明する。ここで、図２と同一のものは同一符号を付し説明を省略する。

図４において、シフトレジスタ６１はシフトレジスタ５６の代わりに設けられ、マルチプレクサ５２の出力を入力し、サイクル遅延する。比較器６２は比較器５７の代わりに設けられ、サンプリング回路ＳＰの出力とシフトレジスタ６１の出力（期待値）とを比較する。フラグ回路６３はフラグ回路５８の代わりに設けられ、比較器６２のフェイル結果を保持する。デマルチプレクサ６４はデマルチプレクサ５５の代わり設けられ、比較器６２の良否の結果を、メモリ５９を設けずに、テストヘッド１に出力する。

このような装置は、ＤＵＴ４に試験パターンを与える動作は図２に示す装置と同様なので説明を省略し、ＤＵＴ４の出力側の動作を以下に説明する。テストヘッド１のドライバＤ０が、アドレスまたは制御信号（読み出し）をＤＵＴ４に出力し、ＤＵＴ４がコンパレータＣに出力を行い、コンパレータＣで電圧比較され、ハイレベル、ロウレベルの区別が行われる。コンパレータＣの出力がディレイライン５４でタイミング合わせのため、遅延される。そして、サンプリング回路ＳＰが、クロック生成回路５１のクロックにより、サンプリングされ、比較器６２に出力する。一方、シフトレジスタ６１が、試験パターンｅをサイクル遅延させ、サンプリング回路ＳＰの出力とのタイミング合わせを行う。そして、比較器６２が、サンプリング回路ＳＰの出力とシフトレジスタ６１の出力（期待値）との比較を行い、比較結果をデマルチプレクサ６４に出力すると共に、フェイル結果をフラグ回路６３に保持させる。デマルチプレクサ６４で、比較器６２の比較結果を、複数（４つ）に分配し、各分配された比較結果を保持しつつ、テストヘッド１のコンパレータＣ１に出力する。また、テストヘッド１が、フラグ回路６３のフェイル結果を、テストヘッド１のコンパレータＣ１を用いて取得する。

そして、第３の実施例を図５に示し説明する。ここで、図１，２と同一のものは同一符号を付し説明を省略する。

図５において、試験部７は試験部５の代わりに設けられる。試験部７の構成を以下に説明する。クロック生成部７１は、クロック生成部５１と同様に、例えばフェーズ・ロック・ループで、テストヘッド１の出力によりクロックを試験部７の各部に与える。レジスタ７２，７３は、それぞれ４個設けられ、テストヘッド１からの出力を保持する。試験パターン生成部７４は、４つのレジスタ７２からの出力を入力し、入力データに基づいて、試験パターンを生成する。期待値パターン生成部７５は、４つのレジスタ７３からの出力を入力し、入力データに基づいて、期待値パターンを生成する。４ビット分のパラレル／シリアル変換部７６，７７は、それぞれ、試験パターン生成部７４、期待値パターン生成部７５の出力を入力し、シリアル信号として出力する。そして、４ビット分のパラレル／シリアル変換部７６は、それぞれ、ドライバＤを介して、ＤＵＴ４に出力する。４ビット分の比較器７８は、それぞれ、コンパレータＣの出力とパラレル／シリアル変換部７７の出力とを比較する。メモリ７９は、比較器７８の良否の結果を記憶する。

このような装置の動作を、図６，図７を用いて説明する。ここで、図７は、メモリアドレス長Ｎで、テストサイクル数がＮに比例するＮ系パターンの例で、マーチ・パターンと呼ばれるパターンを示した図である。そして、図中、ｗは書き込み、ｒは読み出しを意味し、例えば、０ｗは”０”の書き込みを主として行うセルを意味する。また、図７は、データがデータビット”１６”×データ幅”１６”、つまり、ＤＵＴ４（メモリ）に対して、一回に読み出し、あるいは、書き込める２５６ビットデータを示す。

テストヘッド１が、ドライバＤ１を用いて、クロック発生信号をクロック生成回路７１に出力する。そして、クロック生成回路７１がクロックを発生し、試験部７の各部の動作に用いられる。そして、テストヘッド１は、複数のドライバＤ１から試験パターン（６４ビット）を、４つのレジスタ７２の一つに出力し、レジスタ７２は保持する。同様に、順次、テストヘッド１は、複数のドライバＤ１から試験パターン（６４ビット）を、他のレジスタ７２に設定する。同時に、テストヘッド１は、複数のドライバＤ１から期待値パターン（６４ビット）をレジスタ７３に順次設定する。つまり、レジスタ７２，７３には、基準となるパターンが設定される。

そして、試験パターン生成部７４が、レジスタ７２からデータを入力し、演算を行い、試験パターンを出力し、４ビット分のパラレル／シリアル変換部７６で、それぞれ１６ビット分のデータがシリアル信号に変換される。このシリアル信号を、ドライバＤは入力し、ＤＵＴ４に出力する。つまり、図６に示すように、ダブルデータレート（２つのｔＣＹＣ）で、ＤＵＴ４のデータビットＤＱ０〜ＤＱ１５のそれぞれに対して、４ビット分のデータｄ０〜ｄ１５，〜，データｄ２４０〜ｄ２５５が書き込まれる。この結果、図７（ａ）に示すように、すべてのデータを”０”として、すべてアドレスのセルに対して、”０”を書き込む。

このとき、テストヘッド１のドライバＤ０からアドレスの基準となるアドレスと制御信号を試験部７に入力し、図示しない試験パターン生成部により演算され、パラレル／シリアル変換部、ドライバを介して、ＤＵＴ４に出力されている。

次に、図７（ｂ）に示すように、期待値パターン生成部７５が、レジスタ７３からデータを入力し、演算を行い、０番地のデータｄ０の”０”の読み出しに対応する期待値パターンを出力し、４ビット分のパラレル／シリアル変換部７７で、それぞれ４ビット分のデータがシリアル信号に変換され、比較器７８に出力される。このとき、ＤＵＴ４には、上述のように、０番地のアドレスと読み出しの制御信号が与えられる。以下、同様に、アドレス、制御信号が与えられるが説明を省略する。そして、ＤＵＴ４の出力がコンパレータＣで電圧比較され、ハイレベル、ロウレベルの区別が行われる。コンパレータＣの出力が比較器７８に入力される。この結果、４ビット分の比較器７８は、それぞれ、ＤＵＴ４の出力とパラレル／シリアル変換部７７の出力とを比較し、比較結果をメモリ７９に格納する。

次に、図７（ｃ）に示すように、０番地のデータｄ０のセルに”１”を書き込むように、試験パターン生成部７４が演算を行い、試験パターンを出力し、４ビット分のパラレル／シリアル変換部７６でシリアル信号に変換され、ドライバＤを介して、ＤＵＴ４に出力される。ここで、ＤＵＴ４には、図７（ｃ）に示されるように、データｄ１〜ｄ２５５のパターンは、”０”のまま書き込まれる。

図７（ｄ）に示すように、０番地のデータｄ１のセルの”０”をＤＵＴ４から主として読み出し、コンパレータＣを介して、比較器７８に入力される。そして、期待値パターン生成部７５は演算し、０番地のデータｄ１のセルが”０”の期待値パターンを生成し、４ビット分のパラレル／シリアル変換部７７でシリアル信号に変換され、比較器７８に出力し、比較器７８で比較を行い、比較結果をメモリ７９に格納する。ここで、ＤＵＴ４は、４ビット分のシリアル信号を出力している。従って、データｄ０，ｄ２〜ｄ２５５の期待値パターンは、図７（ｄ）に示されるように、データｄ０のセルが”１”、データｄ２〜ｄ２５５は”０”のパターンにより比較が行われる。

図７（ｅ）に示すように、０番地のデータｄ１のセルに”１”を書き込むように、試験パターン生成部７４が演算を行い、試験パターンを出力し、４ビット分のパラレル／シリアル変換部７６でシリアル信号に変換され、ドライバＤを介して、ＤＵＴ４に出力される。ここで、上述のように、試験パターンは、データｄ０は”１”、データｄ２〜ｄ２５５は”０”となる。

以下、同様に、最終番地のデータｄ２５５のセルまで繰り返し、図７（ｆ）に示すように、最終番地のデータｄ２５５のセルの”０”を主として読み出し、コンパレータＣを介して、比較器７８に入力される。そして、期待値パターン生成部７５は演算し、期待値パターンを生成し、４ビット分のパラレル／シリアル変換部７７でシリアル信号に変換され、比較器７８に出力し、比較器７８で比較を行い、比較結果をメモリ７９に格納する。ここで、上述のように、データｄ０〜ｄ２５４のセルの期値パターンは、図７（ｆ）のように、”１”になっている。

以下、試験パターン生成部７４、期待値パターン生成部７５が演算して、試験パターン、期待値パターンを発生し、図７（ｇ）に示すように、最終番地のデータｄ２５５のセルに”１”をＤＵＴ４に書き込み、図７（ｈ）に示すように、最終番地のデータｄ２５５のセルの”１”をＤＵＴ４から主として読み出し比較する。図７（ｉ）に示すように、最終番地のデータｄ２５５のセルに”０”をＤＵＴ４に書き込む。以下同様に逆方向に、０番地のデータｄ０のセルまで繰り返し、図７（ｊ）に示すように、０番地のデータｄ０のセルの”１”をＤＵＴ４から主として読み出す。図７（ｋ）に示すように、０番地のデータｄ０のセルに”０”をＤＵＴ４に書き込む。次にデータを反転して同じシーケンスを繰り返す。

そして、テストヘッド１が、メモリ７９からデータを、テストヘッド１のコンパレータＣ１を用いて取得する。

ここでは、試験パターン生成部７４、期待値パターン生成部７５は、単純なパターン発生例を示したが、バースト方向（データ幅方向）で、任意のデータに対して、ＤＵＴ４の内部でスクランブルがかかっている場合、アドレスの関数でビットごとにデータを設定する。すわなち、試験パターン生成部７４、期待値パターン生成部７５は、アドレスデータが入力され、このアドレスデータも含めて、パターンを生成する。

このように、試験パターン生成部７４が、試験パターンを生成し、パラレル／シリアル変換部７６で、シリアル信号に変換するので、低速なテストヘッド１でも、試験パターンを高速に生成しつつ、高速に試験が行える。

また、期待値パターン生成部７５が、期待値パターンを生成し、この期待値パターンにより、ＤＵＴ４の出力と比較器７８で比較するので、低速なテストヘッド１でも、期待値パターンを高速に生成しつつ、高速に試験を行うことができる。

また、レジスタ７２，７３がテストヘッド１の出力を保持するので、テストヘッド１で使用するピン数を削減でき、多ピンのＤＵＴ４の試験を行うことができる。

なお、本発明はこれに限定されるものではなく、リタイミング回路ＲＴ、サンプリング回路ＳＰ、ディレイライン５３，５４を設けた構成を示したが、タイミング精度に問題がなければ、リタイミング回路ＲＴ、サンプリング回路ＳＰ、ディレイライン５３，５４を設けない構成でもよい。

また、シフトレジスタ５６、比較器５７、フラグ回路５８、メモリ５９の代わりに、デマルチプレクサ５５の分配出力の後段にサンプリング回路を設け、このサンプリング回路の出力をテストヘッド１に与え、テストヘッド１のコンパレータＣ１を介して、ＤＵＴ４の良否の判定を行う構成でもよい。

また、ＤＵＴ４のアドレス、制御信号が低速の場合を示したが、高速の場合はマルチプレクサ５２、リタイミング回路ＲＴ、ディレイライン５３、ドライバＤを用いて、高速にしてＤＵＴ４に与える。

また、比較器５７がデマルチプレクサ５５の出力を保持する構成を示したが、デマルチプレクサ５５が分配したデータを保持して、比較器５７に出力する構成にしてもよい。

また、パラレル／シリアル変換部７７を設けずに、コンパレータＣの出力側にシリアル／パラレル変換部を設けて、パラレル信号にして、複数の比較器が期待値パターン生成部７５の出力により比較する構成でもよい。

また、レジスタ７２，７３を設けた構成を示したが、試験パターン生成部７４、期待値パターン生成部７５内部に設ける構成でもよい。また、レジスタ７２，７３で、テストヘッド１の出力（６４ビット）を保持する構成ではなく、テストヘッド１が２５６ビットを出力して、試験パターン生成部７４、期待値パターン生成部７５に与える構成でもよい。

また、ドライバＤを設ける構成を示したが、所望の電圧をＤＵＴ４に与えることができれば、必ずしも必要がない。また、パラレル／シリアル変換部７６内にドライバＤを設ける構成でもよい。

また、マルチプレクサ５２の構成を示したが、パラレル／シリアル変換部でもよい。同様に、デマルチプレクサ５５，６４の構成を示したが、シリアル／パラレル変換部でもよい。

本発明の概略構成図である。 本発明の第１の実施例を示した具体的な構成図である。 図１，２に示す装置の動作を示したタイミングチャートである。 本発明の第２の実施例を示した具体的な構成図である。 本発明の第３の実施例を示した具体的な構成図である。 図５に示す装置の動作を説明する図である。 図５に示す装置の動作を説明する図である。 従来のＩＣテスタの構成を示した図である。

符号の説明

１ テストヘッド
２１ 同軸ケーブル
３ テストボード
４ ＤＵＴ
５１，７１ クロック生成回路
５２ マルチプレクサ
５３，５４ ディレイライン
５５，６４ デマルチプレクサ
５６，６１ シフトレジスタ
５７，６２，７８ 比較器
５８，６３ フラグ回路
５９，７９ メモリ
７２，７３ レジスタ
７４ 試験パターン生成部
７５ 期待値パターン生成部
７６，７７ パラレル／シリアル変換部
Ｄ ドライバ
Ｃ コンパレータ
ＲＴ リタイミング回路
ＳＰ サンプリング回路

Claims (13)

1. 被試験対象をテストヘッドにより試験するＩＣテスタにおいて、
   前記テストヘッドの複数の出力を入力し、シリアル信号として、前記被試験対象に出力するパラレル／シリアル変換部と
   を備えたことを特徴とするＩＣテスタ。
2. 被試験対象をテストヘッドにより試験するＩＣテスタにおいて、
   前記テストヘッドの複数の出力を入力し、これらの出力を切り替えて出力するマルチプレクサと、
   このマルチプレクサの出力を入力し、前記被試験対象に出力するドライバと
   を有することを特徴とするＩＣテスタ。
3. 被試験対象の出力を入力するコンパレータと、
   このコンパレータの出力と前記テストヘッドからの期待値とを比較する比較器と
   を備えたことを特徴とする請求項２記載のＩＣテスタ。
4. テストヘッドと同軸ケーブルにより電気的に接続し、被試験対象、マルチプレクサ、ドライバ、コンパレータ、比較器が少なくとも搭載されるテストボードを有することを特徴とする請求項３記載のＩＣテスタ。
5. コンパレータの出力を入力し、複数に分配して比較器に出力するデマルチプレクサを設けたことを特徴とする請求項３または４記載のＩＣテスタ。
6. テストヘッドの出力に基づいて、クロックを生成するクロック生成回路と
   このクロック生成回路のクロックにより、マルチプレクサの出力をリタイミングし、ドライバに出力するリタイミング回路と、
   前記クロック生成回路のクロックにより、コンパレータの出力をサンプリングし、デマルチプレクサに出力するサンプリング回路と
   を設けたことを特徴とする請求項５に記載のＩＣテスタ。
7. リタイミング回路の出力を入力し、ドライバに出力する第１のディレーラインと、
   コンパレータの出力を入力し、サンプリング回路に出力する第２のディレーラインと
   設けたことを特徴とする請求項６記載のＩＣテスタ。
8. テストヘッドの複数の出力を遅延して比較器の期待値を出力する遅延部を設けたことを特徴とする請求項３〜７のいずれかに記載のＩＣテスタ。
9. 比較器のフェイル結果を保持する保持回路と、
   比較器の良否の結果を記憶する記憶部と
   を有することを特徴とする請求項３〜８のいずれかに記載のＩＣテスタ。
10. 被試験対象をテストヘッドにより試験するＩＣテスタにおいて、
    前記テストヘッドの出力を入力し、入力したデータに基づいて、試験パターンを生成する試験パターン生成部と、
    この試験パターン生成部の出力を入力し、シリアル信号として前記被試験対象に出力するパラレル／シリアル変換部と
    を備えたことを特徴とするＩＣテスタ。
11. テストヘッドの出力を入力し、入力したデータに基づいて、期待値パターンを生成する期待値パターン生成部と、
    被試験対象の出力を入力するコンパレータと
    このコンパレータの出力と前記期待値パターン生成部の期待値パターンと比較する比較器と、
    を設けたことを特徴とする請求項１０記載のＩＣテスタ。
12. テストヘッドの出力を保持し、試験パターン生成部または期待値パターン生成部に、保持したデータを与える複数のレジスタを設けたことを特徴とする請求項１１記載のＩＣテスタ。
13. 被試験対象はメモリであることを特徴とする請求項１〜１２のいずれかに記載のＩＣテスタ。
    

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