JP4098264B2 - 試験装置及び試験方法 - Google Patents
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Description
をさらに備えてもよい。
102 タイミング発生器
104 パターン発生器
106 波形整形器
108 論理比較器
110 不良解析メモリ
112 不良救済解析器
120 被試験メモリ
202 AFMアドレスフォーマッタ
204 AFM制御部
206 AFM
208 AFM
210 MUX
212 遅延回路
214 論理和回路
216 FBM
218 FBM
220 MUX
222 救済解析用フェイル計数部
224 救済解析制御部
226 解析アドレス発生部
228 遅延回路
230 MUX
232 MUX
316 FBM
322 救済解析用フェイル計数部
324 救済解析制御部
326 解析アドレス発生部
328 遅延回路
420 MUX
422 救済解析用フェイル計数部
Claims (13)
- 被試験メモリを試験する試験装置であって、
前記被試験メモリに供給するアドレス信号及びデータ信号、並びに前記アドレス信号及び前記データ信号に応じて前記被試験メモリが出力すべき期待値信号を発生するパターン発生器と、
前記アドレス信号及び前記データ信号に応じて前記被試験メモリが出力した出力信号と前記期待値信号とを比較し、前記出力信号と前記期待値信号とが一致しない場合にフェイルデータを出力する論理比較器と、
前記被試験メモリの第1の試験における前記フェイルデータを、前記アドレス信号が示すアドレスに格納する第1フェイルバッファメモリと、
前記第1フェイルバッファメモリが格納している前記フェイルデータと、前記被試験メモリの第2の試験における前記フェイルデータとを累積して格納する第2フェイルバッファメモリと、
前記第1フェイルバッファメモリが格納している前記フェイルデータを参照して前記被試験メモリの不良救済解析を行う第1救済解析部と
を備え、
前記第1フェイルバッファメモリは、前記第2フェイルバッファメモリが格納している前記フェイルデータと、前記被試験メモリの第3の試験における前記フェイルデータとを累積して格納し、
前記第1救済解析部は、前記第2フェイルバッファメモリが格納している前記フェイルデータをさらに参照して前記被試験メモリの不良救済解析を行う試験装置。 - 前記第2の試験における前記フェイルデータと前記第1フェイルバッファメモリが格納するフェイルデータとの論理和演算を行って、演算結果を前記第2フェイルバッファメモリに格納し、前記第3の試験における前記フェイルデータと前記第2フェイルバッファメモリが格納するフェイルデータとの論理和演算を行って、演算結果を前記第1フェイルバッファメモリに格納する論理和回路
をさらに備える請求項1に記載の試験装置。 - 前記論理比較器が出力した前記フェイルデータを、前記アドレス信号が示すアドレスに順次格納する第1アドレスフェイルメモリをさらに備え、
前記第1フェイルバッファメモリは、前記第1アドレスフェイルメモリが格納している前記フェイルデータと、前記第2フェイルバッファメモリが格納している前記フェイルデータとを累積して格納し、
前記第2フェイルバッファメモリは、前記第1アドレスフェイルメモリが格納している前記フェイルデータと、前記第1フェイルバッファメモリが格納している前記フェイルデータとを累積して格納する
請求項2に記載の試験装置。 - 前記第2の試験において前記論理比較器が出力した前記フェイルデータを、前記アドレス信号が示すアドレスに順次格納する第2アドレスフェイルメモリをさらに備え、
前記第2フェイルバッファメモリは、前記第3の試験に並行して、前記第1フェイルバッファメモリが格納している前記フェイルデータと、前記第2アドレスフェイルメモリが格納している前記フェイルデータとを累積して格納する
請求項3に記載の試験装置。 - 前記第1アドレスフェイルメモリは、前記第3の試験において前記論理比較器が出力した前記フェイルデータを、前記アドレス信号が示すアドレスに順次格納し、
前記第1フェイルバッファメモリは、前記被試験メモリの第4の試験に並行して、前記第2フェイルバッファメモリが格納している前記フェイルデータと、前記第1アドレスフェイルメモリが格納している前記フェイルデータとを累積して格納する
請求項4に記載の試験装置。 - 前記第1アドレスフェイルメモリ又は前記第2アドレスフェイルメモリが格納している前記フェイルデータと、前記第1フェイルバッファメモリ又は前記第2フェイルバッファメモリが格納している前記フェイルデータとが前記論理和回路に供給されるタイミングを一致させるべく、前記第1アドレスフェイルメモリ又は前記第2アドレスフェイルメモリが格納している前記フェイルデータを遅延させて前記論理和回路に供給する遅延回路
をさらに備える請求項5に記載の試験装置。 - 前記第1フェイルバッファメモリ又は前記第2フェイルバッファメモリと同一の前記フェイルデータを、前記第1フェイルバッファメモリ又は前記第2フェイルバッファメモリと並行して格納する第3フェイルバッファメモリと、
前記第3フェイルバッファメモリが格納している前記フェイルデータを参照し、前記第1救済解析部と並行して前記被試験メモリの不良救済解析を行う第2救済解析部と
をさらに備える請求項1に記載の試験装置。 - 前記第1フェイルバッファメモリ又は前記第2フェイルバッファメモリが格納している前記フェイルデータを参照し、前記第1救済解析部と並行して前記被試験メモリの不良救済解析を行う第3救済解析部
をさらに備える請求項1に記載の試験装置。 - 被試験メモリを試験する試験方法であって、
前記被試験メモリにアドレス信号及びデータ信号を供給する段階と、
前記被試験メモリが前記アドレス信号及び前記データ信号に応じて出力した出力信号を、前記被試験メモリが前記アドレス信号及び前記データ信号に応じて出力すべき期待値信号と比較し、前記出力信号と前記期待値信号とが一致しない場合にフェイルデータを発生する段階と、
前記被試験メモリの第1の試験を行いながら、第1アドレスフェイルメモリの前記アドレス信号が示すアドレスに前記フェイルデータを順次格納する段階と、
前記被試験メモリの第2の試験を行いながら、第2アドレスフェイルメモリの前記アドレス信号が示すアドレスに前記フェイルデータを順次格納する段階と、
前記第2の試験に並行して、前記第1アドレスフェイルメモリが格納している前記フェイルデータを第1フェイルバッファメモリに読み出し、前記第1フェイルバッファメモリが格納している前記フェイルデータを参照して前記被試験メモリの不良救済解析を行う段階と、
前記被試験メモリの第3の試験を行いながら、前記第1アドレスフェイルメモリの前記アドレス信号が示すアドレスに前記フェイルデータを順次格納する段階と、
前記第3の試験に並行して、前記第1フェイルバッファメモリが格納している前記フェイルデータと、前記第2アドレスフェイルメモリが格納している前記フェイルデータとを累積して第2フェイルバッファメモリに読み出し、前記第2フェイルバッファメモリが格納している前記フェイルデータを参照して前記被試験メモリの不良救済解析を行う段階と
を備える試験方法。 - 前記被試験メモリの第4の試験を行いながら、前記第2アドレスフェイルメモリの前記アドレス信号が示すアドレスに前記フェイルデータを順次格納する段階と、
前記第4の試験に並行して、前記第2フェイルバッファメモリが格納している前記フェイルデータと、前記第1アドレスフェイルメモリが格納している前記フェイルデータとを累積して前記第1フェイルバッファメモリに読み出し、前記第1フェイルバッファメモリが格納している前記フェイルデータを参照して前記被試験メモリの不良救済解析を行う段階と
をさらに備える請求項9に記載の試験方法。 - 前記第3の試験に並行して前記被試験メモリの不良救済解析を行う段階は、前記第1フェイルバッファメモリが格納している前記フェイルデータと、前記第2アドレスフェイルメモリが格納している前記フェイルデータとの論理和演算を行って、演算結果を前記第2フェイルバッファメモリに格納する段階を有し、
前記第4の試験に並行して前記被試験メモリの不良救済解析を行う段階は、前記第2フェイルバッファメモリが格納している前記フェイルデータと、前記第1アドレスフェイルメモリが格納している前記フェイルデータとの論理和演算を行って、演算結果を前記第1フェイルバッファメモリに格納する段階を有する
請求項10に記載の試験方法。 - 前記第1アドレスフェイルメモリ又は前記第2アドレスフェイルメモリが格納している前記フェイルデータと、前記第1フェイルバッファメモリ又は前記第2フェイルバッファメモリが格納している前記フェイルデータとが、前記論理和演算を行う論理和回路に供給されるタイミングを一致させるべく、前記第1アドレスフェイルメモリ又は前記第2アドレスフェイルメモリが格納している前記フェイルデータを遅延させて前記論理和回路に供給する段階
をさらに備える請求項11に記載の試験方法。 - 前記第3の試験に並行して、前記第1フェイルバッファメモリ又は前記第2フェイルバッファメモリと同一の前記フェイルデータを、前記第1フェイルバッファメモリ又は前記第2フェイルバッファメモリと並行して第3フェイルバッファメモリに格納し、前記第3フェイルバッファメモリが格納している前記フェイルデータを参照して前記被試験メモリの不良救済解析を行う段階
をさらに備える請求項9乃至請求項12のいずれかに記載の試験方法。
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