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Technisches
Gebiet
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Die
vorliegende Erfindung betrifft ein Testgerät und ein Testverfahren. Insbesondere
betrifft die vorliegende Erfindung ein Testgerät und ein Testverfahren zum
Testen eines Speicherprüflings.
Die vorliegende Erfindung betrifft eine Japanische Patentanmeldung
Nr. 2004-74057, eingereicht am 16. März 2004, deren Inhalt hierin
durch Inbezugnahme übernommen
wird, und nimmt ihre Priorität
in Anspruch.
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Erfindungshintergrund
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Im
Allgemeinen legt ein Speichertestgerät Adresssignale und Datensignale,
die von einem Mustergenerator erzeugt werden, an einen Speicherprüfling an,
um diese darauf zu schreiben. Dann vergleicht das Speichertestgerät Erwartungswertsignale,
die vom Mustergenerator entsprechend zu den Adresssignalen und den
Datensignalen erzeugt werden, und speichert Fehlerdaten, die angeben,
dass ein Ausgabesignal nicht mit einem Erwartungswertsignal zusammenpasst,
in einem Adressfehlerspeicher (im Folgenden als AFM bezeichnet)
in einem Fehleranalysespeicher für
jede Adresse, die durch das Adresssignal angegeben wird. Dann führt das
Speichertestgerät
am Speicherprüfling
eine Fehlersicherheitsanalyse in Bezug auf die im AFM gespeicherten Fehlerdaten
aus, wie es beispielsweise in der Japanischen Patentanmeldung Nr.
10-556964 offenbart ist.
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Offenbarung der Erfindung
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Durch
die Erfindung zu lösende
Probleme:
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6 zeigt einen Ablauf von Tests und Fehlersicherheitsanalysen
nach dem Stand der Technik. Ein Speichertestgerätetyp, wie er in 6A gezeigt ist,
weist eine Kapazität
auf, die mit dem Speicherprüfling
vergleichbar ist, und führt
eine Fehlersicherheitsanalyse unter Bezugnahme auf den AFM durch, der
nacheinander Fehlerdaten nach dem Testen des Speicherprüflings speichert.
Ein anderer Speichertestgerätetyp,
wie er in 6B gezeigt ist, weist in einem
Fehlersicherheitsanalysator zusätzlich
zu dem AFM einen Fehlerpufferspeicher (im Folgenden als FBM bezeichnet)
auf, der eine Kapazität
aufweist, die mit dem Speicherprüfling
vergleichbar ist, überträgt Fehlerdaten
vom AFM zum FBM und führt
die Fehlersicherheitsanalyse des vorhergehenden Tests parallel mit
der Durchführung
eines nächsten
Tests durch, so dass der Durchsatz des Tests verbessert werden kann.
Solch ein Speichertestgerät
ist effektiv für
den Fall, dass die Übertragungszeit
von Fehlerdaten ausreichend kleiner ist, als eine Zeit für die Fehlersicherheitsanalyse.
Da die Überragungszeit
der Fehlerdaten in Verbindung mit beträchtlicher Steigerung der Kapazität des Speicherprüflings vergrößert wird, kann
der Durchsatz nicht verbessert werden. Deshalb ist es notwendig,
die Übertragungszeit
der Fehlerdaten zu verringern. Somit wurde ein Speichertestgerät, wie es
in 6C gezeigt ist, vorgeschlagen, das zwei AFM aufweist
und eine Fehlersicherheitsanalyse durch aufeinander folgendes Speichern
von Daten während
des Testens in einem AFM parallel mit dem Übertragen der Fehlerdaten des
vorhergehenden Tests vom anderen AFM zum FBM ausführt.
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Bei
einer Art von Speichertest in den vergangenen Jahren wird ein Speicherprüfling mehrere Male
getestet und eine Fehlersicherheitsanalyse durch Akkumulieren der
Ergebnisse der mehrmaligen Tests durchgeführt. 7 zeigt
einen Ablauf von Tests und Fehlersicherheitsanalysen nach dem Stand
der Technik. Analyse 1 ist eine Analyse des Testergebnisses von
Test 1. Analyse 1 + 2 ist eine Analyse des Testergebnisses durch
Akkumulieren von Test 1 und Test 2. Analyse 1 + 2 + 3 ist eine Analyse
des Testergebnisses durch Akkumulieren von Test 1, Test 2 und Test
3. Die Abläufe,
wie sie in 7A und 7B gezeigt
sind, haben den Durchsatz des Tests nicht verbessert, da die Übertragungszeit
der Fehlerdaten in Verbindung mit der beträchtlichen Steigerung der Kapazität des Speicherprüflings gesteigert
wird. Zusätzlich
muss beim Ablauf, wie er in 7C gezeigt
ist, ein FBM die Fehlerdaten, die vom anderen AFM übertragen
werden, zu den Fehlerdaten akkumulieren, die vom einen AFM übertragen
werden, durch eine Lese-Modifizierungs-Schreibe-Operation, so dass ein großer Betrag
an Verarbeitungszeit benötigt
wird, um die Fehlerdaten vom AFM zum FBM zu übertragen. Deshalb wird, wenn
die Häufigkeit
der Tests gesteigert wird, eine Latenzzeit erzeugt, um Fehlerdaten
vom AFM zum FBM zu übertragen.
Deshalb geht der Vorteil der Verwendung von zwei AFM verloren.
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Somit
ist es eine Aufgabe der vorliegenden Erfindung, ein Testgerät bereitzustellen,
das in der Lage ist, das mit der herkömmlichen Technik einhergehende
Problem zu lösen.
Diese Aufgabe wird durch Kombinieren der in den unabhängigen Ansprüchen aufgezählten Merkmale
gelöst.
Dann definieren abhängige
Ansprüche
weitere effektive spezielle Beispiele der vorliegenden Erfindung.
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Mittel zur
Lösung
der Probleme
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Um
das oben beschriebene Problem zu lösen, stellt der erste Gesichtspunkt
der vorliegenden Erfindung ein Testgerät zum Testen eines Speicherprüflings bereit.
Das Testgerät
beinhaltet folgendes: einen Mustergenerator zum Erzeugen eines Adresssignals
und eines Datensignals, die dem Speicherprüfling zuzuführen sind, und eines vom Speicherprüfling auszugebenden
Erwartungswertsignals gemäß dem Adresssignal
und dem Datensignal; einen Logikkomparator zum Vergleichen eines
vom Speicherprüfling
gemäß dem Adresssignal
und dem Datensignal ausgegebenen Ausgabesignals mit dem Erwartungswertsignal
und Ausgeben von Fehlerdaten, wenn das Ausgabesignal nicht mit dem
Erwartungswertsignal übereinstimmt;
einen ersten Fehlerpufferspeicher zum Speichern der Fehlerdaten
in einem ersten Test am Speicherprüfling auf der Grundlage der
durch das Adresssignal angegebenen Adresse; einen zweiten Fehlerpufferspeicher
zum Akkumulieren der im ersten Fehlerpufferspeicher gespeicherten
Fehlerdaten und der Fehlerdaten im zweiten Test am Speicherprüfling und
Speichern derselben darin; und einen ersten Sicherheitsanalyseabschnitt
zum Durchführen
einer Fehlersicherheitsanalyse am Speicherprüfling unter Bezugnahme auf
die im ersten Fehlerpufferspeicher gespeicherten Fehlerdaten. Der
erste Fehlerpufferspeicher akkumuliert die im zweiten Fehlerpufferspeicher
gespeicherten Fehlerdaten und die Fehlerdaten in einem dritten Test am
Speicherprüfling
und speichert diese darin. Der erste Sicherheitsanalyseabschnitt
führt eine
Fehlersicherheitsanalyse am Speicherprüfling ferner unter Bezugnahme
auf die im zweiten Fehlerpufferspeicher gespeicherten Fehlerdaten
durch.
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Das
Testgerät
kann darüber
hinaus eine ODER-Schaltung zum Durchführen einer ODER-Operation an
den Fehlerdaten im zweiten Test und den im ersten Fehlerpufferspeicher
gespeicherten Fehlerdaten und Speichern des Ergebnisses im zweiten
Fehlerpufferspeicher und zum Durchführen einer ODER-Operation an
den Fehlerdaten im dritten Test und den im zweiten Fehlerpufferspeicher gespeicherten
Fehlerdaten und Speichern des Ergebnisses im ersten Fehlerpufferspeicher
umfassen.
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Das
Testgerät
kann darüber
hinaus einen ersten Adressfehlerspeicher zum aufeinander folgenden
Speichern der vom Logikkomparator ausgegebenen Fehlerdaten an der
durch das Adresssignal angegeben Adresse umfassen. Der erste Fehlerpufferspeicher
akkumuliert die im ersten Adressfehlerspeicher gespeicherten Fehlerdaten
und die im zweiten Fehlerpufferspeicher gespeicherten Fehlerdaten und
speichert diese darin. Der zweite Fehlerpufferspeicher akkumuliert
die im ersten Adressfehlerspeicher gespeicherten Fehlerdaten und
die im ersten Fehlerpufferspeicher gespeicherten Fehlerdaten und speichert
diese darin.
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Das
Testgerät
kann darüber
hinaus einen zweiten Adressfehlerspeicher zum aufeinander folgenden
Speichern der vom Logikkomparator im zweiten Test ausgegebenen Fehlerdaten
an der durch das Adresssignal angegeben Adresse umfassen. Der zweite
Fehlerpufferspeicher akkumuliert die im ersten Fehlerpufferspeicher
gespeicherten Fehlerdaten und die im zweiten Adressfehlerspeicher
gespeicherten Fehlerdaten und speichert diese darin parallel zur
Durchführung
des dritten Tests am Speicherprüfling.
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Der
erste Adressfehlerspeicher speichert aufeinander folgend darin die
vom Logikkomparator im dritten Test ausgegebenen Fehlerdaten an
der durch das Adresssignal angegeben Adresse. Der erste Fehlerpufferspeicher
akkumuliert die im zweiten Fehlerpufferspeicher gespeicherten Fehlerdaten und
die im ersten Adressfehlerspeicher gespeicherten Fehlerdaten und
speichert diese darin parallel zur Durchführung eines vierten Tests am
Speicherprüfling.
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Das
Testgerät
kann darüber
hinaus eine Verzögerungsschaltung
zum Verzögern
der im ersten Adressfehlerspeicher oder im zweiten Adressfehlerspeicher
gespeicherten Fehlerdaten umfassen, um dem Zeitpunkt, an dem die
im ersten Adressfehlerspeicher oder im zweiten Adressfehlerspeicher
gespeicherten Fehlerdaten der ODER-Schaltung zugeführt werden, mit dem Zeitpunkt
abzugleichen, an dem die im ersten Fehlerpufferspeicher oder im
zweiten Fehlerpufferspeicher gespeicherten Fehlerdaten der ODER-Schaltung
zugeführt
werden, und diese der ODER-Schaltung zuzuführen.
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Das
Testgerät
kann darüber
hinaus einen dritten Fehlerpufferspeicher zum Speichern der gleichen
Fehlerdaten wie die im ersten Fehlerpufferspeicher oder im zweiten
Fehlerpufferspeicher parallel zum ersten Fehlerpufferspeicher oder
zweiten Fehlerpufferspeicher und einen zweiten Sicherheitsanalyseabschnitt
zum Durchführen
einer Fehlersicherheitsanalyse am Speicherprüfling unter Bezugnahme auf
die im dritten Fehlerpufferspeicher gespeicherten Fehlerdaten parallel
zum ersten Sicherheitsanalyseabschnitt umfassen.
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Das
Testgerät
kann darüber
hinaus einen dritten Sicherheitsanalyseabschnitt zum Durchführen einer
Fehlersicherheitsanalyse des Speicherprüflings unter Bezugnahme auf
die im ersten Fehlerpufferspeicher gespeicherten Fehlerdaten parallel
zum ersten Sicherheitsanalyseabschnitt umfassen.
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Ein
zweiter Gesichtspunkt der vorliegenden Erfindung stellt ein Testverfahren
zum Testen eines Speicherprüflings
bereit. Das Testverfahren umfasst folgendes:
Zuführen eines
Adresssignals und eines Datensignals zu einem Speicherprüfling; Vergleichen
eines vom Speicherprüfling
gemäß dem Adresssignal
und dem Datensignal ausgegebenen Ausgabesignals mit einem vom Speicherprüfling gemäß dem Adresssignal
und dem Datensignal auszugebenden Erwartungswertsignal und Erzeugen
von Fehlerdaten, wenn das Ausgabesignal nicht mit dem Erartungswertsignal übereinstimmt;
Speichern aufeinander folgend der Fehlerdaten an der durch das Adresssignal angegebenen
Adresse in einem ersten Adressfehlerspeicher parallel zur Durchführung eines
ersten Tests am Speicherprüfling;
Speichern aufeinander folgend der Fehlerdaten an der durch das Adresssignal
angegebenen Adresse in einem zweiten Adressfehlerspeicher parallel
zur Durchführung
eines zweiten Tests am Speicherprüfling; Einlesen der im ersten Adressfehlerspeicher
gespeicherten Fehlerdaten in den ersten Fehlerpufferspeicher parallel
zum Durchführen
des zweiten Tests und Durchführen
einer Fehlersicherheitsanalyse am Speicherprüfling unter Bezugnahme auf
die im ersten Fehlerpufferspeicher gespeicherten Fehlerdaten; Speichern
aufeinander folgend der Fehlerdaten an der durch das Adresssignal angegebenen
Adresse im ersten Adressfehlerspeicher parallel zur Durchführung eines
dritten Tests am Speicherprüfling;
und Akkumulieren der im ersten Adressfehlerspeicher gespeicherten
Fehlerdaten und der im zweiten Adressfehlerspeicher gespeicherten
Fehlerdaten parallel zum Durchführen
des dritten Tests, Einlesen derselben in einen zweiten Fehlerpufferspeicher
und Durchführen
einer Fehlersicherheitsanalyse am Speicherprüfling unter Bezugnahme auf
die Fehlerdaten.
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Hier
sind in der Zusammenfassung der Erfindung nicht alle notwendigen
Merkmale der vorliegenden Erfindung aufgelistet. Die Subkombinationen
der Merkmale können
die Erfindung werden.
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Wirkung der
Erfindung
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Gemäß dem Testgerät der vorliegenden
Erfindung kann die Zeit zum Übertragen
von Fehlerdaten aus einem Fehleranalysespeicher zu einem Fehlersicherheitsanalysator
vermindert werden, um den Durchsatz des Tests zu verbessern.
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Kurze Beschreibung
der Zeichnung
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1 zeigt
die Konfiguration eines Testgeräts 100;
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2 zeigt
die Konfiguration eines Fehleranalysespeichers 110 und
eines Fehlersicherheitsanalysators 112;
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3 zeigt
einen Ablauf von Tests und Fehlersicherheitsanalysen durch das Testgerät 100;
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4 zeigt
eine zweite Modifikation der Konfiguration des Fehlersicherheitsanalysators 112;
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5 zeigt
eine zweite Modifikation der Konfiguration des Fehlersicherheitsanalysators 112;
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6 zeigt einen Ablauf von Tests und Fehlersicherheitsanalysen
nach dem Stand der Technik; und
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7 zeigt einen Ablauf von Tests und Fehlersicherheitsanalysen
nach dem Stand der Technik.
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Bester Modus zur Ausführung der
Erfindung
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Im
Folgenden wird die vorliegende Erfindung durch bevorzugte Ausführungsbeispiele
beschrieben werden. Die Ausführungsbeispiele
beschränken
die Erfindung gemäß den Ansprüchen nicht
und alle Kombination der in den Ausführungsbeispielen beschriebenen
Merkmale sind nicht notwendigerweise unabdingbar für Mittel
zur Lösung
der Probleme der Erfindung.
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1 zeigt
ein Beispiel der Konfiguration eines Testgeräts gemäß einem Ausführungsbeispiel der
vorliegenden Erfindung. Das Testgerät 100 beinhaltet einen
Taktgenerator 102, einen Mustergenerator 104,
einen Signalformgestalter 106, einen Logikkomparator 108,
einen Fehleranalysespeicher 110 und einen Fehlersicherheitsanalysator 112.
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Der
Taktgenerator 102 erzeugt einen Referenztakt und führt diesen
dem Mustergenerator 104 zu. Der Mustergenerator 104 erzeugt
ein Adresssignal, ein Datensignal und ein Steuersignal, die dem Speicherprüfling 120 auf
der Grundlage des Referenztakts zuzuführen sind, und führt diese
dem Signalformgestalter 106 zu. Zusätzlich erzeugt der Mustergenerator 104 ein
vom Speicherprüfling 120 gemäß dem Adresssignal,
dem Datensignal und dem Steuersignal auszugebendes Erwartungswertsignal und
führt dieses
dem Logikkomparator 108 zu. Der Signalformgestalter 106 formt
das Adresssignal, das Datensignal und das Steuersignal in die Signalform, die
für das
Testen des Speicherprüflings 120 erforderlich
ist und legt dieses an den Speicherprüfling 120 an.
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Der
Logikkomparator 108 vergleicht ein Ausgabesignal, das vom
Speicherprüfling 120 gemäß dem Adresssignal
ausgegeben wird, mit einem vom Mustergenerator 104 erzeugten
Erwartungswertsignal, dem Datensignal und dem Steuersignal und führt diese
dem Fehleranalysespeicher 110 zu, wenn das Ausgabesignal
nicht mit dem Erwartungswertsignal übereinstimmt. Der Fehleranalysespeicher 110 speichert
die Fehlerdaten auf der Grundlage der durch das Adresssignal angegebenen
Adresse. Nach Durchführen
des Tests am Speicherprüfling 120 liest der
Fehlersicherheits analysator 112 die im Fehleranalysespeicher 110 gespeicherten
Daten, um eine Fehlersicherheitsanalyse am Speicherprüfling 120 durchzuführen.
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2 zeigt
ein Beispiel einer Konfiguration des Fehleranalysespeichers 110 und
des Fehlersicherheitsanalysators 112. Der Fehleranalysespeicher
beinhaltet einen AFM-Adressformatierer 202,
einen AFM-Steuerabschnitt 204, einen AFM 206 und einen
AFM 208. Der Fehlersicherheitsanalysators 112 beinhaltet
eine Multiplexerschaltung (im Folgenden als MUX bezeichnet) 210,
eine Verzögerungsschaltung 212,
eine Logikschaltung 214, einen FBM 216, einen
FBM 218, eine MUX 220, einen Sicherheitsanalysefehlerzählabschnitt 222,
einen Sicherheitsanalysesteuerabschnitt 224, einen Analyseadresserzeugungsabschnitt 226,
eine Verzögerungsschaltung 228,
eine MUX 230 und eine MUX 232. Der AFM 206,
der AFM 208, der FBM 216 und der FBM 128 weisen
jeweils eine Kapazität
auf, die mit der des Speicherprüflings
vergleichbar ist. Hier ist der Sicherheitsanalysefehlerzählabschnitt 222 ein
Beispiel des ersten Sicherheitsanalyseabschnitts gemäß der vorliegenden
Erfindung.
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Der
AFM-Adressformatierer 202 formatiert das vom Mustergenerator 104 erzeugte
Adresssignal und führt
dieses dem AFM 206 oder dem AFM 208 zu. Der AFM-Steuerabschnitt 204 führt die
vom Logikkomparator 108 ausgegebenen Fehlerdaten dem AFM 206 und
dem AFM 208 zu. Zusätzlich
führt der AFM-Steuerabschnitt 204 dem
AFM-Adressformatierer 202 und dem Sicherheitsanalysesteuerabschnitt 224 ein
Synchronisierungssignal zu, um den Betriebszeitablauf zu steuern.
Der AFM 206 und der AFM 208 speichern der Reihe
nach die vom AFM-Steuerabschnitt 204 zugeführten Fehlerdaten an
der durch das vom AFM-Adressformatierer 202 zugeführten Adresssignal
angegebenen Adresse. Wenn der Test am Speicherprüfling mehrere Male ausgeführt wird,
werden der AFM 206 und der AFM 208 so umgeschaltet,
dass sie für
jeden Test verwendet werden können.
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Die
MUX 210 wechselt die aus dem AFM 206 und dem AFM 208 gelesenen
Daten und führt
diese der Verzögerungsschaltung 212 zu.
Die Verzögerungsschaltung 212 verzögert die
Fehlerdaten, die im AFM 206 oder im AFM 208 gespeichert
werden, um den Zeitpunkt, an dem die im AFM 206 oder im
AFM 208 gespeicherten Fehlerdaten der ODER-Schaltung 214 zugeführt werden,
mit dem Zeitpunkt abzugleichen, an dem die im FBM 216 oder
im FBM 218 gespeicherten Fehlerdaten der ODER-Schaltung 214 zugeführt werden,
und führt
diese der ODER-Schaltung 214 zu. Die ODER-Schaltung 214 führt an den im
AFM 206 oder im AFM 208 gespeicherten Fehlerdaten
und den im FBM 216 oder im FBM 218 gespeicherten
Fehlerdaten eine ODER-Operation durch und führt das Ergebnis dem FBM 216 oder
dem FBM 218 zu, so dass der FBM 216 oder der FBM 218 veranlasst
wird, das Ergebnis zu speichern.
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Der
Sicherheitsanalysesteuerabschnitt 224 steuert die Operation
des Sicherheitsanalysefehlerzählabschnitts 222 und
des Analyseadresserzeugungsabschnitts 226 auf der Grundlage
des Synchronisierungssignals, das vom AFM-Steuerabschnitt 204 geliefert
wird. Der Analyseadresserzeugungsabschnitts 226 erzeugt
auf der Grundlage der Steuerung des Sicherheitsanalysesteuerabschnitts 224 eine
FBM-Adresse 1 und
eine FBM-Adresse 2, die dem FBM 216 und dem FBM 218 zuzuführen sind.
Hier gibt die FBM-Adresse 1 und die FBM-Adresse 2 jeweils
eine Adresse an, die gleich den Adressen ist, die durch das vom
Mustergenerator 104 erzeugte Adresssignal angegeben werden. Die
Verzögerungsschaltung 228 verzögert die FBM-Adresse 1 und
die FBM-Adresse 2, die vom Analyseadresserzeugungsabschnitt 226 erzeugt werden,
um den Zeitpunkt, an dem die Fehlerdaten von der ODER-Schaltung 214 dem
FBM 216 oder dem FBM 218 zugeführt werden, mit dem Zeitpunkt abzugleichen,
an dem die FBM-Adresse 1 oder die FBM-Adresse 2 dem
FBM 216 oder dem FBM 218 zugeführt wird, und führt diese
der MUX 230 und der MUX 232 zu.
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Die
MUX 230 und die MUX 232 tauscht die FBM-Adresse 1 und
die FBM-Adresse 2, die vom Analyseadresserzeugungsabschnitt 226 erzeugt werden,
durch die FBM-Adresse 1 und
die FBM-Adresse 2, die durch die Verzögerungsschaltung 228 verzögert werden,
und führt
diese dem FBM 216 und dem FBM 218 zu. Um genau
zu sein, durch Lesen der Fehlerdaten aus dem FBM 216 und Schreiben
derselben in den FBM 218 wählt die MUX 230 die
vom Analyseadresserzeugungsabschnitt 226 erzeugte FBM-Adresse 1 und
die MUX 232 wählt
die von der Verzögerungsschaltung 228 verzögerte FBM-Adresse 2.
Unterdessen wählt
die MUX 230 durch Lesen der Fehlerdaten aus dem FBM 218 und Schreiben
derselben in den FBM 216 die durch die Verzögerungsschaltung 228 verzögerte FBM-Adresse 1 und
die MUX 232 wählt
die vom Analyseadresserzeugungsabschnitt 226 erzeugte FBM-Adresse 2.
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Der
FBM 216 speichert die von der ODER-Schaltung 214 zugeführten Fehlerdaten
auf der Grundlage der FBM-Adresse 1. Der FBM 218 speichert
die von der ODER-Schaltung 214 zugeführten Fehlerdaten
auf der Grundlage der FBM-Adresse 2. Die MUX 220 tauscht
die aus dem FBM 216 gelesenen Fehlerdaten mit den aus dem FBM 218 gelesenen
Fehlerdaten und führt
diese der ODER-Schaltung 214 und dem Sicherheitsanalysefehlerzählabschnitt 222 zu.
Der Sicherheitsanalysefehlerzählabschnitt 222 führt unter
Bezugnahme auf die von der MUX 220 zugeführten Fehlerdaten
eine Fehlersicherheitsanalyse durch, wie etwa das Zählen der
Fehlerzellen im Speicherprüfling 120.
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Hier
ist beschrieben worden, dass der Fehleranalysespeicher 110 gemäß dem vorliegenden Ausführungsbeispiel
zwei AFM aufweist. Es ist jedoch gemäß den Patentansprüchen evident,
dass das erfindungsgemäße Testgerät nur einen
AFM aufweisen kann. In diesem Fall akkumuliert der FBM 216 die
im AFM gespeicherten Fehlerdaten und die im FBM 216 gespeicherten
Fehlerdaten und speichert diese darin.
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3 zeigt
ein Beispiel von Abläufen
von Tests und Fehlersicherheitsanalysen durch das Testgerät 100 gemäß de vorliegenden
Ausführungsbeispiel.
Im Folgenden wird unter Bezugnahme auf 2 und 3 der
Ablauf von Tests und Fehlersicherheitsanalysen beschrieben werden.
Zuerst speichert der AFM 206 aufeinander folgend die Fehlerdaten,
die vom Logikkomparator 108 in einem ersten Test ausgegeben
werden, der am Speicherprüfling 120 durchgeführt wird,
an der durch das vom Mustergenerator 104 erzeugten Adresssignal
angegebenen Adresse.
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Wenn
der erste Test am Speicherprüfling
beendet ist, wird ein zweiter Test am Speicherprüfling 120 begonnen
und dann speichert der AFM 208 aufeinander folgend die
Fehlerdaten, die vom Logikkomparator 108 im zweiten Test,
der am Speicherprüfling 120 durchgeführt wird,
ausgegeben werden, an der durch das vom Mustergenerator 104 erzeugten Adresssignal
angegebenen Adresse. Zusätzlich wählt, wenn
der erste Test am Speicherprüfling 120 beendet
ist, die MUX 210 die Fehlerdaten des ersten Tests, die
im AFM 206 gespeichert sind. Die Fehlerdaten werden parallel
zur Durchführung
des zweiten Tests am Speicherprüfling 120 vom
AFM 206 zum FBM 216 übertragen. Dann liest der FBM 216 die
im AFM 206 gespeicherten Fehlerdaten des ersten Tests am
Speicherprüfling 120 und
speichert diese darin auf der Grundlage der vom Analyseadresserzeugungsabschnitt 226 erzeugten
FBM-Adresse 1. Dann, nachdem der FBM 216 die Fehlerdaten
liest, führt
der Sicherheitsanalysefehlerzählabschnitt 222 unter
Bezugnahme auf die im FBM 216 gespeicherten Fehlerdaten
eine Fehlersicherheitsanalyse am Speicherprüfling 120 aus.
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Wenn
der zweite Test am Speicherprüfling 120 beendet
ist, wird begonnen, einen dritten Test am Speicherprüfling 120 auszuführen. Beim
dritten Test am Speicherprüfling 120 speichert
der AFM 206 aufeinander folgend die vom Logikkomparator 108 im dritten
Test am Speicherprüfling 120 ausgegebenen Fehlerdaten
an der durch das vom Mustergenerator 104 erzeugten Adresssignal
angegebenen Adresse. Zusätzlich
wählt die
MUX 210, wenn der zweite Test am Speicherprüfling 120 beendet
ist, die im AFM 208 gespeicherten Fehlerdaten des zweiten
Tests. Es wird begonnen, die Fehlerdaten parallel zur Durchführung des
dritten Tests am Speicherprüfling 120 vom
AFM 208 zum FBM 218 zu übertragen. Hier wählt die
MUX 220 die im FBM 216 gespeicherten Fehlerdaten
des ersten Tests und führt
diese der ODER-Schaltung 214 zu. Dann führt die ODER-Schaltung 214 eine
ODER-Operation an den von der MUX 210 zugeführten Fehlerdaten
des zweiten Tests und den von der MUX 220 zugeführten Fehlerdaten
des ersten Tests durch und führt
das Ergebnis dem FBM 218 zu. Dann akkumuliert der FBM 218 die
im AFM 208 gespeicherten Fehlerdaten des zweiten Tests
am Speicherprüfling 120 und
die im FBM 216 gespeicherten Fehlerdaten des ersten Tests
am Speicherprüfling
und speichert diese darin. Dann, nachdem der FBM 218 die
Fehlerdaten liest, führt
der Sicherheitsanalysefehlerzählabschnitt 222 unter
Bezugnahme auf die im FBM 218 gespeicherten Fehlerdaten
eine Fehlersicherheitsanalyse am Speicherprüfling 120 aus.
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Wenn
der dritte Test am Speicherprüfling 120 beendet
ist, wird begonnen, einen vierten Test am Speicherprüfling 120 auszuführen. Beim
vierten Test am Speicherprüfling 120 speichert
der AFM 208 aufeinander folgend die vom Logikkomparator 108 ausgegebenen
Fehlerdaten an der durch das vom Mustergenerator 104 erzeugten
Adresssignal angegebenen Adresse. Zusätzlich wählt die MUX 210, wenn der
dritte Test am Speicherprüfling
beendet ist, die im AFM 206 gespeicherten Fehlerdaten des
dritten Tests. Dann wird begonnen, die Fehlerdaten parallel zur
Durchführung
des vierten Tests am Speicherprüfling 120 vom
AFM 206 zum FBM 216 zu übertragen. Hier wählt die
MUX 220 die im FBM 218 gespeicherten Fehlerdaten,
bei denen der erste Test und zweite Test akkumuliert sind, und führt diese
der ODER-Schaltung 214 zu. Dann führt die ODER-Schaltung 214 eine
ODER-Operation an den von der MUX 210 zugeführten Fehlerdaten
des dritten Tests und den von der MUX 220 zugeführten Fehlerdaten,
bei denen der erste Test und der zweite Test akkumuliert sind, durch
und führt
das Ergebnis dem FBM 216 zu. Dann akkumuliert der FBM 216 die
im AFM 206 gespeicherten Fehlerdaten des dritten Tests
am Speicherprüfling
und die im FBM 216 gespeicherten Fehlerdaten, bei denen
der erste Test und der zweite Test am Speicherprüfling akkumuliert sind, und
speichert diese darin. Dann, nachdem der FBM 216 die Fehlerdaten
liest, führt
der Sicherheitsanalysefehlerzählabschnitt 222 unter
Bezugnahme auf die im FBM 216 gespeicherten Fehlerdaten
eine Fehlersicherheitsanalyse am Speicherprüfling 120 aus.
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Gemäß dem Testgerät 100 des
vorliegenden Ausführungsbeispiels
weist der Fehlersicherheitsanalysator 112 den FBM 216,
den FBM 218 und die ODER-Schaltung 214 auf, so dass
irgendeiner des FBM 216 und des FBM 218 die Fehlerdaten
liest, während
der andere des FBM 216 und des FBM 218 die Fehlerdaten
schreibt. Deshalb müssen
der FBM 216 oder der FBM 218 keine Lese-Modifizierungs-Schreibe-Operation
durchgeführt
werden, wenn der AFM 206 oder der AFM 208 die
Fehlerdaten überträgt, so dass
die Fehlerdaten mit hoher Geschwindigkeit übertragen werden können. Zusätzlich kann
eine unnötige
Verarbeitungszeit, anders als die Zeit zum Testen des Speicherprüflings 120,
vermindert werden und der Test kann kontinuierlich am Speicherprüfling 120 ausgeführt werden.
Auf diese Weise können
beide, der AFM 206 und der AFM 208, effizient
benutzt werden, ohne irgendeine Latenzzeit zur Übertragung der Fehlerdaten
vom AFM 206 und vom AFM 208 zum FBM 216 und
zum FBM 218 zu erzeugen, so dass der Durchsatz des Tests
verbessert werden kann.
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4 zeigt
eine erste Modifikation der Konfiguration eines Fehlersicherheitsanalysators 112.
Der Fehlersicherheitsanalysator 112 kann darüber hinaus zusätzlich zu
den in 2 gezeigten Komponenten einen FBM 316,
einen Sicherheitsanalysefehlerzählabschnitt 322,
einen Fehleranalysesteuerabschnitt 324, einen Analyseadressgenerator 326 und
eine Verzögerungsschaltung 328 enthalten.
Hier ist der Sicherheitsanalysefehlerzählabschnitt 322 ein
Beispiel des zweiten Sicherheitsanalyseabschnitts gemäß der vorliegenden
Erfindung. Die Komponenten in 4, die die
gleichen Referenznummern aufweisen, wie jene in 2,
weisen die gleichen Operationen und Funktionen auf, wie jene der
unter Bezugnahme auf 2 beschriebenen, mit der Ausnahme der
unten beschriebenen Komponenten, so dass die Beschreibung weggelassen
wird.
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Der
Sicherheitsanalysesteuerabschnitt 324 steuert die Operation
des Sicherheitsanalysefehlerzählabschnitts 322 und
des Analyseadresserzeugungsabschnitts 326 auf der Grundlage
des vom AFM-Steuerabschnitt 204 zugeführten Synchronisierungssignals.
Zusätzlich
erzeugt der Analyseadresserzeugungsabschnitt 326 eine dem
FBM 316 zuzuführende
FBM-Adresse 3 auf der Grundlage der Steuerung des Sicherheitsanalysesteuerabschnitt 324.
Hier gibt die FBM-Adresse 3 eine gleiche Adresse an wie
die Adresse, die durch das vom Mustergenerator 104 erzeugte Adresssignal
angegeben wird. Die Verzögerungsschaltung 328 verzögert die
durch den Analyseadresserzeugungsabschnitt 326 erzeugte
FBM-Adresse 3, um den Zeitpunkt, an dem die Fehlerdaten
von der ODER-Schaltung 214 dem FBM 316 zugeführt werden,
mit dem Zeitpunkt abzugleichen, an dem die FBM-Adresse 3 dem
FBM 316 zugeführt
wird, und führt
diese dem FBM 316 zu.
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Der
FBM 316 speichert parallel zum FBM 216 oder dem
FBM 218 die gleichen Fehlerdaten wie der FBM 216 oder
der FBM 218 auf der Grundlage der FBM-Adresse 3. Dann führt der
Sicherheitsanalysefehlerzählabschnitt 322 parallel
zum Sicherheitsanalysefehlerzählabschnitt 222 unter
Bezugnahme auf die im FBM 316 gespeicherten Fehlerdaten
eine Fehlersicherheitsanalyse am Speicherprüfling 120 durch. Das
heißt,
der Sicherheitsanalysefehlerzählabschnitt 222 und
der Sicherheitsanalysefehlerzählabschnitt 322 führen gleichzeitig
Fehlersicherheitsanalysen an den gleichen Fehlerdaten durch, die
jeweils im FBM 216 oder dem FBM 218 bzw. dem FBM 316 gespeichert
sind.
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Gemäß der Modifikation
können
der Sicherheitsanalysefehlerzählabschnitt 222 und
der Sicherheitsanalysefehlerzählabschnitt 322 gleichzeitig
Fehlersicherheitsanalysen an den gleichen Fehlerdaten durchführen, so
dass die Zeit für
eine Fehlersicherheitsanalyse auf die Hälfte reduziert werden kann. Deshalb
kann, auch wenn die Zeit für
eine Fehlersicherheitsanalyse im Vergleich zur Zeit für das Testen des
Speicherprüflings 120 länger ist,
die Fehlersicherheitsanalyse durchgeführt werden, ohne irgendeine
Latenzzeit zur Übertragung
der Fehlerdaten vom AFM 206 oder vom AFM 208 zum
FBM 216 oder zum FBM 218 zu erzeugen, so dass
der Durchsatz des Tests verbessert werden kann.
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5 zeigt
eine zweite Modifikation des Fehlersicherheitsanalysators 112 gemäß dem vorliegenden
Ausführungsbeispiel.
Der Fehlersicherheitsanalysator 112 kann darüber hinaus
zusätzlich
zu den in 2 gezeigten Komponenten eine
MUX 420 und einen Sicherheitsanalysefehlerzählabschnitt 422 beinhalten.
Hier ist der Sicherheitsanalysefehlerzählabschnitt 422 ein
Beispiel des dritten Sicherheits analyseabschnitts gemäß der vorliegenden
Erfindung. Die Komponenten in 5, die die
gleichen Referenznummern aufweisen, wie jene in 2,
weisen die gleichen Operationen und Funktionen auf, wie jene der
unter Bezugnahme auf 2 beschriebenen, mit der Ausnahme
der unten beschriebenen Komponenten, so dass die Beschreibung weggelassen
wird.
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Die
MUX 420 tauscht die aus dem FBM 216 gelesen Fehlerdaten
mit den aus dem FBM 218 gelesenen Fehlerdaten und führt diese
der ODER-Schaltung 214 und dem Sicherheitsanalysefehlerzählabschnitt 422 zu.
Der Sicherheitsanalysefehlerzählabschnitt 422 führt parallel
zum Sicherheitsanalysefehlerzählabschnitt 222 unter
Bezugnahme auf die vom MUX 420 zugeführten Fehlerdaten eine Sicherheitsanalyse
am Speicherprüfling 120 durch.
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Gemäß der Modifikation
können
der Sicherheitsanalysefehlerzählabschnitt 222 und
der Sicherheitsanalysefehlerzählabschnitt 422 gleichzeitig
Fehlersicherheitsanalysen an den gleichen Fehlerdaten durchführen, die
im FBM 216 oder im FBM 218 gespeichert sind, so
dass die Zeit für
eine Fehlersicherheitsanalyse auf die Hälfte reduziert werden kann. Deshalb
kann, auch wenn die Zeit für
eine Fehlersicherheitsanalyse im Vergleich zur Zeit für das Testen des
Speicherprüflings 120 länger ist,
die Fehlersicherheitsanalyse durchgeführt werden, ohne irgendeine
Latenzzeit zur Übertragung
der Fehlerdaten vom AFM 206 oder vom AFM 208 zum
FBM 216 oder zum FBM 218 zu erzeugen, so dass
der Durchsatz des Tests verbessert werden kann.
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Während die
vorliegende Erfindung mit dem Ausführungsbeispiel beschrieben
worden ist, ist der technische Umfang der Erfindung nicht auf das
oben beschriebene Ausführungsbeispiel
beschränkt.
Es ist für
einen Fachmann ersichtlich, dass dem oben beschriebenen Ausführungsbeispiel
verschiedene Veränderungen
und Verbesserungen hinzugefügt
werden können.
Es ist aus dem Umfang der Patentansprüche ersichtlich, dass das Ausführungsbeispiel, dem
solche Veränderungen
oder Verbesserungen zugefügt
sind, im technischen Umfang der Erfindung enthalten sein kann.
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Industrielle
Anwendbarkeit
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Wie
durch die obige Beschreibung evident ist, kann das erfindungsgemäße Testgerät die Zeit zur Übertragung
der Fehlerdaten vom Fehleranalysespeicher zum Fehlersicherheitsanalysator
verringert werden, so dass der Durchsatz des Tests verbessert wird.
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Zusammenfassung:
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Ein
erfindungsgemäßes Testgerät beinhaltet: einen
Mustergenerator zum Erzeugen eines Adresssignals, eines Datensignals
und eines Erwartungswertsignals, die einem Speicherprüfling zuzuführen sind;
einen ODER-Komparator zum Ausgeben von Fehlerdaten, wenn ein vom
Speicherprüfling
ausgegebenes Ausgabesignal nicht mit dem Erwartungswertsignal übereinstimmt;
einen ersten FBM zum Speichern der Fehlerdaten in einem ersten Test;
einen zweiten FBM zum Akkumulieren der im ersten FBM gespeicherten
Fehlerdaten und Fehlerdaten in einem zweiten Test und speichern
dieser darin; und einen Sicherheitsanalyseabschnitt zum Durchführen einer
Fehlersicherheitsanalyse am Speicherprüfling unter Bezugnahme auf
die im ersten FBM gespeicherten Fehlerdaten. Der erste FBM akkumuliert
die im zweiten FBM gespeicherten Fehlerdaten und die Fehlerdaten
im dritten Test. Der Sicherheitsanalyseabschnitt führt eine
Fehlersicherheitsanalyse am Speicherprüfling ferner unter Bezugnahme
auf die im zweiten FBM gespeicherten Fehlerdaten.