JP2005267673A

JP2005267673A - 試験装置及び試験方法

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Publication number: JP2005267673A
Application number: JP2004074057A
Authority: JP
Inventors: Kenichi Fujisaki; 健一藤崎
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2004-03-16
Filing date: 2004-03-16
Publication date: 2005-09-29
Anticipated expiration: 2024-03-16
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Abstract

【課題】不良解析メモリから不良救済解析器へのフェイルデータの転送時間を低減できる試験装置を提供する。
【解決手段】本発明の試験装置は、被試験メモリに供給するアドレス信号、データ信号、及び期待値信号を発生するパターン発生器と、被試験メモリが出力した出力信号と期待値信号とが一致しない場合にフェイルデータを出力する論理比較器と、第１の試験におけるフェイルデータを格納する第１ＦＢＭと、第１ＦＢＭが格納しているフェイルデータと、第２の試験におけるフェイルデータとを累積して格納する第２ＦＢＭと、第１ＦＢＭが格納しているフェイルデータを参照して被試験メモリの不良救済解析を行う救済解析部とを備え、第１ＦＢＭは、第２ＦＢＭが格納しているフェイルデータと、第３の試験におけるフェイルデータとを累積して格納し、救済解析部は、第２ＦＢＭが格納しているフェイルデータをさらに参照して被試験メモリの不良救済解析を行う。
【選択図】図２

Description

本発明は、試験装置及び試験方法に関する。特に本発明は、被試験メモリを試験する試験装置及び試験方法に関する。

メモリ試験装置は、パターン発生器が発生したアドレス信号及びデータ信号を被試験メモリに印加して書き込みを行う。そして、被試験メモリから読み出した出力信号を、パターン発生器がアドレス信号及びデータ信号に対応して発生した期待値信号と比較し、アドレス信号が示すアドレス毎に、出力信号と期待値信号とが不一致であることを示すフェイルデータを、不良解析メモリ内のアドレスフェイルメモリ（以下、「ＡＦＭ」と呼ぶ。）に格納する。そして、ＡＦＭに格納されたフェイルデータを参照して、被試験メモリの不良救済解析を行う（例えば、特許文献１参照。）。

図６は、従来技術による試験及び不良救済解析のフローを示す。メモリ試験装置の中には、図６（ａ）に示すように、被試験メモリと同等の容量を有し、フェイルデータを順次格納するＡＦＭを被試験メモリの試験後に参照して不良救済解析を行うものの他に、図６（ｂ）に示すように、ＡＦＭに加え、不良救済解析器内に被試験メモリと同等の容量をもつフェイルバッファメモリ（以下、「ＦＢＭ」と呼ぶ。）を備え、ＡＦＭからＦＢＭにフェイルデータの転送を行って、次の試験に並行して前の試験の不良救済解析を行うことで試験のスループットを向上させているものがある。この方式は、フェイルデータの転送時間が不良救済解析時間に比べて十分に小さい場合には有効であったが、被試験メモリの大容量化に伴ってフェイルデータの転送時間が大きくなるにつれて試験のスループットの向上が図れなくなってきており、フェイルデータの転送時間を削減する必要が生じてきている。そこで、図６（ｃ）に示すように、２つのＡＦＭを備え、一方のＡＦＭに試験中のフェイルデータを順次格納しつつ、他方のＡＦＭからＦＢＭに前の試験のフェイルデータの転送って不良救済解析を行う方式が考案されている。
特開平１０−５５６９４号公報

近年のメモリ試験では、１つの被試験メモリに対して複数回試験を行う中で複数回の試験結果を累積して不良救済解析を行うことが行われている。図７は、従来技術による試験及び不良救済解析のフローを示す。解析１は、試験１の試験結果の解析であり、解析１＋２は、試験１と試験２との累積の試験結果の解析であり、解析１＋２＋３は、試験１と試験２と試験３との累積の試験結果の解析である。図７（ａ）及び（ｂ）に示すようなフローは、図６（ａ）及び（ｂ）に示したフローと同様に、被試験メモリの大容量化に伴ってフェイルデータの転送時間が大きくなるにつれて試験のスループットの向上が図れなくなってきている。また、図７（ｃ）に示すようなフローでは、ＦＢＭは、一方のＡＦＭからの転送されたフェイルデータに、他方のＡＦＭから転送されたフェイルデータをリードモディファイライト動作により累積する必要があり、ＡＦＭからＦＢＭへのフェイルデータの転送において大幅な処理時間を要してしまう。そのため、試験回数が増加すると、ＡＦＭからＦＢＭへのフェイルデータの転送に待ち時間が生じてしまい、２つのＡＦＭを用いることのメリットがなくなってしまう。

そこで本発明は、上記の課題を解決することができる試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、被試験メモリを試験する試験装置であって、被試験メモリに供給するアドレス信号及びデータ信号、並びにアドレス信号及びデータ信号に応じて被試験メモリが出力すべき期待値信号を発生するパターン発生器と、アドレス信号及びデータ信号に応じて被試験メモリが出力した出力信号と期待値信号とを比較し、出力信号と期待値信号とが一致しない場合にフェイルデータを出力する論理比較器と、被試験メモリの第１の試験におけるフェイルデータを、アドレス信号が示すアドレスに格納する第１フェイルバッファメモリと、第１フェイルバッファメモリが格納しているフェイルデータと、被試験メモリの第２の試験におけるフェイルデータとを累積して格納する第２フェイルバッファメモリと、第１フェイルバッファメモリが格納しているフェイルデータを参照して被試験メモリの不良救済解析を行う第１救済解析部とを備える。第１フェイルバッファメモリは、第２フェイルバッファメモリが格納しているフェイルデータと、被試験メモリの第３の試験におけるフェイルデータとを累積して格納し、第１救済解析部は、第２フェイルバッファメモリが格納しているフェイルデータをさらに参照して被試験メモリの不良救済解析を行う。

第２の試験におけるフェイルデータと第１フェイルバッファメモリが格納するフェイルデータとの論理和演算を行って、演算結果を第２フェイルバッファメモリに格納し、第３の試験におけるフェイルデータと第２フェイルバッファメモリが格納するフェイルデータとの論理和演算を行って、演算結果を第１フェイルバッファメモリに格納する論理和回路をさらに備えてもよい。

論理比較器が出力したフェイルデータを、アドレス信号が示すアドレスに順次格納する第１アドレスフェイルメモリをさらに備え、第１フェイルバッファメモリは、第１アドレスフェイルメモリが格納しているフェイルデータと、第２フェイルバッファメモリが格納しているフェイルデータとを累積して格納し、第２フェイルバッファメモリは、第１アドレスフェイルメモリが格納しているフェイルデータと、第１フェイルバッファメモリが格納しているフェイルデータとを累積して格納してもよい。

第２の試験において論理比較器が出力したフェイルデータを、アドレス信号が示すアドレスに順次格納する第２アドレスフェイルメモリをさらに備え、第２フェイルバッファメモリは、第３の試験に並行して、第１フェイルバッファメモリが格納しているフェイルデータと、第２アドレスフェイルメモリが格納しているフェイルデータとを累積して格納してもよい。

第１アドレスフェイルメモリは、第３の試験において論理比較器が出力したフェイルデータを、アドレス信号が示すアドレスに順次格納し、第１フェイルバッファメモリは、被試験メモリの第４の試験に並行して、第２フェイルバッファメモリが格納しているフェイルデータと、第１アドレスフェイルメモリが格納しているフェイルデータとを累積して格納してもよい。

第１アドレスフェイルメモリ又は第２アドレスフェイルメモリが格納しているフェイルデータと、第１フェイルバッファメモリ又は第２フェイルバッファメモリが格納しているフェイルデータとが論理和回路に供給されるタイミングを一致させるべく、第１アドレスフェイルメモリ又は第２アドレスフェイルメモリが格納しているフェイルデータを遅延させて論理和回路に供給する遅延回路
をさらに備えてもよい。

第１フェイルバッファメモリ又は第２フェイルバッファメモリと同一のフェイルデータを、第１フェイルバッファメモリ又は第２フェイルバッファメモリと並行して格納する第３フェイルバッファメモリと、第３フェイルバッファメモリが格納しているフェイルデータを参照し、第１救済解析部と並行して被試験メモリの不良救済解析を行う第２救済解析部とをさらに備えてもよい。

第１フェイルバッファメモリが格納しているフェイルデータを参照し、第１救済解析部と並行して被試験メモリの不良救済解析を行う第３救済解析部をさらに備えてもよい。

本発明の第２の形態によると、被試験メモリを試験する試験方法であって、被試験メモリにアドレス信号及びデータ信号を供給する段階と、被試験メモリがアドレス信号及びデータ信号に応じて出力した出力信号を、被試験メモリがアドレス信号及びデータ信号に応じて出力すべき期待値信号と比較し、出力信号と期待値信号とが一致しない場合にフェイルデータを発生する段階と、被試験メモリの第１の試験を行いながら、第１アドレスフェイルメモリのアドレス信号が示すアドレスにフェイルデータを順次格納する段階と、被試験メモリの第２の試験を行いながら、第２アドレスフェイルメモリのアドレス信号が示すアドレスにフェイルデータを順次格納する段階と、第２の試験に並行して、第１アドレスフェイルメモリが格納しているフェイルデータを第１フェイルバッファメモリに読み出し、第１フェイルバッファメモリが格納しているフェイルデータを参照して被試験メモリの不良救済解析を行う段階と、被試験メモリの第３の試験を行いながら、第１アドレスフェイルメモリのアドレス信号が示すアドレスにフェイルデータを順次格納する段階と、第３の試験に並行して、第１フェイルメモリが格納しているフェイルデータと、第２アドレスフェイルメモリが格納しているフェイルデータとを累積して第２フェイルバッファメモリに読み出し、第２フェイルバッファメモリが格納しているフェイルデータを参照して被試験メモリの不良救済解析を行う段階とを備える。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。

本発明の試験装置によれば、不良解析メモリから不良救済解析器へのフェイルデータの転送時間を低減して試験のスループットの向上を図ることができる。

以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、タイミング発生器１０２、パターン発生器１０４、波形整形器１０６、論理比較器１０８、不良解析メモリ１１０、及び不良救済解析器１１２を備える。

タイミング発生器１０２は、基準クロックを発生し、パターン発生器１０４に供給する。パターン発生器１０４は、基準クロックに基づいて、被試験メモリ１２０に供給するアドレス信号、データ信号、及び制御信号を発生し、波形整形器１０６に供給する。また、パターン発生器１０４は、当該アドレス信号、当該データ信号、及び当該制御信号に応じて被試験メモリ１２０が出力すべき期待値信号を発生し、論理比較器１０８に供給する。波形整形器１０６は、アドレス信号、データ信号、及び制御信号を被試験メモリ１２０の試験に必要な波形に整形し、被試験メモリ１２０に印加する。

論理比較器１０８は、アドレス信号、データ信号、及び制御信号に応じて被試験メモリ１２０が出力した出力信号と、パターン発生器１０４が発生した期待値信号とを比較し、出力信号と期待値信号とが一致しない場合にフェイルデータを出力し、不良解析メモリ１１０に供給する。不良解析メモリ１１０は、アドレス信号が示すアドレスに、フェイルデータを格納する。不良救済解析器１１２は、被試験メモリ１２０の試験終了後、不良解析メモリ１１０に格納されたフェイルデータを読み出し、被試験メモリ１２０の不良救済解析を行う。

図２は、本実施形態に係る不良解析メモリ１１０及び不良救済解析器１１２の構成の一例を示す。不良解析メモリ１１０は、ＡＦＭアドレスフォーマッタ２０２、ＡＦＭ制御部２０４、ＡＦＭ２０６、及びＡＦＭ２０８を有する。不良救済解析器１１２は、マルチプレクサ回路（以下、「ＭＵＸ」と呼ぶ。）２１０、遅延回路２１２、論理和回路２１４、ＦＢＭ２１６、ＦＢＭ２１８、ＭＵＸ２２０、救済解析用フェイル計数部２２２、救済解析制御部２２４、解析アドレス発生部２２６、遅延回路２２８、ＭＵＸ２３０、及びＭＵＸ２３２を有する。ＡＦＭ２０６、ＡＦＭ２０８、ＦＢＭ２１６、及びＦＢＭ２１８は、被試験メモリ１２０と同等の容量を有する。なお、救済解析用フェイル計数部２２２は、本発明の第１救済解析部の一例である。

ＡＦＭアドレスフォーマッタ２０２は、パターン発生器１０４が発生したアドレス信号をフォーマットしてＡＦＭ２０６又はＡＦＭ２０８に供給する。ＡＦＭ制御部２０４は、論理比較器１０８が出力したフェイルデータをＡＦＭ２０６及びＡＦＭ２０８に供給する。また、ＡＦＭ制御部２０４は、ＡＦＭアドレスフォーマッタ２０２及び救済解析制御部２２４に同期信号を供給し、動作タイミングを制御する。ＡＦＭ２０６及びＡＦＭ２０８は、ＡＦＭアドレスフォーマッタ２０２から供給されたアドレス信号が示すアドレスに、ＡＦＭ制御部２０４から供給されたフェイルデータを順次格納していく。ＡＦＭ２０６とＡＦＭ２０８とは、被試験メモリ１２０に対する試験が複数回行われる場合に、試験毎に切り替えて使用される。

ＭＵＸ２１０は、ＡＦＭ２０６及びＡＦＭ２０８の読み出しデータを切り替えて遅延回路２１２に供給する。遅延回路２１２は、ＡＦＭ２０６又はＡＦＭ２０８が格納しているフェイルデータと、ＦＢＭ２１６又はＦＢＭ２１８が格納しているフェイルデータとが論理和回路２１４に供給されるタイミングを一致させるべく、ＡＦＭ２０６又はＡＦＭ２０８が格納しているフェイルデータを遅延させて論理和回路２１４に供給する。論理和回路２１４は、ＡＦＭ２０６又はＡＦＭ２０８が格納しているフェイルデータと、ＦＢＭ２１６又はＦＢＭ２１８が格納しているフェイルデータとの論理和演算を行い、演算結果をＦＢＭ２１６又はＦＢＭ２１８に供給して格納させる。

救済解析制御部２２４は、ＡＦＭ制御部２０４から供給された同期信号に基づいて、救済解析用フェイル計数部２２２及び解析アドレス発生部２２６の動作を制御する。また、解析アドレス発生部２２６は、救済解析制御部２２４の制御に基づいて、ＦＢＭ２１６及びＦＢＭ２１８に供給するＦＢＭアドレス１及びＦＢＭアドレス２を発生する。なお、ＦＢＭアドレス１及びＦＢＭアドレス２は、パターン発生器１０４が発生したアドレス信号が示すアドレスと同一のアドレスを示す。遅延回路２２８は、論理和回路２１４からＦＢＭ２１６又はＦＢＭ２１８に供給されるフェイルデータと、ＦＢＭアドレス１又はＦＢＭアドレス２とがＦＢＭ２１６又はＦＢＭ２１８に供給されるタイミングを一致させるべく、解析アドレス発生部２２６が発生したＦＢＭアドレス１及びＦＢＭアドレス２を遅延させてＭＵＸ２３０及びＭＵＸ２３２に供給する。

ＭＵＸ２３０及びＭＵＸ２３２は、解析アドレス発生部２２６が発生したＦＢＭアドレス１及びＦＢＭアドレス２と、遅延回路２２８が遅延させたＦＢＭアドレス１及びＦＢＭアドレス２とを切り替えてＦＢＭ２１６及びＦＢＭ２１８に供給する。具体的には、ＦＢＭ２１６からフェイルデータを読み出してＦＢＭ２１８にフェイルデータを書き込む場合は、ＭＵＸ２３０は、解析アドレス発生部２２６が発生したＦＢＭアドレス１を選択し、ＭＵＸ２３２は、遅延回路２２８が遅延させたＦＢＭアドレス２を選択する。一方、ＦＢＭ２１８からフェイルデータを読み出してＦＢＭ２１６にフェイルデータを書き込む場合は、ＭＵＸ２３０は、遅延回路２２８が遅延させたＦＢＭアドレス１を選択し、ＭＵＸ２３２は、解析アドレス発生部２２６が発生したＦＢＭアドレス２を選択する。

ＦＢＭ２１６は、ＦＢＭアドレス１に基づいて、論理和回路２１４から供給されたフェイルデータを格納する。また、ＦＢＭ２１８は、ＦＢＭアドレス２に基づいて、論理和回路２１４から供給されたフェイルデータを格納する。ＭＵＸ２２０は、ＦＢＭ２１６から読み出されたフェイルデータと、ＦＢＭ２１８から読み出されたフェイルデータとを切り替えて論理和回路２１４及び救済解析用フェイル計数部２２２に供給する。救済解析用フェイル計数部２２２は、ＭＵＸ２２０から供給されたフェイルデータを参照して、被試験メモリ１２０の不良セルを計数する等の不良救済解析を行う。

なお、本実施形態においては、不良解析メモリ１１０が２つのＡＦＭを有する形態について説明したが、本発明の試験装置は、ＡＦＭを１つだけ有する形態をも含まれ得ることは、特許請求の範囲の記載から明らかである。この場合、ＦＢＭ２１６は、ＡＦＭが格納しているフェイルデータと、ＦＢＭ２１８が格納しているフェイルデータとを累積して格納し、ＦＢＭ２１８は、ＡＦＭが格納しているフェイルデータと、ＦＢＭ２１６が格納しているフェイルデータとを累積して格納する。

図３は、本実施形態に係る試験装置１００による試験及び不良救済解析のフローの一例を示す。以下、図２及び図３を参照して試験及び不良救済解析のフローを説明する。まず、ＡＦＭ２０６は、被試験メモリ１２０の１回目の試験において、論理比較器１０８が出力したフェイルデータを、パターン発生器１０４が発生したアドレス信号が示すアドレスに順次格納する。そして、被試験メモリ１２０の１回目の試験が終了すると、被試験メモリ１２０の２回目の試験が開始され、ＡＦＭ２０８は、被試験メモリ１２０の２回目の試験において、論理比較器１０８が出力したフェイルデータを、パターン発生器１０４が発生したアドレス信号が示すアドレスに順次格納する。また、被試験メモリ１２０の１回目の試験が終了すると、ＭＵＸ２１０は、ＡＦＭ２０６が格納している１回目の試験のフェイルデータを選択し、被試験メモリ１２０の２回目の試験に並行してＡＦＭ２０６からＦＢＭ２１６への転送が開始される。そして、ＦＢＭ２１６は、解析アドレス発生部２２６が発生したＦＢＭアドレス１に基づいて、ＡＦＭ２０６が格納している被試験メモリ１２０の１回目の試験のフェイルデータを読み込んで格納する。そして、ＦＢＭ２１６によるフェイルデータの読み込みが完了すると、救済解析用フェイル計数部２２２は、ＦＢＭ２１６が格納しているフェイルデータを参照して被試験メモリ１２０の不良救済解析を行う。

被試験メモリ１２０の２回目の試験が終了すると、被試験メモリ１２０の３回目の試験が開始され、ＡＦＭ２０６は、被試験メモリ１２０の３回目の試験において、論理比較器１０８が出力したフェイルデータを、パターン発生器１０４が発生したアドレス信号が示すアドレスに順次格納する。また、被試験メモリ１２０の２回目の試験が終了すると、ＭＵＸ２１０は、ＡＦＭ２０８が格納している２回目の試験のフェイルデータを選択し、被試験メモリ１２０の３回目の試験に並行してＡＦＭ２０８からＦＢＭ２１８への転送が開始される。ここで、ＭＵＸ２２０は、ＦＢＭ２１６が格納している１回目の試験のフェイルデータを選択して論理和回路２１４を供給する。そして、論理和回路２１４は、ＭＵＸ２１０から供給された２回目の試験のフェイルデータと、ＭＵＸ２２０から供給された１回目の試験のフェイルデータとの論理和演算を行って、演算結果をＦＢＭ２１８に供給する。そして、ＦＢＭ２１８は、解析アドレス発生部２２６が発生したＦＢＭアドレス２に基づいて、ＡＦＭ２０８が格納している被試験メモリ１２０の２回目の試験のフェイルデータと、ＦＢＭ２１６が格納している被試験メモリ１２０の１回目の試験のフェイルデータとを累積して格納する。そして、ＦＢＭ２１８によるフェイルデータの読み込みが完了すると、救済解析用フェイル計数部２２２は、ＦＢＭ２１８が格納しているフェイルデータを参照して被試験メモリ１２０の不良救済解析を行う。

被試験メモリ１２０の３回目の試験が終了すると、被試験メモリ１２０の４回目の試験が開始され、ＡＦＭ２０８は、被試験メモリ１２０の４回目の試験において、論理比較器１０８が出力したフェイルデータを、パターン発生器１０４が発生したアドレス信号が示すアドレスに順次格納する。また、被試験メモリ１２０の３回目の試験が終了すると、ＭＵＸ２１０は、ＡＦＭ２０６が格納している３回目の試験のフェイルデータを選択し、被試験メモリ１２０の４回目の試験に並行してＡＦＭ２０６からＦＢＭ２１６への転送が開始される。ここで、ＭＵＸ２２０は、ＦＢＭ２１８が格納している１回目の試験と２回目の試験とが累積されたフェイルデータを選択して論理和回路２１４を供給する。そして、論理和回路２１４は、ＭＵＸ２１０から供給された３回目の試験のフェイルデータと、ＭＵＸ２２０から供給された１回目の試験と２回目の試験とが累積されたフェイルデータとの論理和演算を行って、演算結果をＦＢＭ２１６に供給する。そして、ＦＢＭ２１６は、解析アドレス発生部２２６が発生したＦＢＭアドレス１に基づいて、ＡＦＭ２０６が格納している被試験メモリ１２０の３回目の試験のフェイルデータと、ＦＢＭ２１６が格納している被試験メモリ１２０の１回目の試験と２回目の試験とが累積されたフェイルデータとを累積して格納する。そして、ＦＢＭ２１６によるフェイルデータの読み込みが完了すると、救済解析用フェイル計数部２２２は、ＦＢＭ２１６が格納しているフェイルデータを参照して被試験メモリ１２０の不良救済解析を行う。

本実施形態に係る試験装置１００によれば、不良救済解析器１１２がＦＢＭ２１６及びＦＢＭ２１８、並びに論理和回路２１４を有することによって、ＦＢＭ２１６及びＦＢＭ２１８の一方がフェイルデータの読み出しを行い、同時に、他方がフェイルデータの書き込みを行うことできる。そのため、図７（ｃ）に示した従来技術のように、ＦＢＭ２１６又はＦＢＭ２１８が、ＡＦＭ２０６又は２０８からのフェイルデータの転送時に、リードモディファイライト動作を行う必要がないので、フェイルデータの転送を高速で行うことができ、被試験メモリ１２０の試験以外の余計な処理時間を低減し、被試験メモリ１２０の試験を連続して行うことができる。その結果、被試験メモリ１２０に対する試験回数が増加した場合であっても、ＡＦＭ２０６及びＡＦＭ２０８からＦＢＭ２１６及びＦＢＭ２１８へのフェイルデータの転送に待ち時間が生じることなく、２つのＡＦＭ２０６及びＡＦＭ２０８を有効利用でき、試験のスループットの向上を図ることができる。

図４は、本実施形態に係る不良救済解析器１１２の構成の第１変形例を示す。不良救済解析器１１２は、図２に示した構成要素に加え、ＦＢＭ３１６、救済解析用フェイル計数部３２２、救済解析制御部３２４、解析アドレス発生部３２６、及び遅延回路３２８をさらに有してもよい。なお、救済解析用フェイル計数部３２２は、本発明の第２救済解析部の一例である。また、図４において図２と同一の符号を付した構成要素は、以下に説明する部分を除き、図２を参照して説明した構成要素と同一の動作及び機能を有するので説明を省略する。

救済解析制御部３２４は、ＡＦＭ制御部２０４から供給された同期信号に基づいて、救済解析用フェイル計数部３２２及び解析アドレス発生部３２６の動作を制御する。また、解析アドレス発生部３２６は、救済解析制御部３２４の制御に基づいて、ＦＢＭ３１６に供給するＦＢＭアドレス３を発生する。なお、ＦＢＭアドレス３は、パターン発生器１０４が発生したアドレス信号が示すアドレスと同一のアドレスを示す。遅延回路３２８は、論理和回路２１４からＦＢＭ３１６に供給されるフェイルデータと、ＦＢＭアドレス３とがＦＢＭ３１６に供給されるタイミングを一致させるべく、解析アドレス発生部３２６が発生したＦＢＭアドレス３を遅延させてＦＢＭ３１６に供給する。

ＦＢＭ３１６は、ＦＢＭアドレス３に基づいて、ＦＢＭ２１６又はＦＢＭ２１８と同一のフェイルデータを、ＦＢＭ２１６又はＦＢＭ２１８と並行して格納する。そして、救済解析用フェイル計数部３２２は、ＦＢＭ３１６が格納しているフェイルデータを参照し、救済解析用フェイル計数部２２２と並行して被試験メモリ１２０の不良救済解析を行う。即ち、救済解析用フェイル計数部２２２及び救済解析用フェイル計数部３２２のそれぞれは、ＦＢＭ２１６又はＦＢＭ２１８及びＦＢＭ３１６のそれぞれに格納された同一のフェイルデータに対して並行して不良救済解析を行う。

本変形例によれば、救済解析用フェイル計数部２２２及び救済解析用フェイル計数部３２２が同一のフェイルデータに対して並行して不良救済解析を行うことができるので、不良救済解析に要する時間を半分に低減することができる。そのため、被試験メモリ１２０の試験に要する時間に対して、不良救済解析に要する時間が長い場合であっても、ＡＦＭ２０６又はＡＦＭ２０８からＦＢＭ２１６又はＦＢＭ２１８へのフェイルデータの転送に待ち時間を生じさせることなく、不良救済解析を行うことができ、試験のスループットの向上を図ることができる。

図５は、本実施形態に係る不良救済解析器１１２の構成の第２変形例を示す。不良救済解析器１１２は、図２に示した構成要素に加え、ＭＵＸ４２０、及び救済解析用フェイル計数部４２２をさらに有してもよい。なお、救済解析用フェイル計数部４２２は、本発明の第３救済解析部の一例である。また、図５において図２と同一の符号を付した構成要素は、以下に説明する部分を除き、図２を参照して説明した構成要素と同一の動作及び機能を有するので説明を省略する。

ＭＵＸ４２０は、ＦＢＭ２１６から読み出されたフェイルデータと、ＦＢＭ２１８から読み出されたフェイルデータとを切り替えて論理和回路２１４及び救済解析用フェイル計数部４２２に供給する。救済解析用フェイル計数部４２２は、ＭＵＸ４２０から供給されたフェイルデータを参照し、救済解析用フェイル計数部２２２と並行して被試験メモリ１２０の不良救済解析を行う。

本変形例によれば、救済解析用フェイル計数部２２２及び救済解析用フェイル計数部４２２がＦＢＭ２１６又はＦＢＭ２１８に格納された同一のフェイルデータに対して並行して不良救済解析を行うことができるので、不良救済解析に要する時間を半分に低減することができる。そのため、被試験メモリ１２０の試験に要する時間に対して、不良救済解析に要する時間が長い場合であっても、ＡＦＭ２０６又はＡＦＭ２０８からＦＢＭ２１６又はＦＢＭ２１８へのフェイルデータの転送に待ち時間を生じさせることなく、不良救済解析を行うことができ、試験のスループットの向上を図ることができる。

以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

試験装置１００の構成を示す図である。不良解析メモリ１１０及び不良救済解析器１１２の構成を示す図である。試験装置１００による試験及び不良救済解析のフローを示す図である。不良救済解析器１１２の構成の第２変形例を示す図である。不良救済解析器１１２の構成の第２変形例を示す図である。従来技術による試験及び不良救済解析のフローを示す図である。従来技術による試験及び不良救済解析のフローを示す図である。

符号の説明

１００試験装置
１０２タイミング発生器
１０４パターン発生器
１０６波形整形器
１０８論理比較器
１１０不良解析メモリ
１１２不良救済解析器
１２０被試験メモリ
２０２ＡＦＭアドレスフォーマッタ
２０４ＡＦＭ制御部
２０６ＡＦＭ
２０８ＡＦＭ
２１０ＭＵＸ
２１２遅延回路
２１４論理和回路
２１６ＦＢＭ
２１８ＦＢＭ
２２０ＭＵＸ
２２２救済解析用フェイル計数部
２２４救済解析制御部
２２６解析アドレス発生部
２２８遅延回路
２３０ＭＵＸ
２３２ＭＵＸ
３１６ＦＢＭ
３２２救済解析用フェイル計数部
３２４救済解析制御部
３２６解析アドレス発生部
３２８遅延回路
４２０ＭＵＸ
４２２救済解析用フェイル計数部

Claims

被試験メモリを試験する試験装置であって、
前記被試験メモリに供給するアドレス信号及びデータ信号、並びに前記アドレス信号及び前記データ信号に応じて前記被試験メモリが出力すべき期待値信号を発生するパターン発生器と、
前記アドレス信号及び前記データ信号に応じて前記被試験メモリが出力した出力信号と前記期待値信号とを比較し、前記出力信号と前記期待値信号とが一致しない場合にフェイルデータを出力する論理比較器と、
前記被試験メモリの第１の試験における前記フェイルデータを、前記アドレス信号が示すアドレスに格納する第１フェイルバッファメモリと、
前記第１フェイルバッファメモリが格納している前記フェイルデータと、前記被試験メモリの第２の試験における前記フェイルデータとを累積して格納する第２フェイルバッファメモリと、
前記第１フェイルバッファメモリが格納している前記フェイルデータを参照して前記被試験メモリの不良救済解析を行う第１救済解析部と
を備え、
前記第１フェイルバッファメモリは、前記第２フェイルバッファメモリが格納している前記フェイルデータと、前記被試験メモリの第３の試験における前記フェイルデータとを累積して格納し、
前記第１救済解析部は、前記第２フェイルバッファメモリが格納している前記フェイルデータをさらに参照して前記被試験メモリの不良救済解析を行う
試験装置。
前記第２の試験における前記フェイルデータと前記第１フェイルバッファメモリが格納するフェイルデータとの論理和演算を行って、演算結果を前記第２フェイルバッファメモリに格納し、前記第３の試験における前記フェイルデータと前記第２フェイルバッファメモリが格納するフェイルデータとの論理和演算を行って、演算結果を前記第１フェイルバッファメモリに格納する論理和回路
をさらに備える請求項１に記載の試験装置。
前記論理比較器が出力した前記フェイルデータを、前記アドレス信号が示すアドレスに順次格納する第１アドレスフェイルメモリをさらに備え、
前記第１フェイルバッファメモリは、前記第１アドレスフェイルメモリが格納している前記フェイルデータと、前記第２フェイルバッファメモリが格納している前記フェイルデータとを累積して格納し、
前記第２フェイルバッファメモリは、前記第１アドレスフェイルメモリが格納している前記フェイルデータと、前記第１フェイルバッファメモリが格納している前記フェイルデータとを累積して格納する
請求項２に記載の試験装置。
前記第２の試験において前記論理比較器が出力した前記フェイルデータを、前記アドレス信号が示すアドレスに順次格納する第２アドレスフェイルメモリをさらに備え、
前記第２フェイルバッファメモリは、前記第３の試験に並行して、前記第１フェイルバッファメモリが格納している前記フェイルデータと、前記第２アドレスフェイルメモリが格納している前記フェイルデータとを累積して格納する
請求項３に記載の試験装置。
前記第１アドレスフェイルメモリは、前記第３の試験において前記論理比較器が出力した前記フェイルデータを、前記アドレス信号が示すアドレスに順次格納し、
前記第１フェイルバッファメモリは、前記被試験メモリの第４の試験に並行して、前記第２フェイルバッファメモリが格納している前記フェイルデータと、前記第１アドレスフェイルメモリが格納している前記フェイルデータとを累積して格納する
請求項４に記載の試験装置。
前記第１アドレスフェイルメモリ又は前記第２アドレスフェイルメモリが格納している前記フェイルデータと、前記第１フェイルバッファメモリ又は前記第２フェイルバッファメモリが格納している前記フェイルデータとが前記論理和回路に供給されるタイミングを一致させるべく、前記第１アドレスフェイルメモリ又は前記第２アドレスフェイルメモリが格納している前記フェイルデータを遅延させて前記論理和回路に供給する遅延回路
をさらに備える請求項５に記載の試験装置。
前記第１フェイルバッファメモリ又は前記第２フェイルバッファメモリと同一の前記フェイルデータを、前記第１フェイルバッファメモリ又は前記第２フェイルバッファメモリと並行して格納する第３フェイルバッファメモリと、
前記第３フェイルバッファメモリが格納している前記フェイルデータを参照し、前記第１救済解析部と並行して前記被試験メモリの不良救済解析を行う第２救済解析部と
をさらに備える請求項１に記載の試験装置。
前記第１フェイルバッファメモリが格納している前記フェイルデータを参照し、前記第１救済解析部と並行して前記被試験メモリの不良救済解析を行う第３救済解析部
をさらに備える請求項１に記載の試験装置。
被試験メモリを試験する試験方法であって、
前記被試験メモリにアドレス信号及びデータ信号を供給する段階と、
前記被試験メモリが前記アドレス信号及び前記データ信号に応じて出力した出力信号を、前記被試験メモリが前記アドレス信号及び前記データ信号に応じて出力すべき期待値信号と比較し、前記出力信号と前記期待値信号とが一致しない場合にフェイルデータを発生する段階と、
前記被試験メモリの第１の試験を行いながら、第１アドレスフェイルメモリの前記アドレス信号が示すアドレスに前記フェイルデータを順次格納する段階と、
前記被試験メモリの第２の試験を行いながら、第２アドレスフェイルメモリの前記アドレス信号が示すアドレスに前記フェイルデータを順次格納する段階と、
前記第２の試験に並行して、前記第１アドレスフェイルメモリが格納している前記フェイルデータを第１フェイルバッファメモリに読み出し、前記第１フェイルバッファメモリが格納している前記フェイルデータを参照して前記被試験メモリの不良救済解析を行う段階と、
前記被試験メモリの第３の試験を行いながら、前記第１アドレスフェイルメモリの前記アドレス信号が示すアドレスに前記フェイルデータを順次格納する段階と、
前記第３の試験に並行して、前記第１フェイルメモリが格納している前記フェイルデータと、前記第２アドレスフェイルメモリが格納している前記フェイルデータとを累積して第２フェイルバッファメモリに読み出し、前記第２フェイルバッファメモリが格納している前記フェイルデータを参照して前記被試験メモリの不良救済解析を行う段階と
を備える試験方法。