JP5240135B2 - 半導体記憶装置の試験方法及び半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置の試験方法及び半導体記憶装置に関する。

近年、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置が、携帯端末等の様々な機器に搭載されている。このような半導体記憶装置においては、動作検証を行うための様々な試験が行われるが、電圧対周波数特性の試験もそのうちの１つである。電圧対周波数特性の試験は、複数の電圧に対して複数の周波数に対応するデータを取得する試験である。

図１は、電圧対周波数特性の試験結果を例示する図である。図１に例示する電圧対周波数特性の試験結果は、所定の電圧（電源電圧）及び所定の周波数において半導体記憶装置が正常に動作するか否かを示している。図１において、『Ｐ』は動作成功を、『Ｆ』は動作失敗を示している。例えば、半導体記憶装置に入力されるデータ（書き込まれるデータ）と半導体記憶装置から出力されるデータ（読み出されたデータ）が全て一致している場合を『Ｐ』、それ以外の場合を『Ｆ』とする。図１の例では、例えば８５ＭＨｚでは電圧０．８〜１．１［Ｖ］において動作成功したことを示しており、１２０ＭＨｚでは電圧１．１［Ｖ］においてのみ動作成功し、電圧０．８〜１．０［Ｖ］においては動作失敗したことを示している。

図１に例示する電圧対周波数特性の試験において、半導体記憶装置の1回の動作（データの書き込み及び読み出し）で所定の電圧及び所定の周波数に対応する１つの試験結果（１つの『Ｐ』又は『Ｆ』）しか取得することができない。従って、図１に例示する電圧対周波数特性を取得するためには、半導体記憶装置に『電圧のステップ（＝４）×周波数のステップ（＝８）』＝３２回データの書き込み及び読み出しを実行させなければならず、相当の試験時間が必要となる。

一般的な半導体装置の試験に関しては、例えば、出力側の同期回路を入力側の同期回路よりも位相の進んだクロックで動作させることにより、実質的に高い周波数で試験する方法が提案されている。提案の方法によれば、半導体装置に外部から供給するクロックの周波数を変えずに実質的に高い周波数で試験することが可能であるため、比較的動作速度が遅く、比較的容易に入手できる論理回路試験装置を用いて実質的に高い周波数の試験ができる。しかしながら、提案の方法は、半導体記憶装置の周波数特性（例えば前述の電圧対周波数特性）を導出するためのデータ取得時間の短縮に寄与するようなものではない。

特開平９−２１８２４６号公報

半導体記憶装置の周波数特性を導出するためのデータ取得時間を短縮することが可能な半導体記憶装置の試験方法及び半導体記憶装置を提供することを課題とする。

本半導体記憶装置の試験方法は、記憶回路及び前記記憶回路から読み出したデータを一時的に保持する出力データ保持回路を含む複数の領域を有する半導体記憶装置の各記憶回路にデータを書き込む第１ステップと、前記各記憶回路に書き込んだデータを、前記各記憶回路から出力して前記出力データ保持回路に一時的に保持する第２ステップと、前記出力データ保持回路に一時的に保持しているデータを前記出力データ保持回路から読み出す第３ステップと、前記領域毎に前記第１ステップで書き込んだデータと前記第３ステップで読み出したデータとを比較して、前記領域毎に前記記憶回路の動作の良否判定を行う第４ステップと、を有し、前記第１ステップでデータを書き込むタイミング又は前記第３ステップでデータを読み出すタイミングを前記領域毎に変えることにより、各領域を互いに異なる内部動作周波数で動作させることを要件とする。

本半導体記憶装置は、複数の領域と、各領域に対して設けられた、互いに位相の異なるパルス信号を生成するパルス生成回路と、を有し、前記各領域は、記憶回路と、前記記憶回路から読み出したデータを一時的に保持する出力データ保持回路、前記記憶回路に書き込むデータを一時的に保持する入力データ保持回路、前記記憶回路に入力するアドレス信号を一時的に保持する入力アドレス保持回路の少なくとも１つと、を含み、前記パルス生成回路が、前記入力データ保持回路、前記入力アドレス保持回路、前記出力データ保持回路の何れか１つに前記互いに位相の異なるパルス信号を供給することにより、前記各領域が互いに異なる内部動作周波数で動作可能であることを要件とする。

又、本半導体記憶装置は、記憶回路を含む複数の領域と、各領域に対して設けられた、前記記憶回路をリセットするリセットパルス信号を生成するリセットパルス生成回路と、を有し、前記リセットパルス生成回路が、領域毎に互いに異なるパルス幅を有する前記リセットパルス信号を生成して前記各領域の各記憶回路に供給し、前記各領域の各記憶回路を前記パルス幅に対応する期間リセットすることにより、前記各領域が互いに異なる内部動作周波数で動作可能であることを要件とする。

開示の技術によれば、半導体記憶装置の周波数特性を導出するためのデータ取得時間を短縮することが可能な半導体記憶装置の試験方法及び半導体記憶装置を提供することができる。

電圧対周波数特性の試験結果を例示する図である。 第１の実施の形態に係る半導体記憶装置の構造を例示する図である。 第１の実施の形態に係る半導体記憶装置の試験方法を示すフローチャートの例である。 第１の実施の形態に係る半導体記憶装置のタイミングチャートの例である。 半導体記憶装置の周波数特性を例示する図（その１）である。 比較例に係る半導体記憶装置の構造を例示する図である。 比較例に係る半導体記憶装置のタイミングチャートの例である。 第１の実施の形態の変形例に係る半導体記憶装置の構造を例示する図である。 第１の実施の形態の変形例に係る半導体記憶装置のタイミングチャートの例である。 半導体記憶装置の周波数特性を例示する図（その２）である。 第２の実施の形態に係る半導体記憶装置の構造を例示する図である。 第２の実施の形態に係る半導体記憶装置のタイミングチャートの例である。 第３の実施の形態に係る半導体記憶装置の構造を例示する図である。 第３の実施の形態に係る半導体記憶装置のタイミングチャートの例である。 第４の実施の形態に係る半導体記憶装置の構造を例示する図である。 図１５に示すＲＡＭの内部に設けられたリセットパルス生成回路及びリセット回路を例示する図である。 第４の実施の形態に係る半導体記憶装置のタイミングチャートの例である。

以下、図面を参照して、実施の形態の説明を行う。なお、各図において、既に説明した図と同一部分には同一符号を付し、その説明を省略する場合がある。

〈第１の実施の形態〉
図２は、第１の実施の形態に係る半導体記憶装置の構造を例示する図である。図２に例示する半導体記憶装置１０は、例えばマイクロプロセッサやディジタルシグナルプロセッサ等の半導体装置の一部であり、８ビットのＳＲＡＭ（Static Random Access Memory）としての機能を有する。ただし、半導体記憶装置１０は、８ビットのＳＲＡＭとしての機能を有する単独の半導体記憶装置であっても良い。なお、第１の実施の形態では、便宜上８ビットのＳＲＡＭを例示するが、ＳＲＡＭは８ビットには限定されず、ｎビット（ｎは自然数）であっても構わない。又、半導体記憶装置１０は、ＤＲＡＭであっても構わない。

図２を参照するに、半導体記憶装置１０は、ラッチ２０と、ラッチ_０〜７２１と、ラッチ２２と、ＲＡＭ_０３０（ビット０）〜ＲＡＭ_７３７（ビット７）と、ラッチ_０４０〜ラッチ_７４７と、チョッパー５０と、チョッパー_Ａ６０と、チョッパー_Ｂ６１とを有する。ＡＤはＲＡＭ_０３０〜ＲＡＭ_７３７の書き込みアドレスを指定する信号であるアドレス信号を示している。ＷＥはＲＡＭ_０３０〜ＲＡＭ_７３７へのデータの書き込み／読み出しを制御する信号であるライト／リード制御信号を示している。又、ＷＤ_０〜ＷＤ_７はそれぞれＲＡＭ_０３０〜ＲＡＭ_７３７へ書き込むデータを、ＲＤ_０〜ＲＤ_７はそれぞれＲＡＭ_０３０〜ＲＡＭ_７３７から読み出すデータを示している。又、ＣＬＫ、ＤＳＬ_Ａ、及びＤＳＬ_Ｂは、それぞれ、基準クロック信号、第１の遅延量制御信号、及び第２の遅延量制御信号を示している。

ラッチ２０は、入力するライト／リード制御信号ＷＥを一時的に保持する制御信号保持回路としての機能を有する。ラッチ_０〜７２１は、入力するデータＷＤ_０〜ＷＤ_７を一時的に保持する入力データ保持回路としての機能を有する。ラッチ２２は、入力するアドレス信号ＡＤを一時的に保持する入力アドレス保持回路としての機能を有する。ラッチ２０、ラッチ_０〜７２１及びラッチ２２のそれぞれで一時的に保持されたライト／リード制御信号ＷＥ、データＷＤ_０〜ＷＤ_７及びアドレス信号ＡＤは、入力するパルス信号Ｐ_１に同期して、ＲＡＭ_０３０〜ＲＡＭ_７３７に出力される。なお、ラッチ２０及びラッチ２２は１ビット幅のラッチ、ラッチ_０〜７２１は８ビット幅のラッチである。ただし、ラッチ２２及びラッチ_０〜７２１はそれぞれ１ビット幅及び８ビット幅には限定されず、ｎビット幅（ｎは自然数）であっても構わない。パルス信号Ｐ_１については後述する。

ＲＡＭ_０３０〜ＲＡＭ_７３７は、８ビットデータのビット０〜ビット７のいずれかに対応する『０』又は『１』のＷＤ１ビットデータを記憶する記憶回路としての機能を各々有する。ＲＡＭ_０３０〜ＲＡＭ_７３７は、メモリセル及び周辺回路（図示せず）を有する。ＲＡＭ_０３０〜ＲＡＭ_７３７は、並列に動作する同一構造の記憶回路であり、それぞれが同一の動作性能（周波数特性等）を有する。ＲＡＭ_０３０〜ＲＡＭ_７３７に記憶されたデータは、ＲＡＭ_０３０〜ＲＡＭ_７３７から読み出された後にラッチ_０４０〜ラッチ_７４７を介して出力される。なお、以降、ＲＡＭ_０３０〜ＲＡＭ_７３７を総称して記憶回路と称する場合がある。

ラッチ２０、ラッチ_０〜７２１及びラッチ２２に入力するパルス信号Ｐ_１に同期して、ラッチ２０からライト／リード制御信号ＷＥが、ラッチ_０〜７２１からデータＷＤ_０〜ＷＤ_７が、ラッチ２２からアドレス信号ＡＤがそれぞれＲＡＭ_０３０〜ＲＡＭ_７３７に出力されると、次のように動作する。すなわち、アドレス信号ＡＤによりＲＡＭ_０３０〜ＲＡＭ_７３７に書き込みアドレスが指定される。そして、例えばライト／リード制御信号ＷＥの立ち上がっている期間に、データＷＤ_０〜ＷＤ_７がそれぞれＲＡＭ_０３０〜ＲＡＭ_７３７のアドレス信号ＡＤに指定されたアドレスに書き込まれる。

ラッチ_０４０〜ラッチ_７４７は、それぞれＲＡＭ_０３０〜ＲＡＭ_７３７のいずれかに対応しており、対応するＲＡＭ_０３０〜ＲＡＭ_７３７から出力されるデータを一時的に保持する出力データ保持回路としての機能を有する。ラッチ_０４０〜ラッチ_３４３で一時的に保持されたデータは、入力するパルス信号Ｐ_Ａに同期して出力される。ラッチ_４４４〜ラッチ_７４７で一時的に保持されたデータは、入力するするパルス信号Ｐ_Ｂに同期して出力される。パルス信号Ｐ_ＡおよびＰ_Ｂについては後述する。

チョッパー５０は、基準クロック信号ＣＬＫのエッジに対して所定の遅延量を有するパルス信号Ｐ_１を生成する入力データ用パルス生成回路としての機能を有する。パルス信号Ｐ_１は、ラッチ２０、ラッチ_０〜７２１及びラッチ２２に出力される。チョッパー５０が出力するパルス信号Ｐ_１に同期して、ラッチ２０からライト／リード制御信号ＷＥが、ラッチ_０〜７２１からデータＷＤ_０〜ＷＤ_７が、ラッチ２２からアドレス信号ＡＤがそれぞれＲＡＭ_０３０〜ＲＡＭ_７３７に出力される。

チョッパー_Ａ６０は、基準クロック信号ＣＬＫのエッジに対して第１の遅延量を有するパルス信号Ｐ_Ａを生成する出力データ用パルス生成回路としての機能を有する。第１の遅延量は、チョッパー_Ａ６０に入力する第１の遅延量制御信号ＤＳＬ_Ａに基づいて設定される。パルス信号Ｐ_Ａは、ラッチ_０４０〜ラッチ_３４３に出力される。

チョッパー_Ｂ６１は、基準クロック信号ＣＬＫのエッジに対して第１の遅延量とは異なる第２の遅延量を有するパルス信号Ｐ_Ｂを生成する出力データ用パルス生成回路としての機能を有する。第２の遅延量は、チョッパー_Ｂ６１に入力する第２の遅延量制御信号ＤＳＬ_Ｂに基づいて設定される。パルス信号Ｐ_Ｂは、ラッチ_４４４〜ラッチ_７４７に出力される。なお、第１の遅延量制御信号ＤＳＬ_Ａ及び第２の遅延量制御信号ＤＳＬ_Ｂは、予め半導体記憶装置１０に対して設定される。

半導体記憶装置１０は、Ａ_１とＢ_１の２つの領域を有する。領域Ａ_１は、ＲＡＭ_０３０〜ＲＡＭ_３３３及び各ＲＡＭに対応するラッチ_０４０〜ラッチ_３４３を有する。又、領域Ｂ_１は、ＲＡＭ_４３４〜ＲＡＭ_７３７及び各ＲＡＭに対応するラッチ_４４４〜ラッチ_７４７を有する。

ここで、図２に加え、図３に例示するフローチャート及び図４に例示するタイミングチャートを用いて、半導体記憶装置１０の試験方法及び動作について説明する。図３は、第１の実施の形態に係る半導体記憶装置の試験方法を示すフローチャートの例である。図４は、第１の実施の形態に係る半導体記憶装置のタイミングチャートの例である。図４に例示するタイミングチャートにおいて、ｄ１及びｄ２は半導体記憶装置１０に入力する入力データを示しており、ｅ１及びｅ２は入力データｄ１及びｄ２に対応して半導体記憶装置１０から出力される出力データを示している。

入力データｄ１及びｄ２は、ＲＡＭ_０３０〜ＲＡＭ_７３７へのデータの書き込み／読み出しを制御する信号であるライト／リード制御信号ＷＥ、ＲＡＭ_０３０〜ＲＡＭ_７３７へ書き込むデータＷＤ_０〜ＷＤ_７、及びＲＡＭ_０３０〜ＲＡＭ_７３７の書き込みアドレスを指定する信号であるアドレス信号ＡＤを含む。出力データｅ１及びｅ２は、ＲＡＭ_０３０〜ＲＡＭ_７３７から読み出すデータＲＤ_０〜ＲＤ_７を含む。ＲＡＭ_０３０〜ＲＡＭ_７３７が正常に動作している場合には、『データＷＤ_０〜ＷＤ_７＝データＲＤ_０〜ＲＤ_７』となる。なお、半導体記憶装置１０には予め所定の電源電圧が印加されているものとする。ここでは、電源と基準電位間に電圧Ｖ１が印加されているものとする。

半導体記憶装置１０の試験方法及び動作について説明する。始めに、図３のステップＳ１０１において、記憶回路であるＲＡＭ_０３０〜ＲＡＭ_７３７に、入力データｄ１に含まれるデータＷＤ_０〜ＷＤ_７を書き込む（Ｓ１０１）。

具体的には、基準クロック信号ＣＬＫに同期して入力データｄ１が半導体記憶装置１０に入力する。そして、ラッチ２０、ラッチ_０〜７２１及びラッチ２２は、それぞれ入力データｄ１に含まれるライト／リード制御信号ＷＥ、データＷＤ_０〜ＷＤ_７及びアドレス信号ＡＤを一時的に保持する。チョッパー５０は、基準クロック信号ＣＬＫの立ち上がりに対して所定の遅延量Ｔ_ｐ１を有するパルス信号Ｐ_１を生成し、ラッチ２０、ラッチ_０〜７２１及びラッチ２２に出力する。なお、図４の例では、所定の遅延量Ｔ_ｐ１と後述する第１の遅延量Ｔ_Ａとは同一値に設定されている。

ラッチ２０、ラッチ_０〜７２１及びラッチ２２は、チョッパー５０から入力するパルス信号Ｐ_１の立下りに同期して、一時的に保持している入力データｄ１に含まれるライト／リード制御信号ＷＥ、データＷＤ_０〜ＷＤ_７及びアドレス信号ＡＤを、それぞれＲＡＭ_０３０〜ＲＡＭ_７３７に出力する。そして、例えばライト／リード制御信号ＷＥの立ち上がっている期間に、ラッチ_０〜７２１に一時的に保持しているデータＷＤ_０〜ＷＤ_７を、それぞれＲＡＭ_０３０〜ＲＡＭ_７３７のアドレス信号ＡＤに指定されたアドレスに書き込む。第１の実施の形態では、ラッチ_０〜７２１から領域Ａ_１のＲＡＭ_０３０〜ＲＡＭ_３３３にデータＷＤ_０〜ＷＤ_３を書き込むタイミングと、ラッチ_０〜７２１から領域Ｂ_１のＲＡＭ_４３４〜ＲＡＭ_７３７にデータＷＤ_４〜ＷＤ_７を書き込むタイミングとは同一である。

次いで、ステップＳ１０２において、記憶回路であるＲＡＭ_０３０〜ＲＡＭ_７３７に書き込んだデータＷＤ_０〜ＷＤ_７を、それぞれ出力データ保持回路であるラッチ_０４０〜ラッチ_７４７に一時的に保持する（Ｓ１０２）。

具体的には、ＲＡＭ_０３０〜ＲＡＭ_７３７に書き込んだデータＷＤ_０〜ＷＤ_７を、半導体記憶装置１０の外部からＲＡＭ_０３０〜ＲＡＭ_７３７に供給される読み出し指示信号（図示せず）に同期して、データＲＤ_０〜ＲＤ_７を含む出力データｅ１としてラッチ_０４０〜ラッチ_７４７に出力する。そして、ラッチ_０４０〜ラッチ_７４７は、それぞれデータＲＤ_０〜ＲＤ_７を一時的に保持する。

次いで、ステップＳ１０３において、出力データ保持回路であるラッチ_０４０〜ラッチ_７４７に一時的に保持しているデータＲＤ_０〜ＲＤ_７をラッチ_０４０〜ラッチ_７４７から読み出す（Ｓ１０３）。

具体的には、チョッパー_Ａ６０が、入力する第１の遅延量制御信号ＤＳＬ_Ａに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第１の遅延量Ｔ_Ａを有するパルス信号Ｐ_Ａを生成し、領域Ａ_１に含まれるラッチ_０４０〜ラッチ_３４３に出力する。そして、チョッパー_Ａ６０から入力するパルス信号Ｐ_Ａの立下りに同期して、ラッチ_０４０〜ラッチ_３４３に一時的に保持しているデータＲＤ_０（ビット０）〜ＲＤ_３（ビット３）を出力データｅ１として読み出す。

又、チョッパー_Ｂ６１が、入力する第２の遅延量制御信号ＤＳＬ_Ｂに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第２の遅延量Ｔ_Ｂを有するパルス信号Ｐ_Ｂを生成し、領域Ｂ_１に含まれるラッチ_４４４〜ラッチ_７４７に出力する。そして、チョッパー_Ｂ６１から入力するパルス信号Ｐ_Ｂの立下りに同期して、ラッチ_４４４〜ラッチ_７４７に一時的に保持しているデータＲＤ_４（ビット４）〜ＲＤ_７（ビット７）を出力データｅ１として読み出す。

ここで、ＲＡＭ_０３０〜ＲＡＭ_７３７にデータＷＤ_０〜ＷＤ_７が入力してＲＡＭに書き込まれるタイミングは、パルス信号Ｐ_１の立ち下がりのみで決まるので、ＲＡＭ_０３０〜ＲＡＭ_７３７にデータＷＤ_０〜ＷＤ_７が書き込まれるタイミングは同一である。一方、第１の実施形態では第２の遅延量Ｔ_Ｂ＜第１の遅延量Ｔ_Ａであるから、パルス信号Ｐ_Ａの立ち下がりとパルス信号Ｐ_Ｂの立ち下がりとは異なるタイミングとなる。よって、ラッチ_０４０〜ラッチ_３４３からデータＲＤ_０〜ＲＤ_３が読み出されるタイミングと、ラッチ_４４４〜ラッチ_７４７からデータＲＤ_４〜ＲＤ_７が読み出されるタイミングとは、第１の遅延量Ｔ_Ａ及び第２の遅延量Ｔ_Ｂに対応して異なる値となる。

すなわち、ＲＡＭ_０３０〜ＲＡＭ_７３７にデータＷＤ_０〜ＷＤ_７が書き込まれてから（Ｐ_１の立下り）、データＲＤ_０〜ＲＤ_３がラッチ_０４０〜ラッチ_３４３から読み出されるまでの期間Ｔ_０と、データＲＤ_４〜ＲＤ_７がラッチ_４４４〜ラッチ_７４７から読み出されるまでの期間Ｔ_１とは、それぞれ異なる値となる。期間Ｔ_０及びＴ_１は、第１の実施の形態における内部動作サイクルである（以降、内部動作サイクルＴ_０及びＴ_１という）。又、内部動作サイクルの逆数が内部動作周波数である。すなわち、内部動作サイクルがＴ_０であれば、内部動作周波数は１／Ｔ_０である。

このように、ＲＡＭ_０３０〜ＲＡＭ_３３３の内部動作サイクルＴ_０と、ＲＡＭ_４３４〜ＲＡＭ_７３７の内部動作サイクルＴ_１とは、それぞれ異なる値となる。図４の例では、内部動作サイクルＴ_１＜内部動作サイクルＴ_０となる。又、内部動作周波数１／Ｔ_１＞内部動作周波数１／Ｔ_０となる。なお、図４の例では、内部動作サイクルＴ_０は基準クロック信号ＣＬＫの周期と等しい。

このように、ラッチ_０〜７２１からＲＡＭ_０３０〜ＲＡＭ_７３７にデータＷＤ_０〜ＷＤ_７を書き込むタイミングを同一とする。そして、領域Ａ_１においてラッチ_０４０〜ラッチ_３４３からデータＲＤ_０〜ＲＤ_３を読み出すためのパルス信号Ｐ_Ａに比べ、領域Ｂ_１においてラッチ_４４４〜ラッチ_７４７からデータＲＤ_４〜ＲＤ_７を読み出すためのパルス信号Ｐ_Ｂのタイミングを早くする。それにより、領域Ａ_１の内部動作サイクルＴ_０に比べ領域Ｂ_１の内部動作サイクルＴ_１は短くなり、読み出しディレイに関して領域Ａ_１に比べて領域Ｂ_１を高速に試験した場合と同様の結果を得ることができる。その結果、半導体記憶装置１０への１回のデータの書き込み及び読み出しで、互いに異なる２つの内部動作周波数に対応する試験データを取得することができる。なお、試験データとは、後述するステップＳ１０４において領域毎にＲＡＭの動作の良否判定を行い、後述するステップＳ１０５において半導体記憶装置の周波数特性を導出するためのデータである。

次いで、ステップＳ１０４において、領域毎に記憶回路であるＲＡＭに書き込んだデータと、出力データ保持回路から読み出したデータとを比較して、領域毎に記憶回路の動作の良否判定を行う（Ｓ１０４）。

具体的には、ステップＳ１０１でＲＡＭ_０３０〜ＲＡＭ_３３３に書き込んだデータＷＤ_０〜ＷＤ_３と、ステップＳ１０３でラッチ_０４０〜ラッチ_３４３から読み出したデータＲＤ_０〜ＲＤ_３とを比較し、領域Ａ_１に含まれるＲＡＭ_０３０〜ＲＡＭ_３３３の動作の良否判定を行う。又、ステップＳ１０１でＲＡＭ_４３４〜ＲＡＭ_７３７に書き込んだデータＷＤ_４〜ＷＤ_７と、ステップＳ１０３でラッチ_４４４〜ラッチ_７４７から読み出したデータＲＤ_４〜ＲＤ_７とを比較し、領域Ｂ_１に含まれるＲＡＭ_４３４〜ＲＡＭ_７３７の動作の良否判定を行う。ここで、領域Ａ_１における良否判定は、書き込んだデータＷＤ_０〜ＷＤ_３と、対応する読み出したデータＲＤ_０〜ＲＤ_３とが全て一致した場合に『Ｐ』（動作成功）、それ以外を『Ｆ』（動作失敗）とする。

又、ＲＡＭ_０３０〜ＲＡＭ_３３３は同一構造の回路であるから、ＲＡＭ_０３０〜ＲＡＭ_３３３の何れか１つ又は複数を領域Ａ_１の代表として、代表するＲＡＭに書き込んだデータと代表するＲＡＭから読み出したデータとを比較しても良い。例えばＲＡＭ_０３０を領域Ａ_１の代表として、ＲＡＭ_０３０に書き込んだデータＷＤ_０とＲＡＭ_０３０から読み出したデータＲＤ_０とが一致した場合に、領域Ａ_１の内部動作周波数では『Ｐ』（動作成功）と判定する。領域Ｂ_１についても同様である。

次いで、ステップＳ１０５において、各領域の内部動作周波数と、各領域の良否判定結果（『Ｐ』又は『Ｆ』）とに基づいて、半導体記憶装置の周波数特性を導出する（Ｓ１０５）。例えば、領域Ａ_１（内部動作周波数１／Ｔ_０）及び領域Ｂ_１（内部動作周波数１／Ｔ_１）の良否判定結果が何れも『Ｐ』であれば、図５に例示するような半導体記憶装置１０の周波数特性を導出する。１／Ｔ_０と１／Ｔ_１以外の周波数や電圧Ｖ１以外の電源電圧における試験結果が必要であれば、電源電圧を電圧Ｖ１以外に可変してから半導体記憶装置１０に印加し、図３に例示するステップＳ１０１〜Ｓ１０５を繰り返すことにより試験結果を取得することができる。

このように、１回のデータの書き込み及び読み出しで、複数の内部動作周波数における半導体記憶装置１０の動作の良否に関するデータを取得することは、半導体記憶装置の周波数特性を導出するためのデータ取得時間の短縮化に寄与する。半導体記憶装置の周波数特性を導出するためのデータ取得時間の短縮化について、比較例を示しながら以下に詳説する。

図６は、比較例に係る半導体記憶装置の構造を例示する図である。図６を参照するに、比較例に係る半導体記憶装置３００は、領域Ａ_１及びＢ_１を有さない。又、半導体記憶装置３００にはチョッパー_Ｂ６１がなくチョッパー_Ａ６０の出力するパルス信号Ｐ_Ａがラッチ_０４０〜ラッチ_７４７に出力されている。半導体記憶装置３００について、半導体記憶装置１０と同一構造である部分の説明は省略する。

図７は、比較例に係る半導体記憶装置のタイミングチャートの例である。図６及び図７を参照するに、チョッパー_Ａ６０は、第１の遅延量制御信号ＤＳＬ_Ａに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第１の遅延量Ｔ_Ａを有するパルス信号Ｐ_Ａを生成し、ラッチ_０４０〜ラッチ_７４７に出力する。ラッチ_０４０〜ラッチ_７４７は、チョッパー_Ａ６０から入力するパルス信号Ｐ_Ａの立下りに同期して、データＲＤ_０（ビット０）〜データＲＤ_７（ビット７）を出力データｅ１として読み出す。

すなわち、図７のタイミングチャートでは図４のタイミングチャートとは異なり、データＲＤ_０〜データＲＤ_７は、全て同一のタイミングで読み出される。従って、ＲＡＭ_０３０〜ＲＡＭ_７３７に入力データｄ１が入力してから、ラッチ_０４０〜ラッチ_７４７から出力データｅ１が出力されるまでの時間はそれぞれ同一の時間Ｔ_０である。すなわち、ＲＡＭ_０３０〜ＲＡＭ_７３７のそれぞれの内部動作サイクルは全てＴ_０（内部動作周波数は全て１／Ｔ_０）である。その結果、半導体記憶装置３００への１回のデータの書き込み及び読み出しで、１つの内部動作周波数に対応する試験データのみを取得することができる。

ここで、図６に例示する比較例に係る半導体記憶装置３００において、図１に例示する電圧対周波数特性の試験を行う場合を考える。前述のように、半導体記憶装置３００では、１回のデータの書き込み及び読み出しで１つの内部動作周波数に対応する試験データのみを取得することができる。従って、１回のデータの書き込み及び読み出しで図１に例示する電圧対周波数特性の１ポイント（例えば電圧１．１［Ｖ］、周波数８５ＭＨｚ）についてのみ、『Ｐ』又は『Ｆ』の試験結果が得られる。図１に例示する電圧対周波数特性の全試験結果を取得するためには、『電圧のステップ（＝４）×周波数のステップ（＝８）』＝３２回のデータの書き込み及び読み出しを実行させなければならない。

一方、前述のように、第１の実施の形態に係る半導体記憶装置１０では、１回のデータの書き込み及び読み出しで互いに異なる２つの内部動作周波数に対応する試験データを取得することができる。従って、１回のデータの書き込み及び読み出しで図１に例示する電圧対周波数特性の２ポイント（例えば電圧１．１［Ｖ］、周波数８５ＭＨｚ及び９０ＭＨｚ）について『Ｐ』又は『Ｆ』の試験結果が得られる（図５参照）。その結果、半導体記憶装置１０において図１に例示する電圧対周波数特性の全試験結果を取得するために必要な動作の回数は、半導体記憶装置３００において図１に例示する電圧対周波数特性の全試験結果を取得するために必要な動作の回数の半分の１６回となる。

以上のように、第１の実施の形態では、記憶回路であるＲＡＭ及びＲＡＭから読み出したデータを一時的に保持する出力データ保持回路であるラッチを含む２つの領域を有する半導体記憶装置の、各領域のＲＡＭに同一のタイミングでデータを書き込む。そして、各ＲＡＭに書き込んだデータを、各ＲＡＭから出力して各ラッチに一時的に保持する。そして、領域毎に互いに位相の異なるパルス信号を生成して各ラッチに供給し、供給したパルス信号に同期して領域毎に異なるタイミングで各ラッチに一時的に保持しているデータを読み出す。

その結果、基準クロック信号ＣＬＫの周期が一定であっても、２つの領域に含まれる記憶回路を互いに異なる２つの内部動作周波数で動作させること可能となり、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なる２つの内部動作周波数に対応する試験データを取得することができる。従って、半導体記憶装置１０では、図６に例示する半導体記憶装置３００の１／２の時間で図１に例示する電圧対周波数特性の全試験データを取得することができる。すなわち、半導体記憶装置が複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を短縮することができる。

〈第１の実施の形態の変形例〉
第１の実施の形態の変形例では、記憶回路であるＲＡＭ及びＲＡＭから読み出したデータを一時的に保持する出力データ保持回路であるラッチを含む８つの領域を有する半導体記憶装置の例を示す。第１の実施の形態の変形例は、８つの領域を有する半導体記憶装置において、ＲＡＭ_０３０〜ＲＡＭ_７３７からデータＲＤ_０〜ＲＤ_７を読み出すタイミングを領域毎に変えることにより、各領域を互いに異なる内部動作周波数で動作させて電圧対周波数特性の試験をする例である。

図８は、第１の実施の形態の変形例に係る半導体記憶装置の構造を例示する図である。図８を参照するに、半導体記憶装置１１は、記憶回路であるＲＡＭ_０３０〜ＲＡＭ_７３７及びＲＡＭ_０３０〜ＲＡＭ_７３７から読み出したデータを一時的に保持する出力データ保持回路であるラッチ_０４０〜ラッチ_７４７を含む８つの領域Ａ_２〜Ｈ_２を有する。又、半導体記憶装置１１は、それぞれラッチ_０４０〜ラッチ_７４７のいずれかに対応するチョッパー_Ａ６０〜チョッパー_H６７を有し、チョッパー_Ａ６０〜チョッパー_H６７は領域Ａ_２〜Ｈ_２に含まれる対応するラッチ_０４０〜ラッチ_７４７にパルス信号Ｐ_Ａ〜Ｐ_Ｈを出力している。半導体記憶装置１１について、半導体記憶装置１０と同一構造である部分の説明は省略する。

ここで、図８に加え、図３に例示するフローチャート及び図９に例示するタイミングチャートを用いて、半導体記憶装置１１の試験方法及び動作について説明をする。図９は、第１の実施の形態の変形例に係る半導体記憶装置のタイミングチャートの例である。

第１の実施の形態の変形例において、図３のステップＳ１０１及びＳ１０２の動作については第１の実施の形態と同様であるため説明は省略し、図３のステップＳ１０３から説明を始める。

図３のステップＳ１０３において、出力データ保持回路であるラッチ_０４０〜ラッチ_７４７に一時的に保持しているデータＲＤ_０〜ＲＤ_７をラッチ_０４０〜ラッチ_７４７から読み出す（Ｓ１０３）。

具体的には、チョッパー_Ａ６０が、入力する第１の遅延量制御信号ＤＳＬ_Ａに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第１の遅延量Ｔ_Ａを有するパルス信号Ｐ_Ａを生成する。そして、生成したパルス信号Ｐ_Ａを、領域Ａ_２に含まれるラッチ_０４０に出力する。そして、チョッパー_Ａ６０から入力するパルス信号Ｐ_Ａの立下りに同期して、ラッチ_０４０に一時的に保持しているデータＲＤ_０（ビット０）を出力データｅ１として読み出す。

同様に、チョッパー_Ｂ６１〜チョッパー_H６７それぞれが、各々に入力する第２の遅延量制御信号ＤＳＬ_Ｂ〜第８の遅延量制御信号ＤＳＬ_Ｈに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第２の遅延量Ｔ_Ｂ〜第８の遅延量Ｔ_Ｈを有するパルス信号Ｐ_Ｂ〜Ｐ_Ｈを生成する。そして、生成したパルス信号Ｐ_Ｂ〜Ｐ_Ｈを、領域Ｂ_２に含まれるラッチ_１４１〜領域Ｈ_２に含まれるラッチ_７４７に出力する。そして、チョッパー_Ｂ６１〜チョッパー_Ｈ６７から入力するパルス信号Ｐ_Ｂ〜Ｐ_Ｈの立下りに同期して、ラッチ_１４１〜ラッチ_７４７に一時的に保持しているデータＲＤ_１（ビット１）〜ＲＤ_７（ビット７）を出力データｅ１として読み出す。

ここで、ＲＡＭ_０３０〜ＲＡＭ_７３７にデータＷＤ_０〜ＷＤ_７が入力してＲＡＭ_０３０〜ＲＡＭ_７３７に書き込まれるタイミングは、パルス信号Ｐ_１の立ち下がりのみで決まるので、ＲＡＭ_０３０〜ＲＡＭ_７３７にデータＷＤ_０〜ＷＤ_７が書き込まれるタイミングは同一である。一方、第８の遅延量Ｔ_Ｈ＜第７の遅延量Ｔ_Ｇ＜第６の遅延量Ｔ_Ｆ＜第５の遅延量Ｔ_Ｅ＜第４の遅延量Ｔ_Ｄ＜第３の遅延量Ｔ_Ｃ＜第２の遅延量Ｔ_Ｂ＜第１の遅延量Ｔ_Ａとすれば、パルス信号Ｐ_Ａ〜Ｐ_Ｈの立ち下がりは夫々異なるタイミングとなる。よって、ラッチ_０４０〜ラッチ_７４７からデータＲＤ_０〜ＲＤ_７が読み出されるタイミングは、第１の遅延量Ｔ_Ａ〜第８の遅延量Ｔ_Ｈに対応して夫々異なる値となる。

つまり、ＲＡＭ_０３０〜ＲＡＭ_７３７にデータＷＤ_０〜ＷＤ_７が入力するタイミング、言い換えるとデータＷＤ_０〜ＷＤ_７がＲＡＭ_０３０〜ＲＡＭ_７３７の各々に書き込まれるタイミングは同一であるが、ラッチ_０４０〜ラッチ_７４７からデータＲＤ_０〜ＲＤ_７が読み出されるタイミングは第１の遅延量Ｔ_Ａ〜第８の遅延量Ｔ_Ｈに対応して異なる。従って、ＲＡＭ_０３０〜ＲＡＭ_７３７にデータＷＤ_０〜ＷＤ_７が入力してから、データＲＤ_０〜ＲＤ_７がラッチ４０〜ラッチ４７から読み出だされるまでの期間Ｔ_０〜Ｔ_７は、それぞれ異なる値となる。期間Ｔ_０〜Ｔ_７は、第１の実施の形態の変形例における内部動作サイクルである。

このように、図９の例では、ＲＡＭ_０３０〜ＲＡＭ_７３７の内部動作サイクルＴ_０〜Ｔ_７は、それぞれ異なる値となる。すなわち、内部動作サイクルＴ_７＜内部動作サイクルＴ_６＜内部動作サイクルＴ_５＜内部動作サイクルＴ_４＜内部動作サイクルＴ_３＜内部動作サイクルＴ_２＜内部動作サイクルＴ_１＜内部動作サイクルＴ_０となる。又、内部動作周波数１／Ｔ_７＞内部動作周波数１／Ｔ_６＞内部動作周波数１／Ｔ_５＞内部動作周波数１／Ｔ_４＞内部動作周波数１／Ｔ_３＞内部動作周波数１／Ｔ_２＞内部動作周波数１／Ｔ_１＞内部動作周波数１／Ｔ_０となる。なお、図９の例では、内部動作サイクルＴ_０は基準クロック信号ＣＬＫの周期と等しい。

このように、基準クロック信号ＣＬＫの周期が一定であっても、８つの領域Ａ_２〜Ｈ_２に含まれるＲＡＭ_０３０〜ＲＡＭ_７３７を互いに異なる８つの内部動作周波数で動作させることが可能である。その結果、半導体記憶装置１１への１回のデータの書き込み及び読み出しで、互いに異なる８つの内部動作周波数に対応する試験データを取得することができる。

言い換えれば、ラッチ_０４０〜ラッチ_７４７からＲＡＭ_０３０〜ＲＡＭ_７３７にデータＷＤ_０〜ＷＤ_７を書き込むタイミングを同一とする。そして、領域Ａ_２〜Ｈ_２毎にラッチ_０４０〜ラッチ_７４７からデータＲＤ_０〜ＲＤ_７を読み出すためのパルス信号Ｐ_Ａ〜Ｐ_Ｈのタイミングを変える。それにより、各領域の内部動作サイクルは、領域Ａ_２から領域Ｈ_２へ向かうにつれて短くなり、読み出しディレイに関して領域Ａ_２から領域Ｈ_２へ向かうにつれて高速に試験した場合と同様の結果を得ることができる。その結果、半導体記憶装置１１への１回のデータの書き込み及び読み出しで、互いに異なる８つの内部動作周波数に対応する試験データを取得することができる。

次いで、ステップＳ１０４において、領域毎に記憶回路であるＲＡＭに書き込んだデータと、出力データ保持回路から読み出したデータとを比較して、領域毎に記憶回路であるＲＡＭの動作の良否判定を行う（Ｓ１０４）。

具体的には、ステップＳ１０１でＲＡＭ_０３０に書き込んだデータＷＤ_０と、ステップＳ１０３でラッチ_０４０から読み出したデータＲＤ_０とを比較し、領域Ａ₂に含まれるＲＡＭ_０３０の動作の良否判定を行う。同様に、ステップＳ１０１でＲＡＭ_１３１〜ＲＡＭ_７３７に書き込んだデータＷＤ_１〜ＷＤ_７と、ステップＳ１０３でラッチ_１４１〜ラッチ_７４７から読み出したデータＲＤ_１〜ＲＤ_７とをそれぞれ比較し、領域Ｂ_２〜Ｈ_２に含まれるＲＡＭ_１３１〜ＲＡＭ_７３７の動作の良否判定を行う。

次いで、ステップＳ１０５において、各領域の内部動作周波数と、各領域の良否判定結果（『Ｐ』又は『Ｆ』）とに基づいて、半導体記憶装置の周波数特性を導出する（Ｓ１０５）。例えば、取得したデータに基づく良否判定結果が、領域Ａ_２〜Ｃ_２では何れも『Ｐ』、領域Ｄ_２〜Ｈ_２では何れも『Ｆ』であれば、図１０に例示するような半導体記憶装置１１の周波数特性を導出できる。電圧Ｖ１以外の電源電圧における試験結果が必要であれば、電源電圧を電圧Ｖ１以外に可変してから半導体記憶装置１１に印加し、図３に例示するステップＳ１０１〜１０５を繰り返すことにより試験結果を取得することができる。

半導体記憶装置１１では、１回のデータの書き込み及び読み出しで互いに異なる８つの内部動作周波数に対応する試験データを取得することができるので、図１に例示する電圧対周波数特性の全試験データを４回のデータの書き込み及び読み出しを実行することで取得することができる。すなわち、半導体記憶装置１１では、図６に例示する半導体記憶装置３００の１／８の時間で図１に例示する電圧対周波数特性の全試験データを取得することができる。

以上のように、第１の実施の形態の変形例では、記憶回路であるＲＡＭ及びＲＡＭから読み出したデータを一時的に保持する出力データ保持回路であるラッチを含む８つの領域を有する半導体記憶装置の、各領域のＲＡＭに同一のタイミングでデータを書き込む。そして、各ＲＡＭに書き込んだデータを、各ＲＡＭから出力して各ラッチに一時的に保持する。そして、領域毎に互いに位相の異なるパルス信号を生成して各ラッチに供給し、供給したパルス信号に同期して領域毎に異なるタイミングで各ラッチに一時的に保持しているデータを読み出す。

その結果、基準クロック信号ＣＬＫの周期が一定であっても、８つの領域に含まれる記憶回路を互いに異なる８つの内部動作周波数で動作させること可能となり、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なる８つの内部動作周波数に対応する試験データを取得することができる。従って、半導体記憶装置１１では、図６に例示する半導体記憶装置３００の１／８の時間で図１に例示する電圧対周波数特性の全試験データを取得することができる。すなわち、半導体記憶装置が複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を大幅に短縮することができる。

なお、ｎビット（ｎは自然数）の記憶回路を含む半導体記憶装置は、最大で同一構造の記憶回路を含むｎ個の領域を有することができる。そして、半導体記憶装置の有するｎ個の領域を互いに異なるｎ個の内部動作周波数で動作させることにより、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なるｎ個の内部動作周波数に対応する試験データを取得することが可能となる。その結果、半導体記憶装置が記憶回路を含む複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を１／ｎに短縮することができる。

〈第２の実施の形態〉
第２の実施の形態は、８つの領域を有する半導体記憶装置において、ＲＡＭ_０３０〜ＲＡＭ_７３７にデータＷＤ_０〜ＷＤ_７を書き込むタイミングを領域毎に変えることにより、各領域を互いに異なる内部動作周波数で動作させて電圧対周波数特性の試験をする例である。以下、第１の実施の形態の変形例と同一部分についてはその説明を省略し、第１の実施の形態の変形例と異なる部分を中心に説明をする。

図１１は、第２の実施の形態に係る半導体記憶装置の構造を例示する図である。図１１を参照するに、半導体記憶装置１２は、記憶回路であるＲＡＭ_０３０〜ＲＡＭ_７３７、ＲＡＭ_０３０〜ＲＡＭ_７３７から読み出したデータを一時的に保持する出力データ保持回路であるラッチ_０４０〜ラッチ_７４７、及びＲＡＭ_０３０〜ＲＡＭ_７３７に書き込むデータを一時的に保持する入力データ保持回路であるラッチ_０７０〜ラッチ_７７７を含む８つの領域Ａ_３〜Ｈ_３を有する。

又、半導体記憶装置１２は、それぞれラッチ_０７０〜ラッチ_７７７のいずれかに対応するチョッパー_Ａ６０〜チョッパー_H６７を有する。チョッパー_Ａ６０〜チョッパー_H６７は領域Ａ_３〜Ｈ_３に含まれる対応するラッチ_０７０〜ラッチ_７７７にパルス信号Ｐ_Ａ〜Ｐ_Ｈを出力している。ラッチ_０７０〜ラッチ_７７７は、チョッパー_Ａ６０〜チョッパー_H６７からそれぞれ入力するパルス信号Ｐ_Ａ〜Ｐ_Ｈの立下りに同期して、データＷＤ_０〜ＷＤ_７をそれぞれＲＡＭ_０３０〜ＲＡＭ_７３７に出力する。

又、半導体記憶装置１２では、チョッパー５１が基準クロック信号ＣＬＫのエッジに対して所定の遅延量を有するパルス信号Ｐ_２を生成し、ラッチ_０４０〜ラッチ_７４７のそれぞれに出力している。ラッチ_０４０〜ラッチ_７４７は、チョッパー５１から入力するパルス信号Ｐ_１の立下りに同期して、データＲＤ_０〜ＲＤ_７を出力する。

又、半導体記憶装置１２において、ＲＡＭ_０３０〜ＲＡＭ_７３７の内部には、それぞれ書き込み期間設定用パルス生成回路（図示せず）が設けられている。書き込み期間設定用パルス生成回路は、リード／ライト制御信号ＷＥ及びアドレス信号ＡＤがラッチ２０及び２２からＲＡＭ_０３０〜ＲＡＭ_７３７に入力するタイミングで立ち上がり、基準クロック信号ＣＬＫの立ち下がりから所定量遅延して立ち下がる書き込み期間設定用パルス信号を生成する。書き込み期間設定用パルス信号が立ち上がっている期間は、ＲＡＭ_０３０〜ＲＡＭ_７３７にデータＷＤ_０〜ＷＤ_７を書き込むことができる期間である。半導体記憶装置１１と同一構造の半導体記憶装置１２の部分については、説明を省略する。

ここで、図１１に加え、図３に例示するフローチャート及び図１２に例示するタイミングチャートを用いて、半導体記憶装置１２の試験方法及び動作について説明する。図１２は、第２の実施の形態に係る半導体記憶装置のタイミングチャートの例である。

始めに、図３のステップＳ１０１において、記憶回路であるＲＡＭ_０３０〜ＲＡＭ_７３７に、入力データｄ１に含まれるデータＷＤ_０〜ＷＤ_７を書き込む（Ｓ１０１）。

具体的には、基準クロック信号ＣＬＫに同期して入力データｄ１が半導体記憶装置１２に入力する。そして、ラッチ２０、ラッチ_０７０〜ラッチ_７７７及びラッチ２２は、それぞれ入力データｄ１に含まれるライト／リード制御信号ＷＥ、データＷＤ_０〜ＷＤ_７及びアドレス信号ＡＤを一時的に保持する。

チョッパー_Ａ６０は、入力する第１の遅延量制御信号ＤＳＬ_Ａに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第１の遅延量Ｔ_Ａを有するパルス信号Ｐ_Ａを生成する。そして、生成したパルス信号Ｐ_Ａを、領域Ａ_３に含まれるラッチ_０７０に出力する。ラッチ_０７０は、チョッパー_Ａ６０から入力するパルス信号Ｐ_Ａの立下りに同期して、データＷＤ_０（ビット０）をＲＡＭ_０３０に書き込む。

同様に、チョッパー_Ｂ６１〜チョッパー_H６７はそれぞれ、入力する第２の遅延量制御信号ＤＳＬ_Ｂ〜第８の遅延量制御信号ＤＳＬ_Ｈに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第２の遅延量Ｔ_Ｂ〜第８の遅延量Ｔ_Ｈを有するパルス信号Ｐ_Ｂ〜Ｐ_Ｈを生成する。そして、生成したパルス信号Ｐ_Ｂ〜Ｐ_Ｈを、領域Ｂ_３に含まれるラッチ_１７１〜領域Ｈ_３に含まれるラッチ_７７７に出力する。ラッチ_１７１〜ラッチ_７７７は、チョッパー_Ｂ６１〜チョッパー_Ｈ６７から入力するパルス信号Ｐ_Ｂ〜Ｐ_Ｈの立下りに同期して、データＷＤ_１（ビット１）〜データＷＤ_７（ビット７）をＲＡＭ_１３１〜ＲＡＭ_７３７に書き込む。

ここで、図１１、図１２の例では、第８の遅延量Ｔ_Ｈ＞第７の遅延量Ｔ_Ｇ＞第６の遅延量Ｔ_Ｆ＞第５の遅延量Ｔ_Ｅ＞第４の遅延量Ｔ_Ｄ＞第３の遅延量Ｔ_Ｃ＞第２の遅延量Ｔ_Ｂ＞第１の遅延量Ｔ_Ａであるものとする。又、ＲＡＭ_０３０〜ＲＡＭ_７３７にデータＷＤ_０〜ＷＤ_７を書き込むことが可能な期間は、書き込み期間設定用パルス信号が立ち上がっている期間である。すなわち、ＲＡＭ_０３０〜ＲＡＭ_７３７にデータＷＤ_０〜ＷＤ_７が入力するタイミングは第１の遅延量Ｔ_Ａ〜第８の遅延量Ｔ_Ｈに対応した異なる値となるが、データＷＤ_０〜ＷＤ_７を書き込むことが可能な期間の終了するタイミングは同一である。従って、ＲＡＭ_０３０〜ＲＡＭ_７３７にデータＷＤ_０〜ＷＤ_７が入力してから、データＷＤ_０〜ＷＤ_７を書き込むことが可能な期間の終了までの期間Ｔ_０〜Ｔ_７は、それぞれ異なる値となる。期間Ｔ_０〜Ｔ_７は、第２の実施の形態における内部動作サイクルである。

このように、図１１、図１２の例では、ＲＡＭ_０３０〜ＲＡＭ_７３７の内部動作サイクルＴ_０〜Ｔ_７は、それぞれ異なる値となる。すなわち、内部動作サイクルＴ_７＜内部動作サイクルＴ_６＜内部動作サイクルＴ_５＜内部動作サイクルＴ_４＜内部動作サイクルＴ_３＜内部動作サイクルＴ_２＜内部動作サイクルＴ_１＜内部動作サイクルＴ_０となる。又、内部動作周波数１／Ｔ_７＞内部動作周波数１／Ｔ_６＞内部動作周波数１／Ｔ_５＞内部動作周波数１／Ｔ_４＞内部動作周波数１／Ｔ_３＞内部動作周波数１／Ｔ_２＞内部動作周波数１／Ｔ_１＞内部動作周波数１／Ｔ_０となる。

次いで、ステップＳ１０２において、記憶回路であるＲＡＭ_０３０〜ＲＡＭ_７３７に書き込んだデータＷＤ_０〜ＷＤ_７を、出力データ保持回路であるラッチ_０４０〜ラッチ_７４７に一時的に保持する（Ｓ１０２）。

具体的には、ＲＡＭ_０３０〜ＲＡＭ_７３７に書き込んだデータＷＤ_０〜ＷＤ_７を、半導体記憶装置１２の外部からＲＡＭ_０３０〜ＲＡＭ_７３７に供給される読み出し指示信号（図示せず）に同期して、データＲＤ_０〜ＲＤ_７を含む出力データｅ１としてラッチ_０４０〜ラッチ_７４７に出力する。ラッチ_０４０〜ラッチ_７４７は、データＲＤ_０〜ＲＤ_７を一時的に保持する。

次いで、ステップＳ１０３において、出力データ保持回路であるラッチ_０４０〜ラッチ_７４７に一時的に保持しているデータＲＤ_０〜ＲＤ_７をラッチ_０４０〜ラッチ_７４７から読み出す（Ｓ１０３）。

具体的には、チョッパー５１が基準クロック信号ＣＬＫのエッジに対して所定の遅延量を有するパルス信号Ｐ_２を生成し、ラッチ_０４０〜ラッチ_７４７のそれぞれに出力している。チョッパー５１から入力するパルス信号Ｐ_１の立下りに同期して、ラッチ_０４０〜ラッチ_７４７に一時的に保持しているデータＲＤ_０〜ＲＤ_７を出力データｅ１として読み出す。

次いで、第１の実施の形態の変形例と同様に、ステップＳ１０４及びＳ１０５の処理を行う。

以上のように、第２の実施の形態では、記憶回路であるＲＡＭ、ＲＡＭから読み出したデータを一時的に保持する出力データ保持回路であるラッチ、及びＲＡＭに書き込むデータを一時的に保持する入力データ保持回路であるラッチを含む８つの領域を有する半導体記憶装置の、各領域のＲＡＭに異なるタイミングでデータを書き込む。具体的には、入力データ保持回路である各ラッチに各ＲＡＭに書き込むデータを一時的に保持する。そして、領域毎に互いに位相の異なるパルス信号を生成して入力データ保持回路である各ラッチに供給し、供給したパルス信号に同期して領域毎に異なるタイミングで各ラッチに一時的に保持しているデータを出力し各ＲＡＭに書き込む。このとき、各ＲＡＭにデータを書き込むことが可能な期間の終了するタイミングを同一とする。そして、各ＲＡＭに書き込んだデータを、各ＲＡＭから出力して出力データ保持回路である各ラッチに一時的に保持し、同一のタイミングで出力データ保持回路である各ラッチから読み出す。

すなわち、各ＲＡＭに領域毎に異なるタイミングでデータを書き込み、各ＲＡＭに対応する出力データ保持回路である各ラッチから領域によらず同一のタイミングでデータを読み出す。その結果、基準クロック信号ＣＬＫの周期が一定であっても、８つの領域に含まれる記憶回路を互いに異なる８つの内部動作周波数で動作させること可能となり、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なる８つの内部動作周波数に対応する試験データを取得することができる。従って、半導体記憶装置１２では、図６に例示する半導体記憶装置３００の１／８の時間で図１に例示する電圧対周波数特性の全試験データを取得することができる。すなわち、半導体記憶装置が複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を大幅に短縮することができる。

なお、ｎビット（ｎは自然数）の記憶回路を含む半導体記憶装置は、最大で同一構造の記憶回路を含むｎ個の領域を有することができる。そして、半導体記憶装置の有するｎ個の領域を互いに異なるｎ個の内部動作周波数で動作させることにより、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なるｎ個の内部動作周波数に対応する試験データを取得することが可能となる。その結果、半導体記憶装置が記憶回路を含む複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を１／ｎに短縮することができる。

〈第３の実施の形態〉
第３の実施の形態は、８つの領域を有する半導体記憶装置において、ＲＡＭ_０３０〜ＲＡＭ_７３７に領域毎に異なるタイミングでアドレス信号ＡＤを供給してＲＡＭ_０３０〜ＲＡＭ_７３７にデータＷＤ_０〜ＷＤ_７を書き込むタイミングを領域毎に変えることにより、各領域を互いに異なる内部動作周波数で動作させて電圧対周波数特性の試験をする例である。以下、第２の実施の形態と同一部分についてはその説明を省略し、第２の実施の形態と異なる部分を中心に説明をする。

図１３は、第３の実施の形態に係る半導体記憶装置の構造を例示する図である。図１３を参照するに、半導体記憶装置１３は、記憶回路であるＲＡＭ_０３０〜ＲＡＭ_７３７、ＲＡＭ_０３０〜ＲＡＭ_７３７から読み出したデータを一時的に保持する出力データ保持回路であるラッチ_０４０〜ラッチ_７４７、及びＲＡＭ_０３０〜ＲＡＭ_７３７に入力するアドレス信号ＡＤを一時的に保持する入力アドレス保持回路であるラッチ_０７０〜ラッチ_７７７を含む８つの領域Ａ_４〜Ｈ_４を有する。

又、半導体記憶装置１２では、データＷＤ_０〜ＷＤ_７は領域Ａ_３〜Ｈ_３の各々に対応して設けられたラッチ_０７０〜ラッチ_７７７にそれぞれ入力し、ラッチ_０７０〜ラッチ_７７７からそれぞれ対応するＲＡＭ_０３０〜ＲＡＭ_７３７に出力されている。しかし、半導体記憶装置１３では、データＷＤ_０〜ＷＤ_７は領域Ａ_４〜Ｈ_４に共通した１つのラッチ２１に入力し、ラッチ２１からＲＡＭ_０３０〜ＲＡＭ_７３７に出力されている。

又、半導体記憶装置１３では、アドレス信号ＡＤが領域Ａ_４〜Ｈ_４の各々に対応して設けられたラッチ_０７０〜ラッチ_７７７にそれぞれ入力する。チョッパー_Ａ６０〜チョッパー_Ｈ６７はそれぞれ、パルス信号Ｐ_Ａ〜Ｐ_Ｈを生成し、対応するラッチ_０７０〜ラッチ_７７７に出力する。ラッチ_０７０〜ラッチ_７７７は、パルス信号Ｐ_Ａ〜Ｐ_Ｈに同期して、一時的に保持しているアドレス信号ＡＤをそれぞれ対応するＲＡＭ_０３０〜ＲＡＭ_７３７に出力する。

ラッチ_０７０〜ラッチ_７７７は、入力するアドレス信号ＡＤを一時的に保持する入力アドレス保持回路としての機能を有する。又、チョッパー_Ａ６０〜チョッパー_Ｈ６７は、パルス信号Ｐ_Ａ〜Ｐ_Ｈを生成する入力アドレス用パルス生成回路としての機能を有する。半導体記憶装置１２と同一構造である半導体記憶装置１３の部分については、説明を省略する。

ここで、図１３に加え、図３に例示するフローチャート及び図１４に例示するタイミングチャートを用いて、半導体記憶装置１３の試験方法及び動作について説明する。図１４は、第３の実施の形態に係る半導体記憶装置のタイミングチャートの例である。

始めに、図３のステップＳ１０１において、記憶回路であるＲＡＭ_０３０〜ＲＡＭ_７３７に、入力データｄ１に含まれるデータＷＤ_０〜ＷＤ_７を書き込む（Ｓ１０１）。

具体的には、基準クロック信号ＣＬＫに同期して入力データｄ１が半導体記憶装置１３に入力する。そして、ラッチ２０、ラッチ_０〜７２１及びラッチ_０７０〜ラッチ_７７７は、それぞれ入力データｄ１に含まれるライト／リード制御信号ＷＥ、データＷＤ_０〜ＷＤ_７及びアドレス信号ＡＤを一時的に保持する。

チョッパー_Ａ６０は、入力する第１の遅延量制御信号ＤＳＬ_Ａに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第１の遅延量Ｔ_Ａを有するパルス信号Ｐ_Ａを生成する。そして、生成したパルス信号Ｐ_Ａを、領域Ａ_４に含まれるラッチ_０７０に出力する。ラッチ_０７０は、チョッパー_Ａ６０から入力するパルス信号Ｐ_Ａの立下りに同期して、一時的に保持しているアドレス信号ＡＤをＲＡＭ_０３０に出力する。ＲＡＭ_０３０に入力するアドレス信号ＡＤにより書き込みアドレスが指定され、ＲＡＭ_０３０の指定されたアドレスにデータＷ_０が書き込まれる。

同様に、チョッパー_Ｂ６１〜チョッパー_H６７は、それぞれ入力する第２の遅延量制御信号ＤＳＬ_Ｂ〜第８の遅延量制御信号ＤＳＬ_Ｈに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第２の遅延量Ｔ_Ｂ〜第８の遅延量Ｔ_Ｈを有するパルス信号Ｐ_Ｂ〜Ｐ_Ｈを生成する。そして、生成したパルス信号Ｐ_Ｂ〜Ｐ_Ｈを、領域Ｂ_４に含まれるラッチ_１７１〜領域Ｈ_４に含まれるラッチ_７７７に出力する。ラッチ_１７１〜ラッチ_７７７は、チョッパー_Ｂ６１〜チョッパー_Ｈ６７から入力するパルス信号Ｐ_Ｂ〜Ｐ_Ｈの立下りに同期して、各々が一時的に保持するアドレス信号ＡＤをＲＡＭ_１３１〜ＲＡＭ_７３７に出力する。ＲＡＭ_１３１〜ＲＡＭ_７３７に入力するアドレス信号ＡＤにより書き込みアドレスが指定され、ＲＡＭ_１３１〜ＲＡＭ_７３７の指定されたアドレスにデータＷ_１〜Ｗ_７が書き込まれる。

なお、アドレス信号ＡＤは、ＲＡＭ_０３０〜ＲＡＭ_７３７に共通の信号である。すなわち、ＲＡＭ_０３０〜ＲＡＭ_７３７に共通の信号であるアドレス信号ＡＤが異なるタイミングでＲＡＭ_０３０〜ＲＡＭ_７３７に入力し、ＲＡＭ_０３０〜ＲＡＭ_７３７に異なるタイミングでデータＷ_０〜Ｗ_７が書き込まれる。

次いで、第２の実施の形態と同様に、ステップＳ１０２〜Ｓ１０５の処理を行う。

図１４の『内部動作期間_ｎ』は、ＲＡＭ_０３０〜ＲＡＭ_７３７内部でデータの書き込み／読み出しを行う期間である。ＲＡＭ_０３０〜ＲＡＭ_７３７内部から読み出したデータＲＤ_０〜ＲＤ_７は、それぞれラッチ_０４０〜ラッチ_７４７に入力し、パルス信号Ｐ_２に同期してラッチ_０４０〜ラッチ_７４７から読み出される。これにより、データＲＤ_０〜ＲＤ_７の読み出しが完了する。図１４の例では、『内部動作期間_０〜内部動作期間_７』の開始は、ラッチ_０７０〜ラッチ_７７７の出力信号（アドレス信号ＡＤがＲＡＭ_０３０〜ＲＡＭ_７３７に供給された時点）により決定され、『内部動作期間_０〜内部動作期間_７』の終了は、基準クロック信号ＣＬＫの立ち下がりで決定される。

ここで、パルス信号Ｐ_ｎを遅延させる遅延量Ｔ_ｎの関係は、第８の遅延量Ｔ_Ｈ＞第７の遅延量Ｔ_Ｇ＞第６の遅延量Ｔ_Ｆ＞第５の遅延量Ｔ_Ｅ＞第４の遅延量Ｔ_Ｄ＞第３の遅延量Ｔ_Ｃ＞第２の遅延量Ｔ_Ｂ＞第１の遅延量Ｔ_Ａである。又、ＲＡＭ_０３０〜ＲＡＭ_７３７にデータＷＤ_０〜ＷＤ_７が書き込まれるタイミングは、ＲＡＭ_０３０〜ＲＡＭ_７３７にアドレス信号ＡＤが入力した後である。又、『内部動作期間_０〜内部動作期間_７』の終了時点は、図１４の例では同一のタイミングである。すなわち、ＲＡＭ_０３０〜ＲＡＭ_７３７の各々に対応するデータＷＤ_０〜ＷＤ_７が入力するタイミングは第１の遅延量Ｔ_Ａ〜第８の遅延量Ｔ_Ｈに対応した異なる値となるが、内部動作期間の終了するタイミングはＲＡＭ_０３０〜ＲＡＭ_７３７で同一である。従って、ＲＡＭ_０３０〜ＲＡＭ_７３７の内部動作期間_０〜内部動作期間_７（Ｔ_０〜Ｔ_７）は、それぞれ異なる値となる。内部動作期間_０〜内部動作期間_７（Ｔ_０〜Ｔ_７）は、第３の実施の形態における内部動作サイクルである。

このように、ＲＡＭ_０３０〜ＲＡＭ_７３７の内部動作サイクルＴ_０〜Ｔ_７は、それぞれ異なる値となる。すなわち、ＲＡＭ_０３０〜ＲＡＭ_７３７の内部動作サイクルＴ_０〜Ｔ_７は、内部動作サイクルＴ_７＜内部動作サイクルＴ_６＜内部動作サイクルＴ_５＜内部動作サイクルＴ_４＜内部動作サイクルＴ_３＜内部動作サイクルＴ_２＜内部動作サイクルＴ_１＜内部動作サイクルＴ_０となる。又、ＲＡＭ_０３０〜ＲＡＭ_７３７の内部動作周波数は、内部動作周波数１／Ｔ_７＞内部動作周波数１／Ｔ_６＞内部動作周波数１／Ｔ_５＞内部動作周波数１／Ｔ_４＞内部動作周波数１／Ｔ_３＞内部動作周波数１／Ｔ_２＞内部動作周波数１／Ｔ_１＞内部動作周波数１／Ｔ_０となる。

以上のように、第３の実施の形態では、記憶回路であるＲＡＭ、ＲＡＭから読み出したデータを一時的に保持する出力データ保持回路であるラッチ、及びＲＡＭに入力するアドレス信号を一時的に保持する入力アドレス保持回路であるラッチを含む８つの領域を有する半導体記憶装置の、各領域のＲＡＭに異なるタイミングでデータを書き込む。具体的には、入力アドレス保持回路である各ラッチに各ＲＡＭに入力するアドレス信号を一時的に保持する。そして、領域毎に互いに位相の異なるパルス信号を生成して入力アドレス保持回路である各ラッチに供給し、供給したパルス信号に同期して領域毎に異なるタイミングで各ラッチに一時的に保持しているアドレス信号を各ＲＡＭに入力する。各ＲＡＭに入力するアドレス信号により書き込みアドレスが指定され、各ＲＡＭの指定されたアドレスにデータが書き込まれる。このとき、アドレス信号を各ＲＡＭに領域毎に異なるタイミングで入力するため、アドレス信号の入力に引き続いて行われるデータの書き込みも領域毎に異なるタイミングとなる。又、各ＲＡＭにデータを書き込むことが可能な期間の終了するタイミングを同一とする。そして、各ＲＡＭに書き込んだデータを、各ＲＡＭから出力して出力データ保持回路である各ラッチに一時的に保持し、同一のタイミングで出力データ保持回路である各ラッチから読み出す。

すなわち、各ＲＡＭに領域毎に異なるタイミングでデータを書き込み、各ＲＡＭに対応する出力データ保持回路である各ラッチから領域によらず同一のタイミングでデータを読み出す。その結果、基準クロック信号ＣＬＫの周期が一定であっても、８つの領域に含まれる記憶回路を互いに異なる８つの内部動作周波数で動作させること可能となり、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なる８つの内部動作周波数に対応する試験データを取得することができる。従って、半導体記憶装置１３では、図６に例示する半導体記憶装置３００の１／８の時間で図１に例示する電圧対周波数特性の全試験データを取得することができる。すなわち、半導体記憶装置が複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を大幅に短縮することができる。

なお、第３の実施の形態において、第２の実施の形態と同様に、ｎビット（ｎは自然数）の記憶回路を含む半導体記憶装置は、最大で同一構造の記憶回路を含むｎ個の領域を有することができる。そして、半導体記憶装置の有するｎ個の領域を互いに異なるｎ個の内部動作周波数で動作させることにより、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なるｎ個の内部動作周波数に対応する試験データを取得することが可能となる。その結果、半導体記憶装置が記憶回路を含む複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を１／ｎに短縮することができる。

〈第４の実施の形態〉
第４の実施の形態は、８つの領域を有する半導体記憶装置において、ＲＡＭ_０３０〜ＲＡＭ_７３７の内部をリセットするリセット期間に着目し、ＲＡＭ_０３０〜ＲＡＭ_７３７のリセット期間を領域毎に変えることにより、各領域を互いに異なる内部動作周波数で動作させて電圧対周波数特性の試験をする例である。以下、第１の実施の形態の変形例と同一部分についてはその説明を省略し、第１の実施の形態の変形例と異なる部分を中心に説明をする。

図１５は、第４の実施の形態に係る半導体記憶装置の構造を例示する図である。図１５を参照するに、半導体記憶装置１４は、記憶回路であるＲＡＭ_０３０〜ＲＡＭ_７３７、ＲＡＭ_０３０〜ＲＡＭ_７３７から読み出したデータを一時的に保持する出力データ保持回路であるラッチ_０４０〜ラッチ_７４７を含む８つの領域Ａ_５〜Ｈ_５を有する。又、半導体記憶装置１４は、チョッパー５１を有する。チョッパー５１は基準クロック信号ＣＬＫのエッジに対して所定の遅延量を有するパルス信号Ｐ_２を生成する機能を有し、生成されたパルス信号Ｐ_２はラッチ_０４０〜ラッチ_７４７に出力される。又、半導体記憶装置１４は、第１の遅延量制御信号ＤＳＬ_Ａ〜第８の遅延量制御信号ＤＳＬ_Ｈが領域Ａ_５〜Ｈ_５に含まれるＲＡＭ_０３０〜ＲＡＭ_７３７に入力している。

又、半導体記憶装置１４において、ＲＡＭ_０３０〜ＲＡＭ_７３７の内部には、それぞれリセットパルス生成回路及びリセット回路が設けられている。図１６は、図１５に示すＲＡＭの内部に設けられたリセットパルス生成回路及びリセット回路を例示する図である。図１６を参照するに、リセットパルス生成回路８０は、パルス生成回路８０ａ〜８０ｈと、セレクタ回路８０ｉとを有する。

パルス生成回路８０ａ〜８０ｈは、互いにパルス幅の異なるリセットパルス信号を生成する。図１７に示すパルス幅Ｔ_０〜Ｔ_７のパルス信号は、互いにパルス幅の異なるリセットパルス信号の一例である。セレクタ回路８０ｉは入力する遅延量制御信号ＤＳＬ_Ｎ（ＮはＡ〜Ｈの何れか）に対応して内部スイッチを切り替え、パルス生成回路８０ａ〜８０ｈの出力のうちの１つを選択しリセット回路９０に出力する。リセット回路９０は、入力するリセットパルス信号が立ち上がっている期間ＲＡＭをリセットする。すなわち、リセット回路９０に入力するリセットパルス信号のパルス幅がＲＡＭのリセット期間となる。

このように、リセットパルス生成回路８０は、入力する第１の遅延量制御信号ＤＳＬ_Ａ〜第８の遅延量制御信号ＤＳＬ_Ｈの何れかに対応した領域毎にパルス幅の異なるリセットパルス信号をリセット回路９０に供給する機能を有する。つまり、第１の遅延量制御信号ＤＳＬ_Ａ〜第８の遅延量制御信号ＤＳＬ_Ｈに基づいて、ＲＡＭ_０３０〜ＲＡＭ_７３７の各々の互いに異なるリセット期間が決定される。半導体記憶装置１４のその他の部分については、半導体記憶装置１１と同一構造である。

なお、図１６に示すリセットパルス生成回路８０の回路構成は一例であり、図示した回路には限定されない。又、リセットパルス生成回路８０は必ずしもＲＡＭ_０３０〜ＲＡＭ_７３７の内部に設ける必要はなく、領域Ａ_５〜Ｈ_５に対して設けられていればよい。

ここで、図１５及び図１６に加え、図３に例示するフローチャート及び図１７に例示するタイミングチャートを用いて、半導体記憶装置１４の試験方法及び動作について説明する。図１７は、第４の実施の形態に係る半導体記憶装置のタイミングチャートの例である。図１７において、『内部動作期間』は、ＲＡＭ_０３０〜ＲＡＭ_７３７内部でデータの書き込み／読み出しを行う期間である。具体的には、内部動作期間に以下の動作が行われる。

ラッチ２０、ラッチ_０〜７２１及びラッチ２２に入力するパルス信号Ｐ_１に同期して、ラッチ２０からライト／リード制御信号ＷＥが、ラッチ_０〜７２１からデータＷＤ_０〜ＷＤ_７が、ラッチ２２からアドレス信号ＡＤがそれぞれＲＡＭ_０３０〜ＲＡＭ_７３７に出力される。そして、アドレス信号ＡＤによりＲＡＭ_０３０〜ＲＡＭ_７３７に書き込みアドレスが指定され、例えばライト／リード制御信号ＷＥの立ち上がっている期間に、データＷＤ_０〜ＷＤ_７がそれぞれＲＡＭ_０３０〜ＲＡＭ_７３７の指定されたアドレスに書き込まれる。

ＲＡＭ_０３０〜ＲＡＭ_７３７に書き込まれたデータＷＤ_０〜ＷＤ_７は、半導体記憶装置１４の外部からＲＡＭ_０３０〜ＲＡＭ_７３７に供給される読み出し指示信号（図示せず）に同期して、データＲＤ_０〜ＲＤ_７としてラッチ_０４０〜ラッチ_７４７で出力され一時的に保持される。ラッチ_０４０〜ラッチ_７４７で一時的に保持されているデータＲＤ_０〜ＲＤ_７は、入力するパルス信号Ｐ_２に同期してラッチ_０４０〜ラッチ_７４７から出力される。以上が内部動作期間に行われる動作である。

内部動作期間の終了後、ＲＡＭ_０３０〜ＲＡＭ_７３７はリセットされる。すなわち、図３のステップＳ１０１〜Ｓ１０３までの一連の動作が終了すると、ＲＡＭ_０３０〜ＲＡＭ_７３７はリセットされる。ＲＡＭ_０３０〜ＲＡＭ_７３７のリセット期間Ｔ_０〜Ｔ_７は、ＲＡＭ_０３０〜ＲＡＭ_７３７の内部をリセットする期間である。リセット期間Ｔ_０〜Ｔ_７は、『内部動作期間』の終了時から次の基準クロック信号ＣＬＫの立ち上がり前までに設定する。リセット期間が短いことは、半導体記憶装置が高速で動作している状態に相当する。

リセット期間Ｔ_０〜Ｔ_７は第１の遅延量制御信号ＤＳＬ_Ａ〜第８の遅延量制御信号ＤＳＬ_Ｈに基づいて設定される。図１７の例では、リセット期間Ｔ_７＜リセット期間Ｔ_６＜リセット期間Ｔ_５＜リセット期間Ｔ_４＜リセット期間Ｔ_３＜リセット期間Ｔ_２＜リセット期間Ｔ_１＜リセット期間Ｔ_０の関係になるように、第１の遅延量制御信号ＤＳＬ_Ａ〜第８の遅延量制御信号ＤＳＬ_Ｈが設定されている。リセット期間Ｔ_０〜Ｔ_７は第４の実施の形態における内部動作サイクルである。

このように、ＲＡＭ_０３０〜ＲＡＭ_７３７の内部動作サイクルＴ_０〜Ｔ_７は、それぞれ異なる値となる。すなわち、内部動作サイクルＴ_７＜内部動作サイクルＴ_６＜内部動作サイクルＴ_５＜内部動作サイクルＴ_４＜内部動作サイクルＴ_３＜内部動作サイクルＴ_２＜内部動作サイクルＴ_１＜内部動作サイクルＴ_０となる。又、ＲＡＭ_０３０〜ＲＡＭ_７３７の内部動作周波数は、内部動作周波数１／Ｔ_７＞内部動作周波数１／Ｔ_６＞内部動作周波数１／Ｔ_５＞内部動作周波数１／Ｔ_４＞内部動作周波数１／Ｔ_３＞内部動作周波数１／Ｔ_２＞内部動作周波数１／Ｔ_１＞内部動作周波数１／Ｔ_０となる。

つまり、各領域のリセット期間を第１の遅延量制御信号ＤＳＬ_Ａ〜第８の遅延量制御信号ＤＳＬ_Ｈの設定で変えられる構成にすると、例えばリセット期間は領域Ａ_５に比べて領域Ｂ_５の方が短くなる。これにより、ＲＡＭ内部のリセットに関してＲＡＭ_０３０の含まれる領域Ａ_５に比べてＲＡＭ_１３１の含まれる領域Ｂ_５の方を高速に試験した場合と同様の結果を得ることができる。

以上のように、第４の実施の形態では、記憶回路であるＲＡＭ、ＲＡＭから読み出したデータを一時的に保持する出力データ保持回路であるラッチを含む８つの領域を有する半導体記憶装置の、各領域のＲＡＭの内部をリセットするリセット期間に着目し、ＲＡＭのリセット期間を領域毎に変える。

具体的には、各ＲＡＭの内部にリセットパルス生成回路及びリセット回路を設け、各リセットパルス生成回路が、入力する遅延量制御信号に対応した領域毎に互いに異なるパルス幅のリセットパルス信号を生成し各リセット回路に供給する。そして、各リセット回路は、入力する互いに異なるパルス幅のリセットパルス信号が立ち上がっている期間各ＲＡＭをリセットする。ここで、リセットパルス信号の立ち上がっている期間（リセットパルス信号のパルス幅）がリセット期間である。

その結果、基準クロック信号ＣＬＫの周期が一定であっても、８つの領域に含まれる記憶回路を互いに異なる８つの内部動作周波数で動作させること可能となり、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なる８つの内部動作周波数に対応する試験データを取得することができる。従って、半導体記憶装置１４では、図６に例示する半導体記憶装置３００の１／８の時間で図１に例示する電圧対周波数特性の全試験データを取得することができる。すなわち、半導体記憶装置が複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を大幅に短縮することができる。

なお、第４の実施の形態において、第１の実施の形態の変形例と同様に、ｎビット（ｎは自然数）の記憶回路を含む半導体記憶装置は、最大で同一構造の記憶回路を含むｎ個の領域を有することができる。そして、半導体記憶装置の有するｎ個の領域を互いに異なるｎ個の内部動作周波数で動作させることにより、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なるｎ個の内部動作周波数に対応する試験データを取得することが可能となる。その結果、半導体記憶装置が記憶回路を含む複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を１／ｎに短縮することができる。

以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。

例えば、図８、図１１、図１３、図１５に示す半導体記憶装置において、全ての領域で内部動作周波数を異ならせる必要はなく、複数の領域の内部動作周波数は同一にしても構わない。一例を挙げると、図８の領域Ａ_２〜Ｄ_２の内部動作周波数を図２の領域Ａ_１の内部動作周波数と同一にし、図８の領域Ｅ_２〜Ｈ_２の内部動作周波数を図２の領域Ｂ_１の内部動作周波数と同一にすれば、図８の半導体記憶装置１１は図２の半導体記憶装置１０と同様に動作する。

又、第１の実施の形態〜第４の実施の形態で示した機能をシステム動作で使用することを考えると、領域毎にＲＡＭアクセスにバラツキがある場合、ＲＡＭへのデータの書き込み及び読み出しに余裕のない領域についてはマージンを削って性能優先の設定することで性能を確保することができる。ＲＡＭへのデータの書き込み及び読み出しに余裕のある領域についてはマージン優先の設定にすることで性能の範囲内でより多くのマージンを確保することができる。

一例として、図８に示す半導体記憶装置１１において、領域Ｄ_２からのデータの読み出しに余裕がない場合を考える。例えば、領域Ｄ_２に対する遅延量の設定がＴ_Ｄのときはデータの読み出しができなく、領域Ｄ_２に対する遅延量の設定がＴ_Ｃ（Ｔ_Ｃ＞Ｔ_Ｄ）のときはデータの読み出しができるとする。又、領域Ｄ_２以外の領域では、遅延量の設定がＴ_Ｄでデータの読み出しができるとする。このような場合には、領域Ｄ_２以外の領域に対する遅延量の設定をＴ_Ｄとし、領域Ｄ_２に対する遅延量の設定のみをＴ_Ｃ（Ｔ_Ｃ＞Ｔ_Ｄ）にすることにより、領域Ｄ_２を含む全領域からのデータの読み出しが可能となり、半導体記憶装置１１の性能を確保することができる。

以上の第１の実施の形態〜第４の実施の形態を含む実施の形態に関し、更に以下の付記を開示する。
（付記１）
記憶回路及び前記記憶回路から読み出したデータを一時的に保持する出力データ保持回路を含む複数の領域を有する半導体記憶装置の各記憶回路にデータを書き込む第１ステップと、
前記各記憶回路に書き込んだデータを、前記各記憶回路から出力して前記出力データ保持回路に一時的に保持する第２ステップと、
前記出力データ保持回路に一時的に保持しているデータを前記出力データ保持回路から読み出す第３ステップと、
前記領域毎に前記第１ステップで書き込んだデータと前記第３ステップで読み出したデータとを比較して、前記領域毎に前記記憶回路の動作の良否判定を行う第４ステップと、を有し、
前記第１ステップでデータを書き込むタイミング又は前記第３ステップでデータを読み出すタイミングを前記領域毎に変えることにより、各領域を互いに異なる内部動作周波数で動作させる半導体記憶装置の試験方法。
（付記２）
前記第３ステップよりも後に、前記各記憶回路をリセットする第５ステップを有し、
前記第１ステップでデータを書き込むタイミング及び前記第３ステップでデータを読み出すタイミングは前記各領域で同一とし、前記各記憶回路をリセットするリセット時間を前記領域毎に変えることにより、前記各領域を互いに異なる内部動作周波数で動作させる付記１記載の半導体記憶装置の試験方法。
（付記３）
前記各領域の内部動作周波数と、前記各領域の良否判定結果とに基づいて、前記半導体記憶装置の周波数特性を導出する第６ステップを更に有する付記１又は２記載の半導体記憶装置の試験方法。
（付記４）
前記半導体記憶装置に印加する電源電圧を可変し、前記電源電圧毎に前記周波数特性を導出する付記３記載の半導体記憶装置の試験方法。
（付記５）
前記半導体記憶装置は、前記各領域に対して設けられた出力データ用パルス生成回路を有し、
前記第１ステップでは、前記各領域の前記各記憶回路に同一のタイミングでデータを書き込み、
前記第３ステップでは、前記出力データ用パルス生成回路が前記領域毎に互いに位相の異なるパルス信号を生成して前記出力データ保持回路に供給し、前記パルス信号に同期して前記領域毎に異なるタイミングで前記出力データ保持回路に一時的に保持しているデータを読み出す付記１、３〜４の何れか一に記載の半導体記憶装置の試験方法。
（付記６）
前記半導体記憶装置は、前記各領域内に設けられた入力データ保持回路と、前記各領域に対して設けられた入力データ用パルス生成回路と、を有し、
前記第１ステップよりも前に、前記入力データ保持回路は、前記各記憶回路に書き込むデータを一時的に保持し、
前記第１ステップでは、前記入力データ用パルス生成回路が前記領域毎に互いに位相の異なるパルス信号を生成して前記入力データ保持回路に供給し、前記パルス信号に同期して前記領域毎に異なるタイミングで前記入力データ保持回路に一時的に保持しているデータを前記各記憶回路に出力して前記各記憶回路に書き込み、
前記第３ステップでは、前記出力データ保持回路に一時的に保持しているデータを同一のタイミングで前記出力データ保持回路から読み出す付記１、３〜４の何れか一に記載の半導体記憶装置の試験方法。
（付記７）
前記半導体記憶装置は、前記各領域内に設けられた入力アドレス保持回路と、
前記各領域に対して設けられた入力アドレス用パルス生成回路と、を有し、
前記第１ステップでは、前記入力アドレス用パルス生成回路が前記領域毎に互いに位相の異なるパルス信号を生成して前記入力アドレス保持回路に供給し、前記パルス信号に同期して前記領域毎に異なるタイミングで前記各記憶回路に前記アドレス信号を入力し、前記領域毎に異なるタイミングで前記各記憶回路の前記アドレス信号に指定されたアドレスにデータを書き込み、
前記第３ステップでは、前記出力データ保持回路に一時的に保持しているデータを同一のタイミングで前記出力データ保持回路から読み出す付記１、３〜４の何れか一に記載の半導体記憶装置の試験方法。
（付記８）
複数の領域と、
各領域に対して設けられた、互いに位相の異なるパルス信号を生成するパルス生成回路と、を有し、
前記各領域は、
記憶回路と、
前記記憶回路から読み出したデータを一時的に保持する出力データ保持回路、前記記憶回路に書き込むデータを一時的に保持する入力データ保持回路、前記記憶回路に入力するアドレス信号を一時的に保持する入力アドレス保持回路の少なくとも１つと、を含み、
前記パルス生成回路が、前記入力データ保持回路、前記入力アドレス保持回路、前記出力データ保持回路の何れか１つに前記互いに位相の異なるパルス信号を供給することにより、前記各領域が互いに異なる内部動作周波数で動作可能である半導体記憶装置。
（付記９）
記憶回路を含む複数の領域と、
各領域に対して設けられた、前記記憶回路をリセットするリセットパルス信号を生成するリセットパルス生成回路と、を有し、
前記リセットパルス生成回路が、領域毎に互いに異なるパルス幅を有する前記リセットパルス信号を生成して前記各領域の各記憶回路に供給し、前記各領域の各記憶回路を前記パルス幅に対応する期間リセットすることにより、前記各領域が互いに異なる内部動作周波数で動作可能である半導体記憶装置。

１０、１１、１２、１３、１４、３００ 半導体記憶装置
２０、２２ ラッチ
２１ ラッチ_０〜７
３０〜３７ ＲＡＭ_０〜ＲＡＭ_７
４０〜４７ ラッチ_０〜ラッチ_７
５０、５１ チョッパー
６０〜６７ チョッパー_Ａ〜チョッパー_Ｈ
７０〜７７ ラッチ_０〜ラッチ_７
８０ リセットパルス生成回路
８０ａ〜８０ｈ パルス生成回路
８０ｉ セレクタ回路
９０ リセット回路
Ａ_１、Ｂ_１、Ａ_２〜Ｈ_２、Ａ_３〜Ｈ_３、Ａ_４〜Ｈ_４、Ａ_５〜Ｈ_５ 領域
ＡＤ アドレス信号
ＣＬＫ 基準クロック信号
ＤＳＬ_Ａ〜ＤＳＬ_Ｈ 第１の遅延量制御信号〜第８の遅延量制御信号
Ｐ_１、Ｐ_２、Ｐ_Ａ〜Ｐ_Ｈ パルス信号
ＲＤ_０〜ＲＤ_７ データ（ビット０）〜データ（ビット７）
Ｔ_０〜Ｔ_７ 内部動作サイクル
Ｔ_Ａ〜Ｔ_Ｇ 第１の遅延量〜第８の遅延量
Ｔ_ｐ１ 所定の遅延量
ＷＤ_０〜ＷＤ_７ データ（ビット０）〜データ（ビット７）
ＷＥ ライト／リード制御信号
ｄ１、ｄ２ 入力データ
ｅ１、ｅ２ 出力データ

Claims (5)

1. 記憶回路及び前記記憶回路から読み出したデータを一時的に保持する出力データ保持回路を含む複数の領域を有する半導体記憶装置の各記憶回路にデータを書き込む第１ステップと、
   前記各記憶回路に書き込んだデータを、前記各記憶回路から出力して前記出力データ保持回路に一時的に保持する第２ステップと、
   前記出力データ保持回路に一時的に保持しているデータを前記出力データ保持回路から読み出す第３ステップと、
   前記領域毎に前記第１ステップで書き込んだデータと前記第３ステップで読み出したデータとを比較して、前記領域毎に前記記憶回路の動作の良否判定を行う第４ステップと、を有し、
   前記第１ステップでデータを書き込むタイミング又は前記第３ステップでデータを読み出すタイミングを前記領域毎に変えることにより、各領域を互いに異なる内部動作周波数で動作させる半導体記憶装置の試験方法。
2. 前記第３ステップよりも後に、前記各記憶回路をリセットする第５ステップを有し、
   前記第１ステップでデータを書き込むタイミング及び前記第３ステップでデータを読み出すタイミングは前記各領域で同一とし、前記各記憶回路をリセットするリセット時間を前記領域毎に変えることにより、前記各領域を互いに異なる内部動作周波数で動作させる請求項１記載の半導体記憶装置の試験方法。
3. 前記各領域の内部動作周波数と、前記各領域の良否判定結果とに基づいて、前記半導体記憶装置の周波数特性を導出する第６ステップを更に有する請求項１又は２記載の半導体記憶装置の試験方法。
4. 複数の領域と、
   各領域に対して設けられた、互いに位相の異なるパルス信号を生成するパルス生成回路と、を有し、
   前記各領域は、
   記憶回路と、
   前記記憶回路から読み出したデータを一時的に保持する出力データ保持回路、前記記憶回路に書き込むデータを一時的に保持する入力データ保持回路、前記記憶回路に入力するアドレス信号を一時的に保持する入力アドレス保持回路の少なくとも１つと、を含み、
   前記パルス生成回路が、前記入力データ保持回路、前記入力アドレス保持回路、前記出力データ保持回路の何れか１つに前記互いに位相の異なるパルス信号を供給することにより、前記各領域が互いに異なる内部動作周波数で動作可能である半導体記憶装置。
5. 記憶回路を含む複数の領域と、
   各領域に対して設けられた、前記記憶回路をリセットするリセットパルス信号を生成するリセットパルス生成回路と、を有し、
   前記リセットパルス生成回路が、領域毎に互いに異なるパルス幅を有する前記リセットパルス信号を生成して前記各領域の各記憶回路に供給し、前記各領域の各記憶回路を前記パルス幅に対応する期間リセットすることにより、前記各領域が互いに異なる内部動作周波数で動作可能である半導体記憶装置。

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