JPH103401A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】内蔵するテストＲＯＭを自走させて行うダイナ
ミックＢＴにおいて、テストＲＯＭの容量を大きくする
とリセット期間内に全て実行できないという問題を解決
する。 【解決手段】テスト端子７によってダイナミックＢＴモ
ードに設定されると、リセット発生回路４は、リセット
端子６から入力されるリセット信号１２によらず、テス
トＲＯＭ３に格納されたプログラムの実行が終了したこ
とを示すテストプログラム終了信号１０によりマイクロ
コンピュータをリセットする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータに関し、特にダイナミックＢＴ（バーンインテス
ト）にてスクリーニングを効果的に行えるようにしたマ
イクロコンピュータに関する。

【０００２】

【従来の技術】図５は、従来のマイクロコンピュータの
構成をブロック図にて示したものである。図５を参照す
ると、従来のマイクロコンピュータ３０は、テスト時に
のみ、読み出し可能とされるテストＲＯＭ（読み出し専
用メモリ）３と、マイクロコンピュータ３０をテストす
るための状態に設定にする信号９を出力するテストモー
ド設定ユニット２と、ＣＰＵ１と、外部端子として、ク
ロック端子５、リセット端子６、及びテスト端子７と、
を備えて構成され、ＣＰＵ１は、テスト時にテストＲＯ
Ｍ３に格納されたプログラムを実行することが可能とさ
れている。

【０００３】テスト端子７の入力される信号により、ダ
イナミックＢＴモードに設定されると、テストモード設
定ユニット２は、ＣＰＵ１とテストＲＯＭ３とに対し
て、ダイナミックＢＴモード信号９を出力する。マイク
ロコンピュータ３０は、このダイナミックＢＴモード信
号９により、ダイナミックＢＴモードに設定される。

【０００４】また、パルス信号を出力するリセットジェ
ネレータ１４がマイクロコンピュータ３０のリセット端
子６に接続され、リセットジェネレータ１４からリセッ
ト信号１２が入力されると、クロック端子５に接続され
たクロックジェネレータ１３の出力から入力されるクロ
ック信号８に同期して、ＣＰＵ１は、テストＲＯＭ３よ
り命令を読み込んで動作を開始する。

【０００５】そして、マイクロコンピュータ３０の動作
とは無関係にリセットジェネレータ１４は、設定された
周波数にて、次のパルス（リセットパルス）をマイクロ
コンピュータ３０のリセット端子６に供給する。

【０００６】リセットジェネレータ１４から出力される
パルスにより、マイクロコンピュータのリセット信号１
２が発生し、このリセット信号１２は、ＣＰＵ１、テス
トＲＯＭ３を初期化し、ＣＰＵ１はテストＲＯＭ３に格
納されているプログラムの最初から命令を読み込んで動
作する。

【０００７】一つのリセットと次のリセットの間の時間
は、リセットジェネレータ１４に設定されたパルス信号
の周波数で決定されるため、リセット〜リセット間の時
間を長くして、テストＲＯＭ３に格納された命令をＣＰ
Ｕ１がより数多く実行するために、リセットジェネレー
タ１４は、通常、その最低周波数に設定される。

【０００８】一方、ＣＰＵ１は、クロック信号８に同期
して命令を実行するため、リセット〜リセット間に入力
されるクロック数が多い程、ＣＰＵ１は多くの命令が実
行できる。このためクロックジェネレータ１３は、通
常、最高周波数に設定される。

【０００９】このように、従来のマイクロコンピュータ
３０において、ダイナミックＢＴモード時に実行できる
命令の数は、リセットジェネレータ１４の最低周波数
と、クロックジェネレータの最高周波数によって決定さ
れている。

【００１０】

【発明が解決しようとする課題】上記したように、従来
のマイクロコンピュータにおいては、ダイナミックＢＴ
モードに設定した後、ＢＴ（バーンインテスト）炉の外
部に備えられたパルスジェネレータをそれぞれクロック
ジェネレータ１３、リセットジェネレータ１４として用
い、テスト下のマイクロコンピュータ３０にリセット信
号及びクロック信号をそれぞれ供給して、テストＲＯＭ
３に格納されているプログラムを実行させることによ
り、スクリーニングを行っている。

【００１１】しかしながら、ダイナミックＢＴモード時
において、マイクロコンピュータで実行されるプログラ
ム命令は、一つのリセットパルスが入力されてから次の
リセットパルスが入力されるまでの期間しか実行されな
い。

【００１２】ところで、マイクロコンピュータの全機能
を動作させてＢＴ（バーンインテスト）を行おうとする
と、テストプログラムのサイズが増大し、テストＲＯＭ
３のメモリ容量が増大し、この結果、パルスジェネレー
タの最低周波数で決定されるリセット〜リセット間の間
隔と、パルスジェネレータの駆動能力の限界で決定され
る実行クロックでは、テストＲＯＭ３に格納されている
プログラムを全部実行することができなくなるという問
題点を有している。

【００１３】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、内蔵するテストＲＯＭ
を自走させて行うダイナミックＢＴにおいて、テストＲ
ＯＭのメモリ容量を大きくなった場合にも、スクリーニ
ングが有効に行なえるようにしたマイクロコンピュータ
を提供することにある。

【００１４】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係るマイクロコンピュータは、内蔵する機
能をテストする際のプログラムやデータを格納するテス
トＲＯＭと、テスト時にアクティブとなるテストモード
信号を生成するテストモード設定手段と、前記テストモ
ード信号がアクティブの際には、外部端子から供給され
るリセット信号によらずに、ＣＰＵが前記テストＲＯＭ
から読み出したプログラムの実行を終了した時に出力す
るプログラム終了信号に基づいて内部リセット信号を出
力する手段と、を備えたことを特徴とする。

【００１５】本発明においては、前記テスト信号がアク
ティブの時、前記マイクロコンピュータ内部に供給され
るクロックを逓倍する手段をさらに備えたことを特徴と
する。

【００１６】

【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は、本発明の第１の実
施の形態に係るマイクロコンピュータの構成をブロック
図にて示したものである。

【００１７】図１を参照すると、マイクロコンピュータ
２０は、テスト時のみ読み出し可能とされるテストＲＯ
Ｍ３と、マイクロコンピュータ２０をテストするための
設定にする信号を出力するテストモード設定ユニット２
と、マイクロコンピュータ２０の内部をリセットする内
部リセット信号１１を出力するリセット発生回路４と、
ＣＰＵ１と、外部端子として、クロック端子５、リセッ
ト端子６、テスト端子７と、を備えて構成され、ＣＰＵ
１はテストＲＯＭ３に格納されたプログラムを実行する
ことが可能とされている。

【００１８】テスト端子７に入力される信号により、ダ
イナミックＢＴモードに設定されると、テストモード設
定ユニット２は、ＣＰＵ１と、テストＲＯＭ３と、リセ
ット発生回路４に対して、ダイナミックＢＴモード信号
９を出力する。

【００１９】マイクロコンピュータ２０は、ダイナミッ
クＢＴモード信号９により、ダイナミックＢＴモードに
設定されると、リセット発生回路４が、内部リセット信
号１１を、ＣＰＵ１、及びテストＲＯＭ３に出力する。

【００２０】内部リセット信号１１が入力されると、ク
ロック端子５に接続されているクロックジェネレータ１
３から出力されるクロック信号８に同期して、ＣＰＵ１
はテストＲＯＭ３より命令を読み込んで動作を開始す
る。

【００２１】本発明の実施の形態におけるリセット発生
回路４について以下に説明する。図２は、リセット発生
回路４の回路構成の一例を示した図であり、図３は、リ
セット発生回路の動作を説明するためのタイミング図で
ある。

【００２２】図２を参照すると、リセット発生回路４
は、プログラム終了信号１０の反転信号を出力するイン
バータ２１の出力と、ダイナミックＢＴモード信号９と
を入力とする２入力ＮＡＮＤ回路２２と、２入力ＮＡＮ
Ｄ回路２２の出力（信号Ａという）を遅延させる遅延回
路２４と、遅延回路２４の遅延出力の反転信号（「信号
Ｂ」という）を出力するインバータ２５と、信号Ａと信
号Ｂを入力とする２入力ＯＲ回路２７と、リセット端子
６から入力されるリセット信号１２の反転信号を出力す
るインバータ２３と、ダイナミックＢＴモード信号９
と、インバータ２３の出力を入力する２入力ＯＲ回路２
６と、ＯＲ回路２６、２７の出力を入力とするＮＡＮＤ
回路２８と、を備えて構成され、ＮＡＮＤ回路２８の出
力から内部リセット信号１１を出力している。なお、遅
延回路２４は、例えば抵抗や容量を利用したアナログデ
ィレイからなる。

【００２３】ダイナミックＢＴモード信号９がロウレベ
ルの時、２入力ＮＡＮＤ回路２２は他の入力端の入力信
号レベルによらず、ハイレベルを出力し、２入力ＯＲ回
路２７は信号Ｂのレベルによらず、ハイレベルを出力す
る。

【００２４】２入力ＯＲ回路２６は、ダイナミックＢＴ
モード信号９がロウレベルであるため、リセット信号１
２のインバータ２３による反転信号をそのまま出力す
る。

【００２５】２入力ＮＡＮＤ回路２８の２つの入力端に
は、２入力ＯＲ回路２６、２７の出力が入力されてお
り、２入力ＯＲ回路２７の出力がハイレベルであるた
め、２入力ＮＡＮＤ回路２８は、２入力ＯＲ回路２６の
出力の反転を出力する。

【００２６】すなわち、２入力ＮＡＮＤ回路２８の出力
（内部リセット信号１１）は、リセット信号１２と同じ
論理レベルとなる。

【００２７】ダイナミックＢＴモード信号９がハイレベ
ルの時の動作を、図３のタイミング図を参照して以下に
説明する。

【００２８】ダイナミックＢＴモード信号９がロウレベ
ルからハイレベルに変化すると、２入力ＯＲ回路２６
は、インバータ２３の出力によらずハイレベルを出力す
る。

【００２９】最初は、プログラム終了信号１０がロウレ
ベルで、インバータ２１はハイレベルを出力しているた
め、２入力ＮＡＮＤ回路２２は、ダイナミックＢＴモー
ド信号９の反転信号（ロウレベル）を信号Ａとして出力
する。

【００３０】インバータ２５の出力である信号Ｂは、遅
延回路２４の遅延時間分、信号Ａよりも変化（ロウレベ
ルからハイレベルへの遷移）が遅れている。

【００３１】このため、遅延時間（ＤＥＬＡＹ）の間、
２入力ＯＲ回路２７の入力は、共にロウレベルになり、
２入力ＯＲ回路２７は、ロウレベル出力する。

【００３２】このため、２入力ＮＡＮＤ回路２８は、こ
の遅延時間の間、内部リセット信号１１としてハイレベ
ルを出力する。

【００３３】遅延回路２４の遅延時間後、インバータ２
５は信号Ａのハイレベルを反転させて出力するので、信
号Ｂはハイレベルとなる。

【００３４】信号Ｂがハイレベルになると、２入力ＯＲ
回路２７はハイレベルを出力し、これに伴い、２入力Ｎ
ＡＮＤ回路２８は内部リセット信号１１としてロウレベ
ルを出力する。

【００３５】テストＲＯＭ３に格納されたプログラムの
実行が終わると、ＣＰＵ１は、ある期間、プログラム終
了信号１０をハイレベルにセットする。

【００３６】その際、２入力ＮＡＮＤ回路２２は、一の
入力端に入力されるダイナミックＢＴモード信号９がハ
イレベルであるため、プログラム終了信号１０を入力と
するインバータ２１の出力信号を反転して出力する。

【００３７】プログラム終了信号１０がロウレベルから
ハイレベルになると、インバータ２１、２入力ＮＡＮＤ
回路２２と、２回レベルが反転されることになり、信号
Ａはプログラム終了信号１０と同じ論理のハイレベルと
なる。

【００３８】２入力ＯＲ回路２７の出力はハイレベルの
ままであり、２入力ＮＡＮＤ回路２８の出力はロウレベ
ルのまま変わらない。

【００３９】遅延回路２４で定める遅延時間後、インバ
ータ２５の出力である信号Ｂは、ハイレベルからロウレ
ベルに変化する。

【００４０】そして、プログラム終了信号１０がハイレ
ベルからロウレベルに変化すると、信号Ａはロウレベル
に変化する。

【００４１】これ以降は、ダイナミックＢＴ信号が最初
にロウレベルからハイレベルに変化した時と同様に、遅
延回路２４の遅延時間分だけ内部リセット信号１１が出
力され、テストＲＯＭ３に格納されたプログラムが実行
される。

【００４２】このように、本発明の実施の形態において
は、リセット端子６から入力されるリセットジェネレー
タ１４の周波数によらずに、テストＲＯＭ３に格納され
たプログラムを全て実行できる。

【００４３】本発明の第２の実施の形態を以下に説明す
る。図４は、本発明の第２の実施の形態の構成をブロッ
ク図にて示したものである。図４を参照すると、本発明
の第２の実施の形態は、マイクロコンピュータ２０は、
テスト時のみ読み出すことができるテストＲＯＭ３と、
マイクロコンピュータをテストするための設定にする信
号を出力するテストモード設定ユニット２と、テストＲ
ＯＭ３に格納されたプログラムを実行することが可能な
ＣＰＵ１と、クロック端子５から入力されるパルスを逓
倍し、マイクロコンピュータ２０内部のＣＰＵ１、テス
トモード設定ユニット２と、テストＲＯＭ３に内部クロ
ック信号１６として供給する逓倍回路１５と、外部端子
としてリセット端子６、テスト端子７を備えて構成され
ている。

【００４４】逓倍回路１５は、内部クロック信号１６と
して逓倍後の信号か、あるいはクロック信号８かを選択
するためのセレクタ機能を内蔵しているものとする。

【００４５】テスト端子７によりダイナミックＢＴモー
ドに設定されると、テストモード設定ユニット２は、Ｃ
ＰＵ１と、テストＲＯＭ３に対して、ダイナミックＢＴ
モード信号９を出力する。

【００４６】マイクロコンピュータ２０は、ダイナミッ
クＢＴモード信号９によりダイナミックＢＴモードに設
定される。

【００４７】クロック端子５に接続されたクロックジェ
ネレータ１３から入力されるクロック信号８は逓倍回路
１５によって逓倍されマイクロコンピュータ内部に内部
クロック信号１６として供給される。

【００４８】ＣＰＵ１はリセット端子６に接続されたリ
セットジェネレータ１４からリセット信号１２が入力さ
れると、内部クロック信号１６に同期してＣＰＵ１はテ
ストＲＯＭ３により命令を読み込んで動作を開始する。

【００４９】逓倍回路１５により、内部クロック信号１
６は、クロック信号と比べ、クロック数が増加されてい
るため、ＣＰＵ１で実行できる命令数もクロックジェネ
レータ１３の最高周波数によって決まる命令数よりも多
くすることができる。

【００５０】

【発明の効果】以上説明したように、本発明によれば、
ダイナミックＢＴモードであることを示す信号によって
内蔵するテストＲＯＭに格納されたプログラムを実行後
自動的にリセットすることができ、このため、テストＲ
ＯＭの内容（サイズ）が多くなっても、全てを実行する
ことができる。従って、本発明によれば、マイクロコン
ピュータがもつ全ての機能を動作させることが可能とな
り、従来のダイナミックＢＴよりもより効果的なスクリ
ーニングを行うことができるという効果を奏する。

【００５１】さらに、本発明によれば、実行クロックを
逓倍し、実行クロック数を増加させることにより、テス
トＲＯＭに格納されたプログラムも最後まで実行するこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るマイクロコン
ピュータのブロック図である。

【図２】本発明の第１の実施の形態におけるリセット発
生回路の構成を示す図である。

【図３】本発明の第１の実施の形態におけるリセット発
生回路のタイミング図である。

【図４】本発明の第２の実施の形態に係るマイクロコン
ピュータのブロック図である。

【図５】従来のダイナミックＢＴを行えるマイクロコン
ピュータのブロック図である。

【符号の説明】

１ ＣＰＵ ２ テストモード設定ユニット ３ テストＲＯＭ ４ リセット発生回路 ５ クロック端子 ６ リセット端子 ７ テスト端子 ８ クロック信号 ９ ダイナミックＢＴモード信号 １０ プログラム終了信号 １１ 内部リセット信号 １２ リセット信号 １３ クロックジェネレータ １４ リセットジェネレータ １５ 逓倍回路 １６ 内部クロック信号 ２１、２３、２５ インバータ素子 ２２、２８ ２入力ＮＡＮＤ回路素子 ２４ ディレイ素子 ２６、２７ ２ＯＲ素子

Claims (3)

【特許請求の範囲】
1. 【請求項１】内蔵する機能をテストする際のプログラム
   やデータを格納する記憶手段と、 前記記憶手段に格納されたプログラムを読み出して実行
   するＣＰＵと、 テストを行う時にアクティブとなるテスト信号を生成す
   るテスト信号生成手段と、 を備えたマイクロコンピュータにおいて、 前記テスト信号生成手段が出力するテスト信号がアクテ
   ィブの時、前記ＣＰＵが前記記憶手段に格納されている
   プログラムを読み出して実行し、 前記ＣＰＵがプログラムの実行を終了後に自動でリセッ
   トを行うリセット制御手段を備えたことを特徴とするマ
   イクロコンピュータ。
2. 【請求項２】内蔵する機能をテストする際のプログラム
   やデータを格納するテストＲＯＭと、 テスト時にアクティブとなるテストモード信号を生成す
   るテストモード設定手段と、 前記テストモード信号がアクティブの際には、外部端子
   から供給されるリセット信号によらずに、ＣＰＵが前記
   テストＲＯＭから読み出したプログラムの実行を終了し
   た時に出力するプログラム終了信号に基づいて内部リセ
   ット信号を出力する手段と、 を備えたことを特徴とするマイクロコンピュータ。
3. 【請求項３】前記テスト信号がアクティブの時、前記マ
   イクロコンピュータ内部に供給されるクロックを逓倍す
   る手段をさらに備えたことを特徴とする請求項１又は２
   記載のマイクロコンピュータ。