JPH0863450A - マイクロコンピュータのテスト回路 - Google Patents

Abstract

(57)【要約】 【目的】 動作速度を低下させることなくマイコンの機
能テストを行うことができるマイクロコンピュータのテ
スト回路を得る。 【構成】 マイクロコンピュータに内蔵されたテスト回
路は、テスト時に外部より印加された基準クロック信号
に応答して所定のタイミングで信号を発生するタイミン
グ信号発生回路７と、タイミング信号に応答してデータ
バス上に出現しているデータを格納するｎ段のＦＩＦＯ
レジスタ６とを備えている。テストしたい周辺装置、こ
の周辺装置のレジスタの内容がタイミング信号発生の際
にＦＩＦＯレジスタ６に随時取り込まれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は民生，家電，及び産業
用製品に用いるワンチップのマイクロコンピュータのテ
スト回路に関するものである。

【０００２】

【従来の技術】図１７は従来のワンチップのマイクロコ
ンピュータ（以下マイコンと略す）を示すブロック図で
あり、図において、１はアドレスバス、３はデータバ
ス、３０は中央処理装置（以下ＣＰＵと略す）、３１は
入出力ポート、３２はＲＯＭ、３３はＲＡＭ、３４はタ
イマ、３５はポートレジスタである。図１７に示すよう
に、マイコンは、ＲＯＭ３２，ＲＡＭ３３，タイマ３
４，ポートレジスタ３５等のＣＰＵ３０の周辺装置を備
えており、これらはアドレスバス１及びデータバス３を
介して互いに接続されていると共に、これらのバスを介
してＣＰＵ３０と接続されている。マイコンは、通常、
マイコンの外部に設けられた装置との間でデータ等を伝
送する場合、入出力ポート３１を介してデータ等を送信
又は受信するように構成されており、アドレスバス１，
データバス３を介してのデータのやりとりはマイコン内
部で閉じている。

【０００３】かかる構成を有しているマイコンの機能、
即ちマイコンに内蔵されている周辺装置の機能をテスト
するために、従来のマイコンは、図１８又は図１９に示
す回路構成を有している。図１８及び図１９において、
２はアドレスバス１を外部のテストのための制御装置、
例えばロジックテスタ又は専用テストボードに接続する
ための端子、４はデータバス３を同様に制御装置に接続
するための端子である。これらの端子２及び４は、アド
レスバス１及びデータバス３を介してマイコン外部から
マイコン内蔵のＲＯＭ３２，ＲＡＭ３３，タイマ３４及
びポートレジスタ３５等の周辺装置を間接的に又は直接
的に制御するために用いられ、制御信号（リード（Ｒｅ
ａｄ）信号，ライト（Ｗｒｉｔｅ）信号）がマイコン外
部から直接印加できるようにする。

【０００４】次に動作について説明する。まず、図１８
に示す回路構成を有するマイコンのテスト処理について
説明する。図１８はＣＰＵ３０の動作を外部から制御す
るタイプのテスト回路構成を有する従来のマイコンであ
る。マイコンのロジックテストを行う場合、ＲＯＭ３２
がＣＰＵ３０と切り離されるとともに、端子２及び４を
介してアドレスバス１及びデータバス３上に外部の制御
装置によりアドレス及びデータがそれぞれ与えられ、マ
イコンのＣＰＵ３０が直接外部から制御されて、端子４
を介してＣＰＵで処理されたデータ、又は、ＲＡＭ３
３，タイマ３４及びポートレジスタ３５等の周辺装置の
レジスタのデータが随時読み取られテストが実行され
る。一方、図１９に示す周辺装置の動作を直接制御する
タイプのテスト回路構成を有する従来のマイコンにおい
て、マイコンのロジックテストを行う場合、ＣＰＵ３０
がアドレスバス１及びデータバス３から切り離されると
共に、端子２を介して外部の制御装置によりアドレスが
アドレスバス１に与えられ、このアドレスによって指定
されたＲＡＭ３３，タイマ３４及びポートレジスタ３５
等の周辺装置のレジスタの内容がデータバス３及び端子
４を介して外部の制御装置によって読み取られテストさ
れる。

【０００５】

【発明が解決しようとする課題】従来のマイコンのテス
ト回路は以上のように構成されているので、ロジックテ
スタと専用テストボード等の制御装置を用いてマイコン
のロジックテストを行う場合、外部に設けられた制御装
置から印加されるアドレス信号，制御信号等の信号が、
ロジックテスタ，専用テストボード等による配線のイン
ダクタンス及び容量等の影響を受けてしまい、伝送でき
る信号の周波数が制限されてしまうという問題点があっ
た。その結果、従来のテスト回路では、テスト中のマイ
コンの動作速度は制限されてしまい、マイコンが実際に
動作できる速度ではテストを行えないなどの問題点があ
った。

【０００６】請求項１の発明は上記のような問題点を解
消するためになされたもので、マイコンの動作速度を低
下させることなくマイコンの機能テストを行うことがで
きるマイクロコンピュータのテスト回路を得ることを目
的とする。

【０００７】請求項２の発明は、簡易な構成を有するＦ
ＩＦＯレジスタを用いた、マイコンの動作速度を低下さ
せることなくマイコンの機能テストを行うことができる
マイクロコンピュータのテスト回路を得ることを目的と
する。

【０００８】請求項３の発明は、さらに保持できるデー
タ量が豊富でコストの低いマイクロコンピュータのテス
ト回路を得ることを目的とする。

【０００９】請求項４の発明は、さらにテストに要する
時間を短縮できるマイクロコンピュータのテスト回路を
得ることを目的とする。

【００１０】請求項５の発明は、さらにマイクロコンピ
ュータの複数の機能のテストを高速で実行できるマイク
ロコンピュータのテスト回路を得ることを目的とする。

【００１１】請求項６の発明は、マイコンの動作速度を
低下させることなくマイコンの機能テストを行うことが
できる上に、複雑な構成を有する周辺装置の機能をテス
トできるマイクロコンピュータのテスト回路を得ること
を目的とする。

【００１２】請求項７の発明は、マイコンの動作速度を
低下させることなくマイコンの機能テストを行うことが
できる上に、テストに要する時間を短縮できるマイクロ
コンピュータのテスト回路を得ることを目的とする。

【００１３】請求項８の発明は、簡易な構成を有するＦ
ＩＦＯレジスタを用いた、マイコンの動作速度を低下さ
せることなくマイコンの機能テストを行うことができ、
テストに要する時間を短縮できるマイクロコンピュータ
のテスト回路を得ることを目的とする。

【００１４】

【課題を解決するための手段】請求項１の発明に係るマ
イクロコンピュータのテスト回路は、マイクロコンピュ
ータのテスト時に、外部より印加された基準クロック信
号に応答して所定のタイミングで信号を発生する信号発
生手段と、マイクロコンピュータのデータバス上に出現
しているデータを信号発生手段により発生された信号に
応答して格納すべく構成され、且つ、マイクロコンピュ
ータの外部より格納データが読み取られるように構成さ
れたデータ格納手段とを備えたものである。

【００１５】請求項２の発明に係るマイクロコンピュー
タのテスト回路は、データ格納手段として、複数のデー
タを格納可能な複数段のＦＩＦＯレジスタを含んだもの
である。

【００１６】請求項３の発明に係るマイクロコンピュー
タのテスト回路は、データ格納手段として、マイクロコ
ンピュータの内部ＲＡＭを含んだものである。

【００１７】請求項４の発明に係るマイクロコンピュー
タのテスト回路のデータ格納手段として、マイクロコン
ピュータのデータバスを介さずに外部から直接データを
読み取るための出力端子を少なくとも有するデュアルポ
ートＲＡＭを含んだものである。

【００１８】請求項５の発明に係るマイクロコンピュー
タのテスト回路は、テスト時に基準クロック信号に応答
して、マイクロコンピュータに内蔵された複数の周辺装
置のアドレスを順次指定するアドレス指定手段をさらに
備えたものである。

【００１９】請求項６の発明に係るマイクロコンピュー
タのテスト回路は、信号発生手段により発生された信号
に応答して、マイクロコンピュータ内蔵の所定の周辺装
置の複数の動作チェックポイントにおける動作状態を示
すデータを一時的に格納すべく構成され、且つ、テスト
時に外部より予めアドレス指定された一時データ格納手
段をさらに備えたものである。

【００２０】請求項７の発明に係るマイクロコンピュー
タのテスト回路は、マイクロコンピュータのテスト時に
外部より印加された基準クロック信号に応答して所定の
タイミングで信号を発生する信号発生手段と、テスト時
にマイクロコンピュータの内部データバス上に出現する
ことが期待されるデータを予め格納するデータ格納手段
と、信号発生手段により発生された信号に応答して、マ
イクロコンピュータのデータバス上に出現しているデー
タとデータ格納手段に格納された対応するデータとを比
較して比較結果を外部に出力する比較手段とを備えたも
のである。

【００２１】請求項８の発明に係るマイクロコンピュー
タのテスト回路はデータ格納手段として、複数のデータ
を格納可能な複数段のＦＩＦＯレジスタを含んだもので
ある。

【００２２】

【作用】請求項１の発明におけるマイクロコンピュータ
のテスト回路の信号発生手段は、マイクロコンピュータ
のテスト時に、マイクロコンピュータの外部より印加さ
れた基準クロック信号に応答して所定のタイミングで信
号を発生する。そして、データ格納手段は、信号発生手
段により発生された信号に応答してマイクロコンピュー
タのデータバス上に出現しているデータを格納する。デ
ータバス上に出現しているデータは、具体的には、テス
ト開始時に予め外部から印加されたアドレス信号で指定
された周辺装置のレジスタの内容である。テスト終了後
又はテスト中に、データ格納手段に格納されたデータは
マイクロコンピュータの外部より読み取られ、マイクロ
コンピュータの周辺装置の動作が正常であったか否かが
判定される。これにより、マイクロコンピュータの動作
速度を低下させることなくマイクロコンピュータの機能
テストを行うことができる。

【００２３】請求項２の発明におけるマイクロコンピュ
ータのテスト回路では、複数段のＦＩＦＯレジスタによ
ってデータバス上に出現したデータが継続的に複数格納
される。これにより、より簡易な構成を有するＦＩＦＯ
レジスタを用いて、マイクロコンピュータの動作速度を
低下させることなくマイクロコンピュータの機能テスト
を行うことができる。

【００２４】請求項３の発明におけるマイクロコンピュ
ータのテスト回路では、内部ＲＡＭによってデータバス
上に出現したデータが継続的に複数格納され得る。ま
た、内部ＲＡＭはＦＩＦＯレジスタと比較して、マイク
ロコンピュータのチップ面積を増大させることなく多く
のデータを保持できる。

【００２５】請求項４の発明におけるマイクロコンピュ
ータのテスト回路では、デュアルポートＲＡＭにデータ
を格納すると同時に、外部に接続された出力端子を介し
てマイクロコンピュータのデータバスを介さずにマイク
ロコンピュータの外部から直接デュアルポートＲＡＭの
データが読み取られる。これにより、テスト中にテスト
結果を得ることができ、テストに要する時間を短縮でき
る。

【００２６】請求項５の発明におけるマイクロコンピュ
ータのテスト回路のアドレス指定手段は、テスト時に基
準クロック信号に応答して、マイクロコンピュータに内
蔵された複数の周辺装置のアドレスを順次指定する。こ
れにより、複数の周辺装置のレジスタの内容がデータバ
ス上に順次出現し、これらがデータ格納手段に格納され
る。従って、マイクロコンピュータの複数の機能テスト
を高速で実行できる。

【００２７】請求項６の発明におけるマイクロコンピュ
ータのテスト回路の一時データ格納手段は、信号発生手
段により発生された信号に応答して、マイクロコンピュ
ータ内蔵の所定の周辺装置の複数の動作チェックポイン
トにおける動作状態を示すデータを一時的に格納する。
この一時データ格納手段は、テスト時にマイクロコンピ
ュータの外部より予めアドレス指定されており、一時デ
ータ格納手段に格納されたデータはデータバス上に出現
し、信号発生手段により信号が発生されるたびにデータ
バス上のデータがデータ格納手段に格納されることとな
る。従って、マイクロコンピュータの動作速度を低下さ
せることなくマイクロコンピュータの機能テストを行う
ことができる上に、複雑な構成を有する周辺装置の機能
を各動作チェックポイントでテストできる。

【００２８】請求項７の発明におけるマイクロコンピュ
ータのテスト回路の信号発生手段は、マイクロコンピュ
ータのテスト時に、マイクロコンピュータの外部より印
加された基準クロック信号に応答して所定のタイミング
で信号を発生する。データ格納手段は、テスト時にマイ
クロコンピュータの内部データバス上に出現することが
期待されるデータを予め格納している。データは、具体
的には、信号発生手段によって信号が発生した時点で生
成されると期待される、テスト対象である周辺装置のレ
ジスタの内容である。比較手段は、信号発生手段により
発生された信号に応答して、マイクロコンピュータのデ
ータバス上に出現しているデータとデータ格納手段に格
納された対応するデータとを比較して比較結果を外部に
出力する。従って、テスト途中でテスト結果を出力でき
るので、マイクロコンピュータの動作速度を低下させる
ことなくマイクロコンピュータの機能テストを行うこと
ができる上に、テストに要する時間を短縮できる。

【００２９】請求項８の発明におけるマイクロコンピュ
ータのテスト回路では、ＦＩＦＯレジスタがテスト時に
マイクロコンピュータの内部データバス上に出現するこ
とが期待されるデータを予め格納している。従って、簡
易な構成を有するＦＩＦＯレジスタを用いて、マイクロ
コンピュータの動作速度を低下させることなくマイクロ
コンピュータの機能テストを行うことができ、テストに
要する時間を短縮できる。

【００３０】

【実施例】

実施例１．図１はこの発明の第１の実施例によるマイク
ロコンピュータのテスト回路の構成を示すブロック図で
あり、図において、１はマイクロコンピュータのアドレ
スバス、２はアドレスバスをマイクロコンピュータの外
部に接続するための端子、３はマイクロコンピュータの
データバス、４はデータバス３をマイクロコンピュータ
の外部に接続するための端子、５はテストされるマイク
ロコンピュータ内蔵の機能であり、この実施例では基準
クロックを２分周するカウンタ、また、６はデータバス
３の内容を保持するｎ段のＦＩＦＯ（先入れー先出し）
レジスタ（データ格納手段）、７はＦＩＦＯレジスタ６
がデータを保持するためのタイミング信号を発生するタ
イミング信号発生回路（信号発生手段）、８はデータバ
ス３と端子４とを切り離すためのデータバス分離回路で
ある。

【００３１】この実施例によるテスト回路はマイクロコ
ンピュータに内蔵されており、マイクロコンピュータの
ＣＰＵの周辺装置の動作を外部に設けられた制御装置
（図示せず）から直接に制御できるように構成されてい
る。このために、図１に示すように、カウンタ５，ＦＩ
ＦＯレジスタ６及びタイミング信号発生回路７は、端子
２を介してアドレスが付与されるようにアドレスバス１
に接続されており、また、データバス３を介して端子４
に接続されている。

【００３２】図２はこの実施例によるテスト回路を含む
マイクロコンピュータの主な入出力信号を示す図であ
る。マイクロコンピュータは、一般的に、反転ＲＥＳＥ
Ｔ信号のための端子が”Ｌｏｗ”論理レベルから”Ｈｉ
ｇｈ”論理レベルに切り換えられると動作を開始するよ
うに構成されている。また、マイクロコンピュータは複
数の動作モードを有しており、ＭＯＤＥ０及びＭＯＤＥ
１端子に入力される信号に応じて、その動作モードは切
り換わる。例えば、両端子に共に”Ｌ”論理レベルの信
号が入力されると、マイクロコンピュータはシングルチ
ップの通常の動作を行う。これ以外の論理レベルの信号
が入力されると、マイクロコンピュータはテストモード
に移行するように構成されている。例えば、ＭＯＤＥ０
＝”Ｈ”，ＭＯＤＥ１＝”Ｌ”の場合は、マイクロコン
ピュータのＣＰＵの動作を直接外部から制御するテスト
モードであり、ＭＯＤＥ０＝”Ｈ”，ＭＯＤＥ１＝”
Ｈ”の場合は、マイクロコンピュータの周辺機能の動作
を直接外部から制御するテストモードであり、ＭＯＤＥ
０＝”Ｌ”，ＭＯＤＥ１＝”Ｈ”の場合は、高速でマイ
クロコンピュータをテスト動作させる高速テストモード
である。以上の動作モードを切り換える信号は、テスト
時外部に設けられた前記制御装置によって印加される。
尚、テストモードにおけるマイクロコンピュータの動作
速度はマイクロコンピュータが実制御動作を行うときの
速度よりも遅く、高速テストモードにおけるマイクロコ
ンピュータの動作速度は実制御動作を行うときの速度と
同じである。

【００３３】図２に示すように、マイクロコンピュータ
は、データバス，アドレスバス以外に、公知のようにマ
イクロコンピュータの動作の基準となる基準クロック信
号，レジスタの内容を読み出すための反転Ｒｅａｄ信
号，レジスタへデータを書き込むための反転Ｗｒｉｔｅ
信号を受信すべく構成されている。さらに、マイクロコ
ンピュータはＦＩＦＯレジスタオーバフロー信号を外部
に送信するように構成されている。この信号はＦＩＦＯ
レジスタに格納されたデータが満杯になったことを示す
ものであり、その詳細については後記する。尚、図２は
８ビットマイクロコンピュータを一例として示している
が、この発明はこれに限定されるものではないことは言
うまでもない。

【００３４】図３はこの実施例によるＦＩＦＯレジスタ
６及びタイミング信号発生回路７の構成を示すブロック
図であり、図において、６０はＦＩＦＯレジスタ６のレ
ジスタ部、６１はｎ段のＦＩＦＯレジスタがｎ回データ
を保持（ラッチ）した際にこのことを知らせるオーバフ
ロー信号を発生するカウンタ、６２はタイミング信号発
生回路７から発生されるレジスタ部６０がデータを保持
すべくタイミングを規定するためのタイミング信号が伝
送される信号線である。レジスタ部６０は、データバス
３の内容をタイミング信号発生回路７によって発生され
るタイミング信号に応答して１段目のレジスタに取り込
むと同時に、１段目のデータを２段目に、２段目のデー
タを３段目にという具合に順番にシフトするように構成
されている。そして、レジスタ部６０がｎ段分のデータ
を取り込むと、カウンタ６１はＦＩＦＯレジスタオーバ
フロー信号を生成する。また、タイミング信号発生回路
７はレジスタ（図示せず）を含んでおり、このレジスタ
には、後で詳細に述べるようにテスト時にデータ保持の
タイミングを規定するある設定値が記憶されている。

【００３５】次に動作について説明する。この実施例に
よるテスト回路は、上記のように、基準クロックを２分
周するカウンタ５をテストするように構成されている。
テストは２つのテストモード、通常テストモードと高速
テストモードとを切り換えて実行される。以下動作につ
いて図４に示すこの実施例によるマイクロコンピュータ
のテスト回路の動作を示すフローチャートを参照しなが
ら説明する。

【００３６】まず、この実施例によるテスト回路を含む
マイクロコンピュータの反転ＲＥＳＥＴ信号端子が”
Ｌ”論理レベルから”Ｈ”論理レベルに切り換わると共
に、モード選択のための２つのＭＯＤＥ０及びＭＯＤＥ
１端子の両方が”Ｈ”論理レベルに設定されると、マイ
クロコンピュータは周辺装置を外部からテストする通常
テストモードで動作を開始する（ステップＳＴ１）。こ
の際、マイクロコンピュータ内部では、ＣＰＵがデータ
バス及びアドレスバスとから切り離され、マイクロコン
ピュータのタイマ等の周辺装置（この実施例ではカウン
タ５）を外部から直接制御できるように設定される。次
に、上記したようにタイマと同等の機能を有するタイミ
ング信号発生回路７のレジスタに設定値ｘをマイクロコ
ンピュータの外部から書き込み、テストするカウンタ５
のアドレスを外部よりマイクロコンピュータに与え、反
転Ｒｅａｄ信号をマイクロコンピュータに印加してカウ
ンタ５を読み出し可能状態にする（ステップＳＴ２）。
タイミング信号発生回路７の設定値ｘは、外部より入力
する基準クロック信号のｘ（ｘは整数）クロック目、即
ちテスト開始からの所望するテストのタイミングを意味
しており、この設定によりｘクロック目におけるカウン
タ５のレジスタの内容がデータバス経由でＦＩＦＯレジ
スタ６に取り込まれることになる。即ち、タイミング信
号発生回路７は、基準クロック信号をカウントして、カ
ウント開始から所定のタイミング（カウント開始よりｘ
クロック目）でタイミング信号をＦＩＦＯレジスタ６に
与え、カウントをリセットしてその後タイミング信号発
生をｘクロック目に繰り返すように設定される。

【００３７】次に、モード選択のためのＭＯＤＥ０端子
が”Ｌ”論理レベルに切り換えられ、これによりデータ
バス分離回路８が動作してデータバス３が端子４と切り
離され、高速テストモードに切り換わる（ステップＳＴ
３）。高速テストモードではマイクロコンピュータは通
常テストモードのときよりも高速で動作し、ステップＳ
Ｔ２において既に読み出し可能状態となっているカウン
タ５の内容がデータバス３を介して、同様にステップＳ
Ｔ２で設定された所定のテストのタイミング（基準クロ
ックを数えてｘパルス目）でＦＩＦＯレジスタ６に保持
され、ｎ段のＦＩＦＯレジスタ６がｎ回分のデータを保
持するまでデータ収集が継続される（ステップＳＴ
４）。図３に示したように、ＦＩＦＯレジスタ６はｎ回
データを保持すると、データ収集の完了を示すＦＩＦＯ
レジスタオーバーフロー信号を発生する。このＦＩＦＯ
レジスタオーバーフロー信号がマイクロコンピュータの
外部に送信されると、外部に設けられた制御装置は、マ
イクロコンピュータの高速テストモードを通常テストモ
ードに切り換える。これにより、マイクロコンピュータ
内のデータバス分離回路８がオフして、データバス３と
端子４が再び接続される（ステップＳＴ５）。最後に、
制御装置は、ＦＩＦＯレジスタ６の内容を読み出し、カ
ウンタ５の動作が正常であるか否かをテストする（ステ
ップＳＴ６）。

【００３８】図５は以上示したこの実施例によるマイク
ロコンピュータのテスト回路の動作における信号の一例
を示すタイミング図である。図５に示す例では、基準ク
ロックの１パルスが印加された後、反転Ｒｅａｄ信号端
子が”Ｌ”論理レベルに設定されて、カウンタ５が読み
出し可能状態となり、この時のカウンタ５のデータがデ
ータバス上に存在するようになる。また、タイミング信
号は２パルス目にデータを取り込むようにタイミング信
号発生回路７から生成されており、従って、データバス
の内容は、マイクロコンピュータが実際に動作できる速
度で基準クロックの１パルスおきにＦＩＦＯレジスタ６
に取り込まれることとなる。これにより、テスト環境に
影響されずに高速動作で周辺装置の機能テストを実行で
きる。

【００３９】尚、好ましくは、テスト回路のタイミング
信号発生回路７は、テストのタイミングを規定する複数
の設定値ｘ₁ ，ｘ₂ ，…ｘ_m を記憶し得るＦＩＦＯレジ
スタを備えていてもよい。この場合、任意の複数の保持
タイミングを設定することができる。

【００４０】実施例２．図６はこの発明の第２の実施例
によるマイクロコンピュータのテスト回路の構成を示す
ブロック図であり、図において、図１と同一の参照符号
は同図と同一の構成要素を示しており、９はアドレス発
生のためのアドレス用ＦＩＦＯレジスタ（アドレス指定
手段）、１０はアドレス切り換えのためのアドレス用タ
イミング信号発生回路（アドレス指定手段）、１１はア
ドレスバス分離回路である。

【００４１】この実施例によるテスト回路は、テストす
るマイクロコンピュータの周辺装置のレジスタ等のアド
レスをマイクロコンピュータ内部で発生するように構成
されている。上記実施例１によるテスト回路は、テスト
したい周辺装置のレジスタのアドレスをマイクロコンピ
ュータの外部から入力するように構成されており、複数
のレジスタの内容を高速テストモードでＦＩＦＯレジス
タ６に保持するには、アドレスの指定を高速で切り換え
なければならない。しかしながら、実施例１の構成で
は、外部から直接アドレスを切り換えることは配線のイ
ンダクタンス及び容量等の影響から動作速度におのずと
制限が生じ高速処理は難しい。この問題を解決するため
に、この実施例によるテスト回路は、読み出したい周辺
装置のレジスタのアドレスを格納するためのアドレス用
ＦＩＦＯレジスタ９を備えており、テスト開始前に複数
のレジスタのアドレスがこのアドレス用ＦＩＦＯレジス
タ９に書き込まれるように構成されている。

【００４２】次に動作について説明する。以下、１つの
２ビットカウンタＡ（図示せず）とカウンタＡに関連し
て動作するレジスタＢ（図示せず）との機能テストを例
に説明する。カウンタＡは２ビットカウンタであり、ス
タートビット（レジスタＢのビット０）に１を書き込む
とダウンカウントをスタートし、オーバーフローすると
レジスタＢのビット１が０から１になるとともにカウン
トは停止し、レジスタＢのビット０は１から０になるよ
うに構成されている。従って、テスト項目は、カウンタ
Ａのカウント値とオーバーフロー時のレジスタＢのビッ
ト０及びビット１の値である。以下動作について図７に
示すこの実施例によるテスト回路の動作を示すフローチ
ャートを参照しながら説明する。

【００４３】まず、この実施例によるテスト回路を含む
マイクロコンピュータの反転ＲＥＳＥＴ信号端子が”
Ｌ”論理レベルから”Ｈ”論理レベルに切り換わると共
に、モード選択のための２つのＭＯＤＥ０及びＭＯＤＥ
１端子の両方が”Ｈ”論理レベルに設定されると、マイ
クロコンピュータは周辺装置を外部からテストする通常
テストモードで動作を開始する（ステップＳＴ１１）。
この際、マイクロコンピュータ内部では、ＣＰＵがデー
タバス及びアドレスバスとから切り離され、マイクロコ
ンピュータのタイマ等の周辺装置（この実施例ではカウ
ンタＡ及びレジスタＢ）を外部から直接制御できるよう
に設定される。次に、上記したようにタイマと同等の機
能を有するタイミング信号発生回路７のレジスタに設定
値ｘをマイクロコンピュータの外部から書き込み、テス
トするカウンタ５のアドレスを外部よりマイクロコンピ
ュータに与え、反転Ｒｅａｄ信号をマイクロコンピュー
タに印加してカウンタ５を読み出し可能状態にするとと
もに、カウンタＡ及びレジスタＢのアドレスをアドレス
用ＦＩＦＯレジスタ９に書き込み、アドレス用タイミン
グ信号発生回路１０のレジスタにアドレス切り換えタイ
ミングの設定値ｙを書き込む（ステップＳＴ１２）。

【００４４】アドレス用タイミング信号発生回路１０の
設定値ｙは、ＦＩＦＯレジスタ６の保持タイミングと同
様に、外部より入力する基準クロック信号のｙ（ｙは整
数）クロック目、即ちテスト開始からの所望するアドレ
ス切換のタイミングを意味しており、この設定によりｙ
クロック目において機能レジスタのアドレス指定が切り
替わり、これに応じて対応する機能レジスタのデータが
データバス経由でＦＩＦＯレジスタ６に取り込まれるこ
とになる。即ち、アドレス用タイミング信号発生回路１
０は、基準クロック信号をカウントして、カウント開始
から所定のタイミング（カウント開始よりｙクロック
目）でタイミング信号をアドレス用ＦＩＦＯレジスタ９
に与え、カウントをリセットしてその後アドレス切換の
タイミング信号発生をｙクロック目に繰り返すように設
定される。また、上記したように、タイミング信号発生
回路７は、基準クロック信号をカウントして、カウント
開始から所定のタイミング（カウント開始よりｘクロッ
ク目）でタイミング信号をＦＩＦＯレジスタ６に与え、
カウントをリセットしてその後データ取り込みのための
タイミング信号発生をｘクロック目に繰り返すように設
定される。従って、通常、設定値ｘと設定値ｙとは等し
い。

【００４５】次に、モード選択のためのＭＯＤＥ０端子
が”Ｌ”論理レベルに切り換えられ、これによりデータ
バス分離回路８が動作してデータバス３と端子４とが切
り離され、さらに、アドレスバス分離回路１１が動作し
てアドレスバス１と端子２とが切り離され、高速テスト
モードに切り換わる（ステップＳＴ１３）。高速テスト
モードではマイクロコンピュータは高速で動作し、ステ
ップＳＴ１２において既に読み出し可能状態となってい
るカウンタＡ又はレジスタＢ（アドレスに応じてどちら
かが選択される）の内容がデータバス３を介して、同様
にステップＳＴ１２で設定された所定のテストのタイミ
ング（基準クロックを数えてｘパルス目）でその都度指
定されているアドレスの機能レジスタ、即ちカウンタＡ
又はレジスタＢのデータがＦＩＦＯレジスタ６に保持さ
れ、ｎ段のＦＩＦＯレジスタ６がｎ回分のデータを保持
するまでデータ収集が継続される（ステップＳＴ１
４）。図３に示したように、ＦＩＦＯレジスタ６はｎ回
データを保持すると、データ収集の完了を示すＦＩＦＯ
レジスタオーバーフロー信号を発生する。このＦＩＦＯ
レジスタオーバーフロー信号がマイクロコンピュータの
外部に送信されると、外部に設けられた制御装置は、マ
イクロコンピュータの高速テストモードを通常テストモ
ードに切り換える。これにより、マイクロコンピュータ
内のデータバス分離回路８及びアドレスバス分離回路１
１がオフして、データバス３と端子４、及びアドレスバ
ス１と端子２が再び接続される（ステップＳＴ１５）。
最後に、制御装置はＦＩＦＯレジスタ６の内容を読み出
し、カウンタＡ及びレジスタＢの動作が正常であるか否
かをテストする（ステップＳＴ１６）。

【００４６】図８は以上示したこの実施例によるマイク
ロコンピュータのテスト回路の動作における信号の一例
を示すタイミング図である。図８に示す例では、基準ク
ロックの１パルスが印加された後、反転Ｗｒｉｔｅ信号
端子が”Ｌ”論理レベルに設定されて、アドレス用ＦＩ
ＦＯレジスタ９にアドレスが書き込まれる。さらに、レ
ジスタＢの０ビットに１が書き込まれ、ＭＯＤＥ０端子
に印加される信号のレベルが”Ｌ”論理レベルに移行し
て、テストモードが高速テストモードに切り換わるとと
もにアドレスバスの制御が外部からアドレス用ＦＩＦＯ
レジスタ９に切り換わる。高速テストモードに移行した
当初は、アドレスバス用ＦＩＦＯレジスタから出力され
るアドレス指定は”０ＦＦ０（１６進数）”であり、カ
ウンタＡが読み出し可能状態となっている。カウンタＡ
は、図８から明らかなように、高速テストモード時の基
準クロックの１／４周期で動作しており、同様にタイミ
ング信号発生回路１０は、高速テストモードに切り替わ
った時点から、この１／４クロックの周期でアドレス切
り換え信号をアドレス用ＦＩＦＯレジスタ９に出力して
いる。この結果、アドレス指定が切り替わり、この時の
機能レジスタのデータがデータバス上に存在するように
なる。また、ＦＩＦＯレジスタ６のデータ保持のための
タイミング信号はアドレスバス切換信号発生直後にタイ
ミング信号発生回路７から生成されており、従って、デ
ータバスの内容は、マイクロコンピュータが実際に動作
できる高速度で基準クロックの３パルスおきにＦＩＦＯ
レジスタ６に取り込まれることとなる。図８に示す例で
は、例えば４パルス目のアドレスバス切り換え信号によ
って、アドレスが”０ＦＦ１”に切り替わり、レジスタ
Ｂが読み出し可能状態となり、この時のレジスタＢの内
容であるバイナリデータ（００１０）がＦＩＦＯレジス
タ６の１段目に保持される。

【００４７】これにより、テスト環境に影響されずに高
速動作で周辺装置の機能テストを実行でき、さらに複数
の周辺装置の機能レジスタの内容を高速で保持してテス
トすることが可能となる。

【００４８】尚、好ましくは、テスト回路のタイミング
信号発生回路７は、それぞれテストのタイミングを規定
する複数の設定値ｘ₁ ，ｘ₂ ，…ｘ_m を記憶し得るＦＩ
ＦＯレジスタを備えていてもよい。この場合、任意の複
数の保持タイミングを設定することができる。

【００４９】実施例３．図９はこの発明の第３の実施例
によるマイクロコンピュータのテスト回路の構成を示す
ブロック図であり、図において、図１と同一の参照符号
は同図と同一の構成要素を示しており、１２はマイクロ
コンピュータの内部ＲＡＭ、１３は内部ＲＡＭ１２のア
ドレスを順番に発生するＲＡＭアドレス発生回路、１４
はアドレスバスまたはＲＡＭアドレス発生回路１３のい
ずれかのアドレス発生源を選択して内部ＲＡＭ１２に接
続して、アドレス信号を内部ＲＡＭ１２のアドレスデコ
ーダに伝える切換回路である。即ち、切換回路１４は高
速テストモード時にＲＡＭアドレス発回路１３と接続さ
れるように構成されている。内部ＲＡＭ１２では、通
常、アドレスバス１によりＲＡＭの番地が指定され、反
転Ｒｅａｄ信号でＲＡＭに格納されているデータが読み
出され、反転Ｗｒｉｔｅ信号で指定した番地にデータが
書き込まれるように構成されている。この実施例による
テスト回路は、実施例１で示したｎ段のＦＩＦＯレジス
タ６の代わりに、マイクロコンピュータ内蔵の内部ＲＡ
Ｍ１２を利用してデータバスの内容を保持できるように
構成したものである。

【００５０】次に動作について説明する。以下動作につ
いて図１０に示すこの実施例によるテスト回路の動作を
示すフローチャートを参照しながら説明する。

【００５１】実施例１と同様に、この実施例によるテス
ト回路を含むマイクロコンピュータの反転ＲＥＳＥＴ信
号端子が”Ｌ”論理レベルから”Ｈ”論理レベルに切り
換わると共に、モード選択のための２つのＭＯＤＥ０及
びＭＯＤＥ１端子の両方が”Ｈ”論理レベルに設定され
ると、マイクロコンピュータは周辺装置を外部からテス
トする通常テストモードで動作を開始する（ステップＳ
Ｔ２１）。この際、マイクロコンピュータ内部では、Ｃ
ＰＵがデータバス及びアドレスバスとから切り離され、
マイクロコンピュータのタイマ等の周辺装置（実施例１
と同様に例えばカウンタ）を外部から直接制御できるよ
うに設定される。次に、上記したようにタイマと同等の
機能を有するタイミング信号発生回路７のレジスタに設
定値ｘをマイクロコンピュータの外部から書き込み、テ
ストするカウンタのアドレスを外部よりマイクロコンピ
ュータに与え、反転Ｒｅａｄ信号をマイクロコンピュー
タに印加してカウンタを読み出し可能状態にする（ステ
ップＳＴ２２）。タイミング信号発生回路７の設定値ｘ
は、外部より入力する基準クロック信号のｘ（ｘは整
数）クロック目、即ちテスト開始からの所望するテスト
のタイミングを意味しており、この設定によりｘクロッ
ク目におけるカウンタのレジスタの内容がデータバス経
由で内部ＲＡＭ１２に取り込まれることになる。即ち、
タイミング信号発生回路７は、基準クロック信号をカウ
ントして、カウント開始から所定のタイミング（カウン
ト開始よりｘクロック目）でタイミング信号をＲＡＭア
ドレス発生回路１３及び内部ＲＡＭ１２に与え、カウン
トをリセットしてその後タイミング信号発生をｘクロッ
ク目に繰り返すように設定される。

【００５２】次に、モード選択のためのＭＯＤＥ０端子
が”Ｌ”論理レベルに切り換えられ、これによりデータ
バス分離回路８が動作してデータバス３が端子４と切り
離され、高速テストモードに切り換わる（ステップＳＴ
２３）。高速テストモードに切り換わると、内部ＲＡＭ
１２は切換回路１４によってアドレスバス１から切り離
されるとともに、反転Ｗｒｉｔｅ信号に対して応答しな
くなる。高速テストモードではマイクロコンピュータは
高速で動作し、ステップＳＴ２２において既に読み出し
可能状態となっているカウンタの内容がデータバス３を
介して、同様にステップＳＴ２２で設定された所定のテ
ストのタイミング（基準クロックを数えてｘパルス目）
で内部ＲＡＭ１２に保持され、内部ＲＡＭ１２が所定の
数のデータを保持するまでデータ収集が継続される（ス
テップＳＴ２４）。

【００５３】上記したように、実施例１のタイミング信
号でシフトしてデータを格納していくのに対して、この
実施例による内部ＲＡＭ１２はタイミング信号に応答し
てＲＡＭのアドレスをインクリメントしていく。例え
ば、”００（１６進数）”番地から”０１”，”０２”
…と格納するアドレス番地を変えていく。そして、内部
ＲＡＭ１２は所定数のデータ、例えば”００（１６進
数）”番地から”ＦＦ”番地にデータを保持すると、デ
ータ収集の完了を示すＲＡＭオーバーフロー信号を発生
する。このＲＡＭオーバーフロー信号がマイクロコンピ
ュータの外部に送信されると、外部に設けられた制御装
置は、マイクロコンピュータの高速テストモードを通常
テストモードに切り換える。これにより、マイクロコン
ピュータ内のデータバス分離回路８がオフして、データ
バス３と端子４が再び接続される（ステップＳＴ２
５）。最後に、制御装置は、内部ＲＡＭ１２の内容を読
み出し、カウンタの動作が正常であるか否かをテストす
る（ステップＳＴ２６）。

【００５４】上記実施例１によるテスト回路は、ＦＩＦ
Ｏレジスタ６をテスト専用回路として含む必要があっ
た。一方、マイクロコンピュータチップの面積を大きく
するとコストが高くつくので、できるだけチップ寸法を
小さくする必要がある。従って、ＦＩＦＯレジスタ６の
段数は小さい方がコストの面から望ましい。これに対し
て、この実施例によるテスト回路は、通常他の目的のた
めにマイクロコンピュータに内蔵された内部ＲＡＭ１２
をテストモードにおいても使用し、テストのためにデー
タを保持するように構成されたので、マイクロコンピュ
ータチップの面積を大きくすることなく多数のデータを
保持できる効果がある。

【００５５】実施例４．図１１はこの発明の第４の実施
例によるマイクロコンピュータのテスト回路の構成を示
すブロック図であり、図において、図９と同一の参照符
号は同図と同一の構成要素を示しており、１５はデュア
ルポートＲＡＭ、１７及び１８はデュアルポートＲＡＭ
１５を外部の制御装置と接続するための端子である。こ
の実施例によるテスト回路は、上記実施例３の内部ＲＡ
Ｍ１２の代わりにデュアルポートＲＡＭ１５を備えたも
のである。

【００５６】次に動作について説明する。以下動作につ
いて図１２に示すこの実施例によるテスト回路の動作を
示すフローチャートを参照しながら説明する。

【００５７】実施例３と同様に、この実施例によるテス
ト回路を含むマイクロコンピュータの反転ＲＥＳＥＴ信
号端子が”Ｌ”論理レベルから”Ｈ”論理レベルに切り
換わると共に、モード選択のための２つのＭＯＤＥ０及
びＭＯＤＥ１端子の両方が”Ｈ”論理レベルに設定され
ると、マイクロコンピュータは周辺装置を外部からテス
トする通常テストモードで動作を開始する（ステップＳ
Ｔ３１）。この際、マイクロコンピュータ内部では、Ｃ
ＰＵがデータバス及びアドレスバスとから切り離され、
マイクロコンピュータのタイマ等の周辺装置（実施例３
と同様に例えばカウンタ）を外部から直接制御できるよ
うに設定される。次に、上記したようにタイマと同等の
機能を有するタイミング信号発生回路７のレジスタに設
定値ｘをマイクロコンピュータの外部から書き込み、テ
ストするカウンタのアドレスを外部よりマイクロコンピ
ュータに与え、反転Ｒｅａｄ信号をマイクロコンピュー
タに印加してカウンタを読み出し可能状態にする（ステ
ップＳＴ３２）。タイミング信号発生回路７の設定値ｘ
は、外部より入力する基準クロック信号のｘ（ｘは整
数）クロック目、即ちテスト開始からの所望するテスト
のタイミングを意味しており、この設定によりｘクロッ
ク目におけるカウンタのレジスタの内容がデータバス経
由でデュアルポートＲＡＭ１５に取り込まれることにな
る。即ち、タイミング信号発生回路７は、基準クロック
信号をカウントして、カウント開始から所定のタイミン
グ（カウント開始よりｘクロック目）でタイミング信号
をＲＡＭアドレス発生回路１３及びデュアルポートＲＡ
Ｍ１５に与え、カウントをリセットしてその後タイミン
グ信号発生をｘクロック目に繰り返すように設定され
る。

【００５８】次に、モード選択のためのＭＯＤＥ０端子
が”Ｌ”論理レベルに切り換えられ、これによりデータ
バス分離回路８が動作してデータバス３が端子４と切り
離され、高速テストモードに切り換わる（ステップＳＴ
３３）。高速テストモードに切り換わると、デュアルポ
ートＲＡＭ１５は切換回路１４によってアドレスバス１
から切り離されるとともに、反転Ｗｒｉｔｅ信号に対し
て応答しなくなる。高速テストモードではマイクロコン
ピュータは高速で動作し、ステップＳＴ３２において既
に読み出し可能状態となっているカウンタの内容がデー
タバス３を介して、同様にステップＳＴ３２で設定され
た所定のテストのタイミング（基準クロックを数えてｘ
パルス目）でデュアルポートＲＡＭ１５のｍ番地に保持
される（ステップＳＴ３４）。データが保持されたのと
同時に（タイミングを遅らせて）、外部に設けられた制
御装置よりデュアルポートＲＡＭ１５のｍ番地のデータ
を読み取り、テストの結果（ＮＧ（no good ）か否か）
を判定する（ステップＳＴ３５）。

【００５９】次に、デュアルポートＲＡＭ１５が所定の
数のデータを保持したか否かを判定し（ステップＳＴ３
６）、もし、データが所定の数に到達していないのなら
ばｍをインクリメントして（ステップＳＴ３７）、ステ
ップＳＴ３４に戻り、データ収集を継続して実行し、例
えば、デュアルポートＲＡＭ１５の”００（１６進
数）”番地から”ＦＦ”番地にデータを格納するのに並
行して上記テスト結果の判定動作をも実行する。このよ
うにして、高速テストモード中でもマイクロコンピュー
タ内部の動作とは同期せずに、且つ動作速度に関係な
く、データをデュアルポートＲＡＭ１５に格納するのと
並行してデータを外部へ読み出してテストできる。これ
に対して、上記した実施例１から３によるテスト回路は
全て、全データを格納した後テストモードを通常テスト
モードに切り換えてデータを読み出し、テスト結果を得
るように構成されていた。従って、この実施例によるテ
スト回路によれば、より早くテスト結果を知ることがで
き、テスト時間を短縮する効果がある。

【００６０】実施例５．図１３はこの発明の第５の実施
例によるマイクロコンピュータのテスト回路の構成を示
すブロック図であり、図において、図１と同一の参照符
号は同図と同一の構成要素を示しており、１６は高速テ
ストモード時にデータバス３の内容とＦＩＦＯレジスタ
６の内容を比較する比較回路（比較手段）である。

【００６１】上記実施例１から実施例４によるテスト回
路は、マイクロコンピュータ外部に設けられた図示して
いない制御装置に制御されて、テストしたい周辺装置の
レジスタの状態変化をデータバスを経由してＦＩＦＯレ
ジスタ，内部ＲＡＭ又はデュアルポートＲＡＭに格納
し、格納後又は格納中にマイクロコンピュータ外部の制
御装置によってＦＩＦＯレジスタ等に格納された内容が
読み出されてテストされる。この場合、制御装置は、テ
スト結果を判定するべく、読み出した内容の値と比較す
る期待値を格納しているロジックテスタを含んでいる。
一般に、ロジックテスタがテストする集積回路に対して
所定の入力パターンを与えると、集積回路はその入力に
反応して何らかの結果を出力する。この際、集積回路で
の動作が正常であるか否かは、集積回路の出力パターン
が、所定の入力パターンを与えた際に期待される所定の
期待値通りになるか否かをもって判断するように構成さ
れている。これに対して、この実施例によるテスト回路
は、テスト対象であるマイクロコンピュータの周辺装置
の期待される出力の期待値をＦＩＦＯレジスタ６に予め
格納するように構成されており、比較回路１６は、周辺
装置のレジスタの内容と、ＦＩＦＯレジスタ６に書き込
まれた期待値とをタイミング信号発生回路７からタイミ
ング信号が発生された際に比較してその判定結果を出力
するように構成されている。従って、上記実施例１から
実施例４と異なりＦＩＦＯレジスタ６は、テストしたい
周辺装置のレジスタの状態変化を格納するものではな
い。

【００６２】次に動作について説明する。以下動作につ
いて図１４に示すこの実施例によるテスト回路の動作を
示すフローチャートを参照しながら説明する。

【００６３】実施例１と同様に、この実施例によるテス
ト回路を含むマイクロコンピュータの反転ＲＥＳＥＴ信
号端子が”Ｌ”論理レベルから”Ｈ”論理レベルに切り
換わると共に、モード選択のための２つのＭＯＤＥ０及
びＭＯＤＥ１端子の両方が”Ｈ”論理レベルに設定され
ると、マイクロコンピュータは周辺装置を外部からテス
トする通常テストモードで動作を開始する（ステップＳ
Ｔ４１）。この際、マイクロコンピュータ内部では、Ｃ
ＰＵがデータバス及びアドレスバスとから切り離され、
マイクロコンピュータのタイマ等の周辺装置（実施例１
と同様に例えばカウンタ）を外部から直接制御できるよ
うに設定される。次に、テストするカウンタのｎ個の期
待値を予めＦＩＦＯレジスタ６に書き込むと共に、上記
したようにタイマと同等の機能を有するタイミング信号
発生回路７のレジスタに設定値ｘをマイクロコンピュー
タの外部から書き込み、テストするカウンタのアドレス
を外部よりマイクロコンピュータに与え、反転Ｒｅａｄ
信号をマイクロコンピュータに印加してカウンタを読み
出し可能状態にする（ステップＳＴ４２）。タイミング
信号発生回路７の設定値ｘは、外部より入力する基準ク
ロック信号のｘ（ｘは整数）クロック目、即ちテスト開
始からの所望するテストのタイミングを意味しており、
この設定によりｘクロック目におけるカウンタのレジス
タの内容がデータバス上に出現して比較回路１６に取り
込まれるとともに、ＦＩＦＯレジスタ６から順番に期待
値が比較回路１６に入力される。タイミング信号発生回
路７は、基準クロック信号をカウントして、カウント開
始から所定のタイミング（カウント開始よりｘクロック
目）でタイミング信号をＦＩＦＯレジスタ６に与え、カ
ウントをリセットしてその後タイミング信号発生をｘク
ロック目に繰り返すように設定される。

【００６４】次に、モード選択のためのＭＯＤＥ０端子
が”Ｌ”論理レベルに切り換えられ、これによりデータ
バス分離回路８が動作してデータバス３が端子４と切り
離され、高速テストモードに切り換わる（ステップＳＴ
４３）。高速テストモードではマイクロコンピュータは
高速で動作し、ステップＳＴ４２において既に読み出し
可能状態となっているカウンタの内容がデータバス３を
介して比較回路１６に入力され、同様にステップＳＴ４
２で設定された所定のテストのタイミング（基準クロッ
クを数えてｘパルス目）でＦＩＦＯレジスタ６から期待
値が比較回路１６に入力され、ｘクロック目の期待値と
ｘクロック目の状態変化とが比較され判定結果が出力さ
れる（ステップＳＴ４４）。データが期待値と一致して
いない場合、比較回路１６は外部に判定結果としてＮＧ
信号を出力し、データが期待値と一致している場合、比
較回路１６は外部にＧｏｏｄ信号を出力する。次に、ｎ
段のＦＩＦＯレジスタ６に予め書き込まれたｎ個の期待
値について全てｎ個のデータと比較したかを判定して
（ステップＳＴ４５）、比較が終了していないならばス
テップＳＴ４４に戻り、ｎ回分全て比較を終了するまで
上記ルーチンを継続する。従って、この実施例によるテ
スト回路によれば、より早くテスト結果を知ることがで
き、テスト時間を短縮する効果がある。

【００６５】実施例６．図１５はこの発明の第６の実施
例によるマイクロコンピュータのテスト回路の一部の構
成を示すブロック図であり、図において、１７から１９
はテストの対象となる分周器の各分周段としての１／２
分回路、２０はテストレジスタ、２１及び２２はインバ
ータである。この実施例によるテスト回路の主要部は、
図１に示す実施例１と同様な構成を有している。また、
図１５に示すように、テストレジスタ２０は４ビットレ
ジスタであり、その４つの入力端子は分周器の４つの動
作チェックポイントに接続されており、その出力端子は
データバス３に接続されており、テストレジスタ２０の
４ビットのバイナリデータはデータバス３を介してＦＩ
ＦＯレジスタ６に入力され得る。テスト対象の周辺装置
である分周器は、３段の１／２分周回路１７〜１９から
構成されており、分周される入力信号ＩＮはインバータ
２１を介して１段目の１／２分周回路１７に入力され、
２段目及び３段目の１／２分周回路１８及び１９を経
て、インバータ２２から出力信号ＯＵＴとして出力され
る。１段目の１／２分周回路１７の入力側はテストレジ
スタの最上位ビット２１に接続されており、２段目の１
／２分周回路１８の入力側はテストレジスタの上位から
２番目のビット２２に接続されており、３段目の１／２
分周回路１９の入力側はテストレジスタの上位から３番
目のビット２３に接続されており、３段目の１／２分周
回路１９の出力側はテストレジスタの最下位ビット２４
に接続されている。

【００６６】次に動作について説明する。主要な動作は
実施例１によるテスト回路の動作と同様であるので、こ
こでは、実施例１と異なる部分についてのみ記載するこ
ととする。また、以下動作について図１６に示す信号の
タイミング図を参照しながら説明する。

【００６７】テスト対象となっている分周器のテストレ
ジスタ２０のアドレスが高速テストモードにスイッチす
る前に指定され、テストレジスタ２０の４ビットのバイ
ナリデータが読み出し可能状態となる。図１５に示した
３段の１／２分周回路１７〜１９から構成される分周器
に図１６の一番上に示す入力信号ＩＮを入力した場合、
もし各分周回路が正常に動作しているならば、テストレ
ジスタ２０の４つのビットへ入力する信号は図１６の上
から２番目〜５番目に示したようになる。即ち、入力信
号ＩＮがインバータ２１により反転された信号、この反
転信号が１／２に分周された信号、さらに１／４に分周
された信号、さらに１／８に分周された信号がテストレ
ジスタ２０に入力される。この際、図１６の一番下に示
すタイミング信号が図１のタイミング信号発生回路７か
ら発生されると、ＦＩＦＯレジスタ６にタイミング信号
が発生した時のテストレジスタ２０の４ビットのバイナ
リデータが取り込まれる。従って、図１６に示す例で
は、（０，０，０，０）、（１，１，１，１）、（０，
１，１，１）、（１，０，１，１）、（０，０，１，
１）…という順番でバイナリデータがＦＩＦＯレジスタ
６に格納されることになる。格納されたデータは、実施
例１と同様に、マイクロコンピュータの外部に設けられ
た制御装置に読み出されて、テスト対象である周辺装置
が正常に動作したか否かが判定される。

【００６８】このように、この実施例によるテスト回路
は、複雑な回路構成を有する分周器等のマイクロコンピ
ュータ内蔵の周辺装置の動作を、周辺装置を構成する回
路の複数の動作チェックポイントにおける信号の変化を
テストレジスタに保持することにより、高速テストモー
ドで読み出しテストすることができる。

【００６９】

【発明の効果】以上のように、請求項１の発明によれ
ば、マイクロコンピュータのテスト時に、マイクロコン
ピュータの外部より印加された基準クロック信号に応答
して所定のタイミングで信号を発生する信号発生手段
と、マイクロコンピュータのデータバス上に出現してい
るデータを信号発生手段により発生された信号に応答し
て格納すべく構成され、且つ、マイクロコンピュータの
外部より格納データが読み取られるように構成されたデ
ータ格納手段とを備えるように構成したので、マイクロ
コンピュータの動作速度を低下させることなくマイクロ
コンピュータの機能テストを行うことができる効果があ
る。

【００７０】請求項２の発明によれば、データ格納手段
は、複数のデータを格納可能な複数段のＦＩＦＯレジス
タを含むように構成したので、簡易な構成を有するＦＩ
ＦＯレジスタを用いて、マイクロコンピュータの動作速
度を低下させることなくマイクロコンピュータの機能テ
ストを行うことができる効果がある。

【００７１】請求項３の発明によれば、データ格納手段
は、マイクロコンピュータの内部ＲＡＭを含むように構
成したので、ＦＩＦＯレジスタと比較して、保持できる
データ量が豊富でコストが低いという効果がある。

【００７２】請求項４の発明によれば、データ格納手段
は、マイクロコンピュータのデータバスを介さずにマイ
クロコンピュータの外部から直接データを読み取るため
の出力端子を少なくとも有するデュアルポートＲＡＭを
含むように構成したので、テストに要する時間を短縮で
きる効果がある。

【００７３】請求項５の発明によれば、テスト時に基準
クロック信号に応答して、マイクロコンピュータに内蔵
された複数の周辺装置のアドレスを順次指定するアドレ
ス指定手段をさらに備えるように構成したので、マイク
ロコンピュータの複数の機能のテストを高速で実行でき
る効果がある。

【００７４】請求項６の発明によれば、信号発生手段に
より発生された信号に応答して、マイクロコンピュータ
内蔵の所定の周辺装置の複数の動作チェックポイントに
おける動作状態を示すデータを一時的に格納すべく構成
され、且つ、テスト時にマイクロコンピュータの外部よ
り予めアドレス指定された一時データ格納手段をさらに
備えるように構成したので、マイクロコンピュータの動
作速度を低下させることなくマイクロコンピュータの機
能テストを行うことができる上に、複雑な構成を有する
周辺装置の機能をテストできる効果がある。

【００７５】請求項７の発明によれば、マイクロコンピ
ュータのテスト時に、マイクロコンピュータの外部より
印加された基準クロック信号に応答して所定のタイミン
グで信号を発生する信号発生手段と、テスト時にマイク
ロコンピュータの内部データバス上に出現することが期
待されるデータを予め格納するデータ格納手段と、信号
発生手段により発生された信号に応答して、マイクロコ
ンピュータのデータバス上に出現しているデータとデー
タ格納手段に格納された対応するデータとを比較して比
較結果を外部に出力する比較手段とを備えるように構成
したので、マイクロコンピュータの動作速度を低下させ
ることなくマイクロコンピュータの機能テストを行うこ
とができる上に、テストに要する時間を短縮できる効果
がある。

【００７６】請求項８の発明によれば、データ格納手段
は、複数のデータを格納可能な複数段のＦＩＦＯレジス
タを含むように構成したので、簡易な構成を有するＦＩ
ＦＯレジスタを用いて、マイクロコンピュータの動作速
度を低下させることなくマイクロコンピュータの機能テ
ストを行うことができ、テストに要する時間を短縮でき
る効果がある。

【図面の簡単な説明】

【図１】 この発明の実施例１によるマイクロコンピュ
ータのテスト回路の構成を示すブロック図である。

【図２】 この発明の実施例１によるマイクロコンピュ
ータの入出力信号を示す図である。

【図３】 この発明の実施例１によるマイクロコンピュ
ータ内蔵のテスト回路のＦＩＦＯレジスタ及びタイミン
グ信号発生回路の構成を示すブロック図である。

【図４】 この発明の実施例１によるマイクロコンピュ
ータのテスト回路の動作を示すフローチャートである。

【図５】 この発明の実施例１によるマイクロコンピュ
ータのテスト回路の動作における信号のタイミング図で
ある。

【図６】 この発明の実施例２によるマイクロコンピュ
ータのテスト回路の構成を示すブロック図である。

【図７】 この発明の実施例２によるマイクロコンピュ
ータのテスト回路の動作を示すフローチャートである。

【図８】 この発明の実施例２によるマイクロコンピュ
ータのテスト回路の動作における信号を示すのタイミン
グ図である。

【図９】 この発明の実施例３によるマイクロコンピュ
ータのテスト回路の構成を示すブロック図である。

【図１０】 この発明の実施例３によるマイクロコンピ
ュータのテスト回路の動作を示すフローチャートであ
る。

【図１１】 この発明の実施例４によるマイクロコンピ
ュータのテスト回路の構成を示すブロック図である。

【図１２】 この発明の実施例４によるマイクロコンピ
ュータのテスト回路の動作を示すフローチャートであ
る。

【図１３】 この発明の実施例５によるマイクロコンピ
ュータのテスト回路の構成を示すブロック図である。

【図１４】 この発明の実施例５によるマイクロコンピ
ュータのテスト回路の動作を示すフローチャートであ
る。

【図１５】 この発明に実施例６によるマイクロコンピ
ュータのテスト回路の構成を示すブロック図である。

【図１６】 この発明の実施例６によるマイクロコンピ
ュータのテスト回路の動作における信号のタイミング図
である。

【図１７】 従来のマイクロコンピュータの一例を示す
ブロック図である。

【図１８】 従来のマイクロコンピュータのテスト回路
の一例を示すブロック図である。

【図１９】 従来のマイクロコンピュータのテスト回路
の一例を示すブロック図である。

【符号の説明】

３ データバス、６ ＦＩＦＯレジスタ（データ格納手
段）、７ タイミング信号発生回路（信号発生手段）、
９ アドレス用ＦＩＦＯレジスタ（アドレス指定手
段）、１０ アドレス用タイミング信号発生回路（アド
レス指定手段）、１２ 内部ＲＡＭ、１５ デュアルポ
ートＲＡＭ、１６ 比較回路（比較手段）、２０ テス
トレジスタ（一時データ格納手段）。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 マイクロコンピュータに内蔵されたマイ
   クロコンピュータのテスト回路において、前記マイクロ
   コンピュータのテスト時に、外部より印加された基準ク
   ロック信号に応答して所定のタイミングで信号を発生す
   る信号発生手段と、前記マイクロコンピュータのデータ
   バス上に出現しているデータを前記信号発生手段により
   発生された信号に応答して格納すべく構成され、且つ、
   前記マイクロコンピュータの外部より格納データが読み
   取られるように構成されたデータ格納手段とを備えたこ
   とを特徴とするマイクロコンピュータのテスト回路。
2. 【請求項２】 前記データ格納手段は、複数のデータを
   格納可能な複数段のＦＩＦＯレジスタを含むことを特徴
   とする請求項１に記載のマイクロコンピュータのテスト
   回路。
3. 【請求項３】 前記データ格納手段は、前記マイクロコ
   ンピュータの内部ＲＡＭを含むことを特徴とする請求項
   １に記載のマイクロコンピュータのテスト回路。
4. 【請求項４】 前記データ格納手段は、前記マイクロコ
   ンピュータのデータバスを介さずに外部から直接データ
   を読み取るための出力端子を少なくとも有するデュアル
   ポートＲＡＭを含むことを特徴とする請求項１に記載の
   マイクロコンピュータのテスト回路。
5. 【請求項５】 前記テスト回路は、テスト時に前記基準
   クロック信号に応答して、前記マイクロコンピュータに
   内蔵された複数の周辺装置のアドレスを順次指定するア
   ドレス指定手段をさらに備えたことを特徴とする請求項
   １から請求項４のうちのいずれか１項に記載のマイクロ
   コンピュータのテスト回路。
6. 【請求項６】 前記テスト回路は、前記信号発生手段に
   より発生された信号に応答して、前記マイクロコンピュ
   ータ内蔵の所定の周辺装置の複数の動作チェックポイン
   トにおける動作状態を示すデータを一時的に格納すべく
   構成され、且つ、テスト時に外部より予めアドレス指定
   された一時データ格納手段をさらに備えたことを特徴と
   する請求項１から請求項４のうちのいずれか１項に記載
   のマイクロコンピュータのテスト回路。
7. 【請求項７】 マイクロコンピュータに内蔵されたテス
   ト回路において、前記マイクロコンピュータのテスト時
   に、外部より印加された基準クロック信号に応答して所
   定のタイミングで信号を発生する信号発生手段と、テス
   ト時に前記マイクロコンピュータの内部データバス上に
   出現することが期待されるデータを予め格納するデータ
   格納手段と、前記信号発生手段により発生された信号に
   応答して、前記マイクロコンピュータのデータバス上に
   出現しているデータと前記データ格納手段に格納された
   対応するデータとを比較して比較結果を外部に出力する
   比較手段とを備えたマイクロコンピュータのテスト回
   路。
8. 【請求項８】 前記データ格納手段は、複数のデータを
   格納可能な複数段のＦＩＦＯレジスタを含むことを特徴
   とする請求項７に記載のマイクロコンピュータのテスト
   回路。