JPH09311160A - 集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 メモリを含むＡＳＩＣ（特定用途向け集積回
路）等の集積回路において、メモリテスト回路での信号
のタイミングずれを生じない回路を構成する。 【解決手段】 入力信号ＩＮａ〜ＩＮｃは，ＦＦ（フリ
ップフロップ）１２ａ〜１２ｃでクロック信号ＣＬＫに
同期して保持され、ユーザロジック回路１３に与えられ
る。ユーザロジック回路１３の出力信号またはテスト用
信号ＴＡＤ，ＴＤＴ，ＴＲＷは、セレクタ１４ａ〜１４
ｃでテスト信号ＴＳＥＬに応じて選択され、ＦＦ１５ａ
〜１５ｃに与えられる。ＦＦ１５ａ〜１５ｃでクロック
信号ＣＬＫに同期して保持された信号は、ＲＡＭ１６に
与えられる。ＲＡＭ１６の出力信号は、ＦＦ１７でクロ
ック信号ＣＬＫに同期して保持され、ユーザロジック回
路１８へ与えられる。ユーザロジック回路１８の出力信
号は、セレクタ１９を介してＦＦ２０に与えられ、クロ
ック信号ＣＬＫに同期して出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、メモリを
有する特定用途向け集積回路（Application Specific I
ntegrated Circuit 、以下「ＡＳＩＣ」という）等の集
積回路、特にこの集積回路内のメモリのテスト回路構成
に関するものである。

【０００２】

【従来の技術】ＡＳＩＣは、例えば全自動洗濯機やエア
コン等の特定の用途に限定して、必要な論理動作を行う
ように構成された集積回路である。特定の用途における
処理の高度化に従い、マイクロプロセッサやメモリを含
めて１つの集積回路に形成するＡＳＩＣも存在する。メ
モリを含むＡＳＩＣの場合、ＡＳＩＣ単体の製品検査に
おいてメモリ部分のテストを行う必要がある。しかし、
メモリ部分だけを取り出してテストをすることはできな
いので、予めＡＳＩＣの中にメモリのテスト回路を組み
込んでおかなければならない。図２は、従来のメモリを
有するＡＳＩＣの一例を示す概略の構成図である。この
図では、メモリのテスト回路部分が示されている。

【０００３】このＡＳＩＣは、テストモード時にはテス
ト用アドレス信号ＴＡＤが与えられ、非テストモードで
ある通常動作モード時には入力信号ＩＮａが与えられる
ｍビットの端子１ａを有している。同様に、テストモー
ド時にはテスト用データ信号ＴＤＴが、通常動作モード
時には入力信号ＩＮｂが与えられるｎビットの端子１
ｂ、及びテストモード時にはテスト用制御信号ＴＲＷ
が、通常動作モード時には入力信号ＩＮｃが与えられる
端子１ｃを有している。また、テストモードと通常動作
モードとの切り換え指定を行うためのテスト信号ＴＳＥ
Ｌが入力される端子１ｄを有している。端子１ａ〜１ｃ
は、ユーザロジック回路２に接続されている。ユーザロ
ジック回路２は、通常動作モード時における入力信号Ｉ
Ｎａ〜ＩＮｃに応じて特定のディジタル処理を行う論理
回路である。ユーザロジック回路２は、処理結果に従っ
てメモリアクセスを行うためのｍビットのアドレス端子
ＡＤ、ｎビットのデータ端子ＤＴ、及び制御端子ＲＷを
有している。これらのアドレス端子ＡＤ、データ端子Ｄ
Ｔ、及び制御端子ＲＷは、それぞれセレクタ３ａ，３
ｂ，３ｃの入力端子Ａに接続されている。セレクタ３ａ
〜３ｃの入力端子Ｂは、それぞれ端子１ａ〜１ｃに接続
されている。セレクタ３ａ〜３ｃの選択端子Ｓは、端子
１ｄに接続されている。セレクタ３ａ〜３ｃは、選択端
子Ｓに与えられるテスト信号ＴＳＥＬに応じて、入力端
子ＡまたはＢに入力される信号の一方を選択して出力端
子Ｙに出力する回路である。

【０００４】セレクタ３ａの出力端子Ｙは、ランダムア
クセスメモリ（以下「ＲＡＭ」という）４のアドレス端
子ＡＤに接続されている。セレクタ３ｂの出力端子Ｙ
は、ＲＡＭ４のデータ入力端子ＤＩに、セレクタ３ｃの
出力端子Ｙは、ＲＡＭ４の制御端子ＲＷにそれぞれ接続
されている。ＲＡＭ４のｎビットのデータ出力端子ＤＯ
は、ユーザロジック回路５に接続されている。ユーザロ
ジック回路５は、ＲＡＭ４のデータ出力端子ＤＯから出
力される信号に基づいて特定のディジタル処理を行う論
理回路である。ユーザロジック回路５の出力側は、セレ
クタ６の入力端子Ａに接続されている。セレクタ６の入
力端子Ｂは、ＲＡＭ４のデータ出力端子ＤＯに接続され
ている。セレクタ６は、選択端子Ｓに与えられるテスト
信号ＴＳＥＬに応じて、入力端子ＡまたはＢに入力され
る信号の一方を選択して出力端子Ｙに出力する回路であ
る。セレクタ６の出力端子Ｙから、ｎビットの出力信号
ＯＵＴが出力されるようになっている。

【０００５】この様なＡＳＩＣは、全自動洗濯機等に組
み込まれた場合、テスト信号ＴＳＥＬを不活性化（オフ
状態）することにより、セレクタ３ａ〜３ｃ，６で入力
端子Ａ側が選択され、入力信号ＩＮａ〜ＩＮｃに基づい
て、ユーザロジック回路２，５による論理動作が行われ
る。一方、ＡＳＩＣ自体の製品検査において、このＡＳ
ＩＣ内のＲＡＭ４の検査を独立して行う場合、テスト信
号ＴＳＥＬを活性化（オン状態）することにより、セレ
クタ３ａ〜３ｃ，６の入力端子Ｂ側が選択される。そし
て、端子１ａ〜１ｃにテスト用アドレス信号ＴＡＤ、テ
スト用データ信号ＴＤＴ、及びテスト用制御信号ＴＲＷ
を入力し、ＲＡＭ４にテストデータを書き込み、更に書
き込んだ内容を読み出して出力信号ＯＵＴをチェックす
ることによりＲＡＭ４の良否を判定する。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
ＡＳＩＣでは、次のような課題があり、これを解決する
ことが困難であった。図２のＡＳＩＣは、ＲＡＭ４をテ
ストするために、セレクタ３ａ〜３ｃ，６等の回路を集
積回路内に組み込んでいる。このテスト回路によって、
端子数が増加しないように、端子１ａ〜１ｃをテストモ
ード時のテスト用信号の入力と通常動作モード時の入力
信号の入力とで共用している。このため、ＡＳＩＣ内で
端子１ａ〜１ｃから、ユーザロジック回路２への配線
と、セレクタ３ａ〜３ｃの各入力端子Ｂへの配線とを必
要とする。特に後者の配線はユーザロジック回路２の周
囲を回るように配置されるので、配線長が長く、かつ不
均一になる。これにより、信号の遅延時間の増加と遅延
時間の不均一が生じ、ユーザロジック回路２及びＲＡＭ
４に与えられる各信号間のタイミングのずれが生じる。
同様にＲＡＭ４の出力側は、ユーザロジック回路５とセ
レクタ６へ接続されるので、ＲＡＭ４の出力信号も、負
荷側の配線による遅延時間の増加と遅延時間の不均一が
生じ、ユーザロジック回路５に与えられる各信号間のタ
イミングのずれが生じる。本発明は、前記従来技術が持
っていた課題を解決し、テスト回路を付加しても各信号
間のタイミングにずれが生じないＡＳＩＣ等の集積回路
を提供するものである。

【０００７】

【課題を解決するための手段】前記課題を解決するた
め、第１の発明は、ＡＳＩＣ等の集積回路において、入
力される複数ビットのデータ信号の論理処理を行い、処
理用アドレス信号、処理用データ信号及び処理用制御信
号を含む処理結果信号を出力する論理回路と、テスト用
アドレス信号、テスト用データ信号及びテスト用制御信
号を含むテスト用信号と、前記処理結果信号とが入力さ
れ、テストモード時には該テスト用信号を選択して出力
し、非テストモード時には該処理結果信号を選択して出
力する選択手段と、前記選択手段から出力される複数の
出力信号を入力し、クロック信号に同期して該複数の出
力信号を同一タイミングで出力するタイミング調整手段
と、前記タイミング調整手段から出力される前記処理用
制御信号または前記テスト用制御信号に従って、該タイ
ミング調整手段から出力される前記処理用アドレス信号
または前記テスト用アドレス信号によって指定された記
憶領域に、該タイミング調整手段から出力される前記処
理用データ信号または前記テスト用データ信号を書き込
み、あるいは該指定された記憶領域の内容を読み出す記
憶手段とを、半導体基板上に設けている。

【０００８】第２の発明は、半導体基板上に形成された
ＡＳＩＣ等の集積回路において、テストモード時にはテ
スト用アドレス信号、テスト用データ信号及びテスト用
制御信号とを含むテスト用信号が入力され、非テストモ
ード時には複数ビットのデータ信号が入力される入力ノ
ードと、前記入力ノードに入力された複数ビットのデー
タ信号を入力し、クロック信号に同期して該複数ビット
のデータ信号を同一タイミングで出力する第１のタイミ
ング調整手段と、前記第１のタイミング調整手段の出力
信号に従って第１の論理処理を行い、処理用アドレス信
号と処理用データ信号と処理用制御信号とを含む第１の
処理結果信号を出力する第１の論理回路と、前記テスト
用信号と前記第１の処理結果信号とが入力され、前記テ
ストモード時には該テスト用信号を選択して出力し、前
記非テストモード時には該第１の処理結果信号を選択し
て出力する第１の選択手段と、前記第１の選択手段の複
数の出力信号を入力し、前記クロック信号に同期して該
第１の選択手段の複数の出力信号を同一タイミングで出
力する第２のタイミング調整手段とを、備えている。

【０００９】更に、この集積回路には、前記第２のタイ
ミング調整手段から出力される前記テスト用制御信号ま
たは前記処理用制御信号に従って、該第２のタイミング
調整手段から出力される前記テスト用アドレス信号また
は前記処理用アドレス信号によって指定された記憶領域
に、該第２のタイミング調整手段から出力される前記テ
スト用データ信号または前記処理用データ信号を書き込
み、あるいは該指定された記憶領域の内容を読み出す記
憶手段と、前記記憶手段の複数の出力信号を入力し、前
記クロック信号に同期して該記憶手段の複数の出力信号
を同一タイミングで出力する第３のタイミング調整手段
と、前記第３のタイミング調整手段の出力信号に従って
第２の論理処理を行い、第２の処理結果信号を出力する
第２の論理回路と、前記第３のタイミング調整手段の出
力信号と前記第２の処理結果信号とが入力され、前記テ
ストモード時には該第３のタイミング調整手段の出力信
号を選択して出力し、前記非テストモード時には該第２
の処理結果信号を選択して出力する第２の選択手段と、
前記第２の選択手段の複数の出力信号を入力し、前記ク
ロック信号に同期して該第２の選択手段の複数の出力信
号を同一タイミングで出力する第４のタイミング調整手
段とが、設けられている。

【００１０】第１の発明によれば、以上のように集積回
路を構成したので、次のような作用が行われる。論理回
路の処理結果信号とテスト用信号とが、選択手段に入力
される。選択手段において、テストモード時にはテスト
用信号が、非テストモード時には論理回路の処理結果信
号が選択されて、タイミング調整手段に与えられる。選
択手段から与えらた信号は、タイミング調整手段でクロ
ック信号に同期がとられ、同一タイミングで記憶手段に
対するアドレス信号、データ信号、及び制御信号として
出力される。第２の発明によれば、以上のように集積回
路を構成したので、次のような作用が行われる。テスト
モード時には、入力ノードに入力されたテスト用信号
は、第１の選択手段を介して第２のタイミング調整手段
に与えられる。テスト用信号は、クロック信号に同期し
て第２のタイミング調整手段に取り込まれ、同一タイミ
ングで記憶手段に対してアドレス信号、データ信号、及
び制御信号として与えられる。記憶手段から出力される
データ信号は、第３のタイミング調整手段によって、ク
ロック信号に同期して取り込まれ、第２の選択手段を介
して第４のタイミング調整手段に与えられる。更に、第
４のタイミング調整手段において、クロック信号による
同期がとられ、同一タイミングで出力信号として出力さ
れる。

【００１１】非テストモード時には、入力ノードに入力
された複数ビットのデータ信号は、第１のタイミング調
整手段によって、クロック信号に同期して取り込まれ、
第１の論理回路に与えられる。第１の論理回路の処理結
果信号は、第１の選択手段を介して第２のタイミング調
整手段に与えられる。第２のタイミング調整手段におい
て、クロック信号に同期して取り込まれた第１の処理結
果信号は、同一タイミングで記憶手段に対してアドレス
信号、データ信号、及び制御信号として与えられる。記
憶手段から出力されるデータ信号は、第３のタイミング
調整手段によって、クロック信号に同期して取り込ま
れ、同一タイミングで第２の論理回路に与えられる。第
２の論理回路の処理結果信号は、第２の選択手段を介し
て第４のタイミング調整手段に与えられる。更に、第４
のタイミング調整手段において、クロック信号による同
期がとられ、同一タイミングで出力信号として出力され
る。

【００１２】

【発明の実施の形態】図１は、本発明の実施形態を示す
ＡＳＩＣの構成図である。このＡＳＩＣは、半導体基板
上に形成され、テストモードまたは非テストモードであ
る通常動作モードに応じて、テスト用アドレス信号ＴＡ
Ｄまたは入力信号ＩＮａが与えられるｍビットの入力ノ
ード（例えば、端子）１１ａを有している。同様に、テ
ストモード時にはテスト用データ信号ＴＤＴが、通常動
作モード時には入力信号ＩＮｂが与えられるｎビットの
端子１１ｂ，及びテストモード時にはテスト用制御信号
ＴＲＷが、通常動作モード時には入力信号ＩＮｃが与え
られる端子１１ｃを有している。また、クロック信号Ｃ
ＬＫが入力される端子１１ｄ及びテストモードと通常動
作モードの切り換え指定を行うためのテスト信号ＴＳＥ
Ｌが入力される端子１１ｅを有している。

【００１３】端子１１ａ，１１ｂ，１１ｃは、それぞれ
タイミング調整手段｛例えば、Ｄ型（遅延型）フリップ
フロップ、以下「ＦＦ」という｝１２ａ，１２ｂ，１２
ｃの入力端子Ｄに接続されている。ＦＦ１２ａ〜１２ｃ
の各クロック端子ＣＫは、端子１１ｄに接続されてい
る。ＦＦ１２ａ〜１２ｃは、クロック端子ＣＫに与えら
れるクロック信号ＣＬＫに同期して、入力端子Ｄに与え
られる信号を読取り、同一タイミングで出力端子Ｑに出
力するものである。ＦＦ１２ａ〜１２ｃの各出力端子Ｑ
は、論理回路（例えば、ユーザロジック回路）１３に接
続されている。ユーザロジック回路１３は、通常動作モ
ード時に入力信号ＩＮａ〜ＩＮｃに応じて特定のディジ
タル処理を行う論理回路であり、メモリアクセスを行う
ためのｍビットのアドレス端子ＡＤ、ｎビットのデータ
端子ＤＴ、及び制御端子ＲＷを有している。これらのア
ドレス端子ＡＤ、データ端子ＤＴ、及び制御端子ＲＷ
は、それぞれ選択手段（例えば、セレクタ）１４ａ，１
４ｂ，１４ｃの入力端子Ａに接続されている。セレクタ
１４ａ〜１４ｃの入力端子Ｂは、それぞれ端子１１ａ〜
１１ｃに接続されている。セレクタ１４ａ〜１４ｃの選
択端子Ｓは、端子１１ｅに接続されている。セレクタ１
４ａ〜１４ｃは、選択端子Ｓに与えられるテスト信号Ｔ
ＳＥＬに応じて、入力端子ＡまたはＢに入力される信号
の一方を選択して出力端子Ｙに出力する回路である。

【００１４】セレクタ１４ａ〜１４ｃの各出力端子Ｙ
は、ＦＦ１５ａ，１５ｂ，１５ｃの入力端子Ｄに接続さ
れている。ＦＦ１５ａ〜１５ｃの各クロック端子ＣＫ
は、端子１１ｄに接続されている。ＦＦ１５ａ〜１５ｃ
の各出力端子Ｑは、それぞれ記憶手段（例えば、ＲＡ
Ｍ）１６のアドレス端子ＡＤ、データ入力端子ＤＩ、及
び制御端子ＲＷに接続されている。ＲＡＭ１６は、制御
端子ＲＷに与えられる制御信号Ｓ１５ｃに従って、アド
レス端子ＡＤに与えられる信号Ｓ１５ａで指定された記
憶領域に、データ入力端子ＤＩに与えられる信号Ｓ１５
ｂを書き込み、あるいは信号Ｓ１５ａで指定された記憶
領域の内容を読み出すメモリである。ＲＡＭ１６のｎビ
ットのデータ出力端子ＤＯは、ＦＦ１７の入力端子Ｄに
接続されている。ＦＦ１７のクロック端子ＣＫは、端子
１１ｄに接続されている。ＦＦ１７の出力端子Ｑは、ユ
ーザロジック回路１８に接続されている。

【００１５】ユーザロジック回路１８は、通常動作モー
ド時にＲＡＭ１６の出力信号に応じて特定の論理動作を
行うものである。ユーザロジック回路１８の出力側は、
セレクタ１９の入力端子Ａに接続されている。セレクタ
１９の入力端子ＢはＦＦ１７の出力端子Ｑに、選択端子
Ｓは端子１１ｅにそれぞれ接続されている。セレクタ１
９の出力端子Ｙは、ＦＦ２０の入力端子Ｄに接続されて
いる。ＦＦ２０のクロック端子ＣＫは、端子１１ｄに接
続されている。そして、ＦＦ２０の出力端子Ｑは、出力
信号ＯＵＴを出力するための端子２１に接続されてい
る。図３は、図１のＡＳＩＣの通常動作モード時の動作
を説明するためのタイムチャートである。以下、図１及
び図３を参照して、（Ａ）通常動作モード時の動作と、
（Ｂ）テストモード時の動作を説明する。

【００１６】（Ａ）通常動作モード時の動作 この動作説明では、図示されていない回路から図１のＡ
ＳＩＣに対して、入力信号ＩＮａ〜ＩＮｃ、クロック信
号ＣＬＫ、及びテスト信号ＴＳＥＬが与えられるものと
する。この場合、テスト信号ＴＳＥＬは、非テストモー
ドを指定するオフ状態となっており、セレクタ１４ａ〜
１４ｃ，１９は、入力端子Ａ側に切り替えられている。
図３の時刻ｔ１において、端子１１ａに入力信号ＩＮａ
として，例えば、信号“００Ｈ”（但し、００Ｈは、１
６進数で表示した数値００を表す）が入力される。入力
信号ＩＮａがＦＦ１２ａの入力端子Ｄに到達するまで
に、配線の長さやキャパシタンス等の影響で遅延時間が
生ずる。しかし、クロック信号ＣＬＫの周期をこの遅延
時間よりも長く設定すると、時刻ｔ２には、ＦＦ１２ａ
に与えられる入力信号ＩＮａは確定している。

【００１７】時刻ｔ２におけるクロック信号ＣＬＫの立
ち上がりにより、ＦＦ１２ａに入力信号ＩＮａの内容が
取り込まれ、ＦＦ１２ａの出力端子Ｑの出力信号Ｓ１２
ａは信号“００Ｈ”になる。ＦＦ１２ａの出力信号Ｓ１
２ａは、ユーザロジック回路１３に与えられる。同様
に、端子１１ｂ，１１ｃに入力される入力信号ＩＮｂ，
ＩＮｃは、時刻ｔ２のクロック信号ＣＬＫの立上がりに
同期してＦＦ１２ｂ，１２ｃに取り込まれ、同一タイミ
ングでユーザロジック回路１３に与えられる。ユーザロ
ジック回路１３で、入力信号ＩＮａ〜ＩＮｃに基づいた
処理が行われ、その処理結果信号がアドレス端子ＡＤ、
データ端子ＤＴ、及び制御端子ＲＷに出力される。例え
ば、データ端子ＤＴの出力信号Ｓ１３として、信号“１
０Ｈ”が出力されたとする。出力信号Ｓ１３は、セレク
タ１４ｂの入力端子Ａに与えられ、セレクタ１４ｂの出
力端子Ｙから出力信号Ｓ１４ｂとして出力され、更にＦ
Ｆ１５ｂの入力端子Ｄに与えられる。ユーザロジック回
路１３のデータ端子ＤＴの出力信号Ｓ１３である信号
“１０Ｈ”が，ＦＦ１５ｂの入力端子Ｄに到達するまで
に、配線の長さやキャパシタンス等の影響による遅延時
間が生ずる。しかし、クロック信号ＣＬＫの周期をこの
遅延時間よりも長く設定することにより、時刻ｔ４に
は、ＦＦ１５ｂに与えられる信号は確定している。

【００１８】時刻ｔ４におけるクロック信号ＣＬＫの立
ち上がりにより、ＦＦ１５ｂに信号“１０Ｈ”が取り込
まれ、ＦＦ１５ｂの出力端子Ｑには出力信号Ｓ１５とし
て信号“１０Ｈ”が出力される。ＦＦ１５ｂの出力信号
Ｓ１５ｂは、ＲＡＭ１６のデータ入力端子ＤＩに与えら
れる。ユーザロジック回路１３のアドレス端子ＡＤ、及
び制御端子ＲＷから出力された信号も同様に、時刻ｔ４
のクロック信号ＣＬＫの立上がりに同期してＦＦ１５
ａ，１５ｃに取り込まれ、ＲＡＭ１６のアドレス端子Ａ
Ｄ、及び制御端子ＲＷに同一タイミングで与えられる。
時刻ｔ４において、ＲＡＭ１６のデータ入力端子ＤＩに
与えられた信号“１０Ｈ”は、ＲＡＭ１６に書き込ま
れ、更にＲＡＭ１６のデータ出力端子ＤＯから出力信号
Ｓ１６として出力される。

【００１９】時刻ｔ６におけるクロック信号ＣＬＫの立
ち上がりで、ＦＦ１７に信号“１０Ｈ”が取り込まれ、
ＦＦ１７の出力端子Ｑには出力信号Ｓ１７として信号
“１０Ｈ”が出力される。この出力信号Ｓ１７は、ユー
ザロジック回路１８へ与えられる。ユーザロジック回路
１８では、ＦＦ１７の出力信号Ｓ１７に基づいて処理が
行われ、その結果の出力信号Ｓ１８として、例えば信号
“２０Ｈ”が出力される。この信号“２０Ｈ”は、セレ
クタ１９の入力端子Ａに与えられ、セレクタ１９の出力
端子Ｙから出力信号Ｓ１９として出力され、更にＦＦ２
０の入力端子Ｄに与えられる。ＦＦ１７の出力信号がユ
ーザロジック回路１８で処理され、セレクタ１９を介し
てＦＦ２０の入力端子Ｄに到達するまでに、処理時間や
配線のキャパシタンスの影響による遅延時間が生ずる。
しかし、クロック信号ＣＬＫの周期をこれらの遅延時間
よりも長く設定することにより、時刻ｔ８までには、Ｆ
Ｆ２０に入力される信号は確定している。時刻ｔ８にお
けるクロック信号ＣＬＫの立ち上がり時点で、ＦＦ２０
に信号“２０Ｈ”が取り込まれ、ＦＦ２０の出力端子Ｑ
から端子２１へ出力信号ＯＵＴとして信号“２０Ｈ”が
出力される。

【００２０】（Ｂ）テストモード時の動作 テストモード時においては、図１のＡＳＩＣを図示され
ていない試験装置にセットし、このＡＳＩＣの端子１１
ａ〜１１ｅに、テスト用アドレス信号ＴＡＤ、テスト用
データ信号ＴＤＴ、テスト用制御信号ＴＲＷ、クロック
信号ＣＬＫ、及びテスト信号ＴＳＥＬがそれぞれ与えら
れる。そして、テスト信号ＴＳＥＬをオン状態にするこ
とにより、セレクタ１４ａ〜１４ｃ，１９は、入力端子
Ｂ側に切り替えられる。これにより、端子１１ａ〜１１
ｃに与えられるテスト用アドレス信号ＴＡＤ、テスト用
データ信号ＴＤＴ、及びテスト用制御信号ＴＲＷは、Ｆ
Ｆ１２ａ〜１２ｃ及びユーザロジック回路１３を介さず
に、直接それぞれセレクタ１４ａ，１４ｂ，１４ｃの入
力端子Ｂに伝えられる。セレクタ１４ａ〜１４ｃの出力
信号は、配線等による伝搬時間の相違により、タイミン
グが一致していない。しかし、クロック信号ＣＬＫの立
ち上がり時点までには、ＦＦ１５ａ〜１５ｃに与えられ
る信号の内容は確定し、クロック信号ＣＬＫの立ち上が
りに同期してＦＦ１５ａ〜１５ｃに取り込まれる。ＦＦ
１５ａ〜１５ｃの出力信号は、同一タイミングでＲＡＭ
１６のアドレス端子ＡＤ、データ入力端子ＤＩ、及び制
御端子ＲＷに与えられる。

【００２１】ＲＡＭ１６のデータ出力端子ＤＯから出力
される出力信号Ｓ１６は、ＦＦ１７でクロック信号ＣＬ
Ｋによって同期がとられて、同一タイミングで出力され
る。ＦＦ１７の出力信号Ｓ１７は、ユーザロジック回路
１８を介さず、セレクタ１９の入力端子Ｂから入力され
て、ＦＦ２０へ与えられる。ＦＦ２０へ入力された信号
は、ＦＦ２０でクロック信号ＣＬＫによって同期がとら
れ、同一タイミングで端子２１から出力信号ＯＵＴとし
て出力される。試験装置では、端子２１から出力される
出力信号ＯＵＴをチェックすることにより、ＡＳＩＣ内
のＲＡＭ１６の良否を判定する。以上のように、図１の
ＡＳＩＣは、ユーザロジック回路１３，１８の前段にＦ
Ｆ１２ａ〜１２ｃ，１７を、ＲＡＭ１６の前段にＦＦ１
５ａ〜１５ｃを、端子２１の前段にＦＦ２０を、それぞ
れ設けている。そして、各ＦＦ１２ａ〜１２ｃ，１５ａ
〜１５ｃ，１７，２０に、共通のクロック信号ＣＬＫを
与えることにより、信号間の同期をとり、同一タイミン
グで後段に出力する。このため、ＡＳＩＣ内部にＲＡＭ
１６のテスト回路を組み込んでも、その配線等による影
響で信号のタイミングずれが生じないという利点を有し
ている。なお、本発明は、上記実施形態に限定されず、
種々の変形が可能である。この変形例としては、例え
ば、次の（ａ）〜（ｇ）のようなものがある。

【００２２】（ａ）タイミング調整手段として、ＦＦ１
２ａ〜１２ｃ，１５ａ〜１５ｃ，１７，２０を使用して
いるが、Ｄ型以外の他のタイプのフリップフロップを用
いても良い。また、これらのタイミング調整手段は、フ
リップフロップに限定することなく、クロック信号ＣＬ
Ｋに同期して入力信号を取り込んで同一タイミングで出
力するものであれば良い。 （ｂ）選択手段として、セレクタ１４ａ〜１４ｃ，１９
を使用しているが、これらは、テスト用信号と通常動作
モード時の信号とを切り替えることができるものであれ
ば、どの様な回路構成のものであっても同様の動作が可
能である。 （ｃ）記憶手段は、ＲＡＭ１６を用いて構成している
が、ＲＡＭのほかにＲＯＭ（Read Only Memory）を含む
ものであっても良い。

【００２３】（ｄ）端子１１ａ〜１１ｃは、テスト用信
号ＴＡＤ，ＴＤＴ，ＴＲＷと、処理用の入力信号ＩＮａ
〜ＩＮｃとで共用しているが、端子数に余裕があれば、
共用する必要はない。また、一部の端子を独立して設け
ても良い。 （ｅ）ＦＦ１２ａ〜１２ｃの入力側での各入力信号ＩＮ
ａ〜ＩＮｃの遅延時間差が小さい場合、またはユーザロ
ジック回路１３で入力信号に対する遅延時間差が問題と
ならない場合は、ＦＦ１２ａ〜１２ｃを省略することが
できる。この場合、回路の簡素化が可能になる。 （ｆ）ユーザロジック回路１８で入力信号に対する遅延
時間差が問題とならない場合は、ＦＦ１７を省略するこ
とができる。この場合、回路の簡素化が可能になる。 （ｇ）出力信号ＯＵＴの遅延時間差が問題とならない場
合は、ＦＦ２０を省略することができる。この場合、回
路の簡素化が可能になる。

【００２４】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、記憶手段を含むＡＳＩＣ等の集積回路におい
て、アドレス信号、データ信号、及び制御信号は、タイ
ミング調整手段において、クロック信号によって同期が
とられて同一タイミングで該記憶手段に入力される。こ
のため、テスト回路の配線の影響によって信号の遅延時
間が相違しても、記憶手段に入力される信号は、同一タ
イミングを保つことができる。従って、記憶手段におけ
る確実なアクセスが可能になる。第２の発明によれば、
記憶手段のみならず、第１及び第２の各論理回路の入力
側と出力側にタイミング調整手段を設けている。これに
より、各論理回路においてもクロック信号に同期して同
一タイミングでのデータ入出力が行われるので、第１の
発明よりも更に確実な処理が可能になる。

【図面の簡単な説明】

【図１】本発明の実施形態を示すＡＳＩＣの構成図であ
る。

【図２】従来のメモリを有するＡＳＩＣの構成図であ
る。

【図３】図１のＡＳＩＣの通常動作モード時の動作を示
すタイムチャートである。

【符号の説明】

１１ａ〜１１ｅ 端子 １２ａ〜１２ｃ，１５ａ〜１５ｃ，１７，２０ フリッ
プフロップ １３，１６ ユーザ
ロジック回路 １４ａ〜１４ｃ，１９ セレク
タ １６ ＲＡＭ ＣＬＫ クロッ
ク信号 ＩＮａ〜ＩＮｃ 入力信
号 ＴＡＤ テスト
用アドレス信号 ＴＤＴ テスト
用データ信号 ＴＲＷ テスト
用制御信号 ＴＳＥＬ テスト
信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力される複数ビットのデータ信号の論
   理処理を行い、処理用アドレス信号、処理用データ信号
   及び処理用制御信号を含む処理結果信号を出力する論理
   回路と、 テスト用アドレス信号、テスト用データ信号及びテスト
   用制御信号を含むテスト用信号と、前記処理結果信号と
   が入力され、テストモード時には該テスト用信号を選択
   して出力し、非テストモード時には該処理結果信号を選
   択して出力する選択手段と、 前記選択手段から出力される複数の出力信号を入力し、
   クロック信号に同期して該複数の出力信号を同一タイミ
   ングで出力するタイミング調整手段と、 前記タイミング調整手段から出力される前記処理用制御
   信号または前記テスト用制御信号に従って、該タイミン
   グ調整手段から出力される前記処理用アドレス信号また
   は前記テスト用アドレス信号によって指定された記憶領
   域に、該タイミング調整手段から出力される前記処理用
   データ信号または前記テスト用データ信号を書き込み、
   あるいは該指定された記憶領域の内容を読み出す記憶手
   段とを、 半導体基板上に設けたことを特徴とする集積回路。
2. 【請求項２】 テストモード時にはテスト用アドレス信
   号、テスト用データ信号及びテスト用制御信号とを含む
   テスト用信号が入力され、非テストモード時には複数ビ
   ットのデータ信号が入力される入力ノードと、 前記入力ノードに入力された複数ビットのデータ信号を
   入力し、クロック信号に同期して該複数ビットのデータ
   信号を同一タイミングで出力する第１のタイミング調整
   手段と、 前記第１のタイミング調整手段の出力信号に従って第１
   の論理処理を行い、処理用アドレス信号と処理用データ
   信号と処理用制御信号とを含む第１の処理結果信号を出
   力する第１の論理回路と、 前記テスト用信号と前記第１の処理結果信号とが入力さ
   れ、前記テストモード時には該テスト用信号を選択して
   出力し、前記非テストモード時には該第１の処理結果信
   号を選択して出力する第１の選択手段と、 前記第１の選択手段の複数の出力信号を入力し、前記ク
   ロック信号に同期して該第１の選択手段の複数の出力信
   号を同一タイミングで出力する第２のタイミング調整手
   段と、 前記第２のタイミング調整手段から出力される前記テス
   ト用制御信号または前記処理用制御信号に従って、該第
   ２のタイミング調整手段から出力される前記テスト用ア
   ドレス信号または前記処理用アドレス信号によって指定
   された記憶領域に、該第２のタイミング調整手段から出
   力される前記テスト用データ信号または前記処理用デー
   タ信号を書き込み、あるいは該指定された記憶領域の内
   容を読み出す記憶手段と、 前記記憶手段の複数の出力信号を入力し、前記クロック
   信号に同期して該記憶手段の複数の出力信号を同一タイ
   ミングで出力する第３のタイミング調整手段と、 前記第３のタイミング調整手段の出力信号に従って第２
   の論理処理を行い、第２の処理結果信号を出力する第２
   の論理回路と、 前記第３のタイミング調整手段の出力信号と前記第２の
   処理結果信号とが入力され、前記テストモード時には該
   第３のタイミング調整手段の出力信号を選択して出力
   し、前記非テストモード時には該第２の処理結果信号を
   選択して出力する第２の選択手段と、 前記第２の選択手段の複数の出力信号を入力し、前記ク
   ロック信号に同期して該第２の選択手段の複数の出力信
   号を同一タイミングで出力する第４のタイミング調整手
   段とを、 半導体基板上に設けたことを特徴とする集積回路。