JPH0454909B2 - - Google Patents
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- JPH0454909B2 JPH0454909B2 JP59090445A JP9044584A JPH0454909B2 JP H0454909 B2 JPH0454909 B2 JP H0454909B2 JP 59090445 A JP59090445 A JP 59090445A JP 9044584 A JP9044584 A JP 9044584A JP H0454909 B2 JPH0454909 B2 JP H0454909B2
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- JP
- Japan
- Prior art keywords
- memory
- signal
- address
- area
- clock
- Prior art date
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- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 109
- 238000000034 method Methods 0.000 claims description 17
- 230000004044 response Effects 0.000 claims description 2
- 239000000872 buffer Substances 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は種々のデジタル・パターン信号を発生
するデジタル・パターン発生器に関する。
するデジタル・パターン発生器に関する。
デジタル・パターン発生器は、デジタル集積回
路及び種々のデジタル装置の試験等のために、デ
ジタル・パターン信号を発生する。従来のデジタ
ル・パターン発生器には大別して２つの方式があ
り、その１つの方式は、特公昭49−46095号公報、
特公昭53−12428号公報、特公昭53−39728号公
報、特公昭53−39729号公報、特開昭57−204955
号公報等に開示されたマイクロプログラム方式で
ある。また、デジタル・パターン発生器の他の方
式は、特公昭52−2252号公報、特開昭54−92068
号公報、特開昭54−128646号公報にその応用が開
示されているシーケンシヤル方式である。マイク
ロプログラム方式は、メモリに「jump」，「if
jump」命令等のマイクロ・コード及びデジタ
ル・パターンを記憶させ、このメモリから読出し
たマイクロ・コードによりプログラム・カウンタ
を制御し、このプログラム・カウンタがメモリの
アドレス指定を行なつて、メモリからデジタル・
パターン信号を出力している。このマイクロプロ
グラム方式によれば、同一のデジタル・パターン
をプログラムに応じていろいろと利用できるの
で、小さなメモリ容量で長い複雑なパターン信号
が発生できると共に、プログラム方式なのでパタ
ーンの設定が容易である。一方、シーケンシヤル
方式は、発生しようとするデジタル・パターンを
メモリにアドレス順に記憶させ、このメモリをシ
ーケンシヤルに、即ち順次に読出してデジタル・
パターン信号を発生している。このシーケンシヤ
ル方式は、メモリの制御回路が簡単である等の利
点がある。
路及び種々のデジタル装置の試験等のために、デ
ジタル・パターン信号を発生する。従来のデジタ
ル・パターン発生器には大別して２つの方式があ
り、その１つの方式は、特公昭49−46095号公報、
特公昭53−12428号公報、特公昭53−39728号公
報、特公昭53−39729号公報、特開昭57−204955
号公報等に開示されたマイクロプログラム方式で
ある。また、デジタル・パターン発生器の他の方
式は、特公昭52−2252号公報、特開昭54−92068
号公報、特開昭54−128646号公報にその応用が開
示されているシーケンシヤル方式である。マイク
ロプログラム方式は、メモリに「jump」，「if
jump」命令等のマイクロ・コード及びデジタ
ル・パターンを記憶させ、このメモリから読出し
たマイクロ・コードによりプログラム・カウンタ
を制御し、このプログラム・カウンタがメモリの
アドレス指定を行なつて、メモリからデジタル・
パターン信号を出力している。このマイクロプロ
グラム方式によれば、同一のデジタル・パターン
をプログラムに応じていろいろと利用できるの
で、小さなメモリ容量で長い複雑なパターン信号
が発生できると共に、プログラム方式なのでパタ
ーンの設定が容易である。一方、シーケンシヤル
方式は、発生しようとするデジタル・パターンを
メモリにアドレス順に記憶させ、このメモリをシ
ーケンシヤルに、即ち順次に読出してデジタル・
パターン信号を発生している。このシーケンシヤ
ル方式は、メモリの制御回路が簡単である等の利
点がある。
ところで、上述のマイクロプログラム方式とシ
ーケンシヤル方式とを組合せて、デジタル・パタ
ーン発生器の機能を拡張した従来技術が特開昭56
−140439号公報に開示されている。この従来技術
によれば、マイクロプログラム方式のプログラ
ム・カウンタにより、マイクロプログラム方式及
びシーケンシヤル方式の両方のメモリを制御して
いる。この組合せ方式によれば、繰返しパターン
はマイクロプログラム方式を利用でき便利であ
る。しかし、プログラム・カウンタからのアドレ
ス信号とシーケンシヤル方式のメモリに記憶され
たデジタル・パターン信号とは１対１に対応して
おり、またマイクロプログラム方式及びシーケン
シヤル方式の一方の方式のみでは用いることがで
きないので、デジタル・パターン発生器の機能の
拡張性が乏しかつた。
ーケンシヤル方式とを組合せて、デジタル・パタ
ーン発生器の機能を拡張した従来技術が特開昭56
−140439号公報に開示されている。この従来技術
によれば、マイクロプログラム方式のプログラ
ム・カウンタにより、マイクロプログラム方式及
びシーケンシヤル方式の両方のメモリを制御して
いる。この組合せ方式によれば、繰返しパターン
はマイクロプログラム方式を利用でき便利であ
る。しかし、プログラム・カウンタからのアドレ
ス信号とシーケンシヤル方式のメモリに記憶され
たデジタル・パターン信号とは１対１に対応して
おり、またマイクロプログラム方式及びシーケン
シヤル方式の一方の方式のみでは用いることがで
きないので、デジタル・パターン発生器の機能の
拡張性が乏しかつた。
したがつて、本発明の目的は、マイクロプログ
ラム方式とシーケンシヤル方式とを組合せて、機
能をより一層拡張したデジタル・パターン発生器
の提供にある。
ラム方式とシーケンシヤル方式とを組合せて、機
能をより一層拡張したデジタル・パターン発生器
の提供にある。
本発明のデジタル・パターン発生器は、実行制
御信号、領域制御信号及びデジタル・パターンを
記憶した第１メモリと、第１クロツク信号を発生
する第１クロツク発生器と、第１クロツク信号及
び第１メモリから読出された実行制御信号に応じ
て第１アドレス信号を発生するプログラム・カウ
ンタとを具えている。これら第１メモリ、第１ク
ロツク発生器及びプログラム・カウンタはマイク
ロプログラム方式のパターン発生器を構成する。
また本発明は複数のメモリ領域を有し、各メモリ
領域にデジタル・パターンを記憶した第２メモリ
と、第２クロツク信号を発生する第２クロツク発
生器と、第１クロツク信号又は第２クロツク信号
を計数して第２アドレス信号を発生するアドレ
ス・カウンタとを具えている。更に、選択手段が
第１アドレス信号又は第２アドレス信号の一部を
選択して第３メモリに供給している。第２アドレ
ス信号の残りの部分又は第１メモリから読出され
た領域制御信号により第２メモリのメモリ領域を
選択する。この第２アドレス信号の一部が第２メ
モリをアドレス指定する場合、第２メモリ及びア
ドレス・カウンタ等はシーケンシヤル方式のパタ
ーン発生器として働く。また第１アドレス信号が
第１メモリ及び第２メモリをアドレス指定する場
合、第２メモリは第１メモリの拡張メモリとして
働く。ところで、第２メモリは複数のメモリ領域
を有し、各メモリ領域を第１メモリの全領域に
夫々対応させている。そして、第１メモリから読
出した領域制御信号又は第２アドレス信号の残り
部分に応じて、第２メモリのメモリ領域を選択し
ている。したがつて、デジタル・パターン発生器
の拡張性がより一層高まる。
御信号、領域制御信号及びデジタル・パターンを
記憶した第１メモリと、第１クロツク信号を発生
する第１クロツク発生器と、第１クロツク信号及
び第１メモリから読出された実行制御信号に応じ
て第１アドレス信号を発生するプログラム・カウ
ンタとを具えている。これら第１メモリ、第１ク
ロツク発生器及びプログラム・カウンタはマイク
ロプログラム方式のパターン発生器を構成する。
また本発明は複数のメモリ領域を有し、各メモリ
領域にデジタル・パターンを記憶した第２メモリ
と、第２クロツク信号を発生する第２クロツク発
生器と、第１クロツク信号又は第２クロツク信号
を計数して第２アドレス信号を発生するアドレ
ス・カウンタとを具えている。更に、選択手段が
第１アドレス信号又は第２アドレス信号の一部を
選択して第３メモリに供給している。第２アドレ
ス信号の残りの部分又は第１メモリから読出され
た領域制御信号により第２メモリのメモリ領域を
選択する。この第２アドレス信号の一部が第２メ
モリをアドレス指定する場合、第２メモリ及びア
ドレス・カウンタ等はシーケンシヤル方式のパタ
ーン発生器として働く。また第１アドレス信号が
第１メモリ及び第２メモリをアドレス指定する場
合、第２メモリは第１メモリの拡張メモリとして
働く。ところで、第２メモリは複数のメモリ領域
を有し、各メモリ領域を第１メモリの全領域に
夫々対応させている。そして、第１メモリから読
出した領域制御信号又は第２アドレス信号の残り
部分に応じて、第２メモリのメモリ領域を選択し
ている。したがつて、デジタル・パターン発生器
の拡張性がより一層高まる。
以下、添付図を参照して本発明の好適な一実施
例を説明する。第１可変クロツク発生器１０及び
第２可変クロツク発生器１２は夫々可変周波数の
第１クロツク信号及び第２クロツク信号を発生す
る。ランダム・アクセス・メモリ（RAM）であ
る第１メモリ１４は実行制御信号、領域制御信号
及びデジタル・パターンの組合せを１ワードとし
て記憶する。実行制御信号には例えば「jump」
命令、「if jump」命令等があり、この実行制御
信号及び領域制御信号がマイクロコードとなる。
また、メモリ１４の容量は例えば1Kワードであ
る。デコーダ１６は第１メモリ１４から読出され
た実行制御信号をデコードし、ジヤンプ先等の次
のアドレスを求める。プログラム・カウンタ１８
は第１クロツク発生器１０からの第１クロツク信
号をクロツク端子に、またデコーダ１６からの次
のアドレスをプリセツト端子に夫々受け、計数出
力信号を第１アドレス信号として第１メモリ１４
のアドレス端子に供給する。
例を説明する。第１可変クロツク発生器１０及び
第２可変クロツク発生器１２は夫々可変周波数の
第１クロツク信号及び第２クロツク信号を発生す
る。ランダム・アクセス・メモリ（RAM）であ
る第１メモリ１４は実行制御信号、領域制御信号
及びデジタル・パターンの組合せを１ワードとし
て記憶する。実行制御信号には例えば「jump」
命令、「if jump」命令等があり、この実行制御
信号及び領域制御信号がマイクロコードとなる。
また、メモリ１４の容量は例えば1Kワードであ
る。デコーダ１６は第１メモリ１４から読出され
た実行制御信号をデコードし、ジヤンプ先等の次
のアドレスを求める。プログラム・カウンタ１８
は第１クロツク発生器１０からの第１クロツク信
号をクロツク端子に、またデコーダ１６からの次
のアドレスをプリセツト端子に夫々受け、計数出
力信号を第１アドレス信号として第１メモリ１４
のアドレス端子に供給する。
電子スイツチ２０は第１クロツク発生器１０か
らの第１クロツク信号又は第２クロツク発生器１
２からの第２クロツク信号を選択する。アドレ
ス・カウンタ２２は電子スイツチ２０が選択した
クロツク信号を計数し、この計数出力を第２アド
レス信号とする。選択手段であるマルチプレクサ
２４はプログラム・カウンタ１８からの第１アド
レス信号又はアドレス・カウンタ２２からの第２
アドレス信号の一部（例えばキヤリー又は最上位
ビツトを除いた部分）を選択する。電子スイツチ
２６は第１メモリ１４から読出された領域制御信
号（１ビツト）又はアドレス・カウンタ２２から
の第２アドレス信号の残りの部分（例えばキヤリ
ー又は最上位ビツト：１ビツト）を選択する。領
域制御回路２８は例えばカウンタであり、電子ス
イツチ２６からの１ビツトのパルスを計数する。
例えばRAMである第２メモリ３０は複数のメモ
リ領域を有し、各メモリ領域は第１メモリに対応
し、夫々デジタル・パターンを記憶する。また、
領域制御回路２８の計数出力を第２メモリ３０の
アドレス端子の上位ビツトに供給してメモリ領域
を選択し、MUX２４からのアドレス信号を第２
メモリ３０のアドレス端子の下位ビツトに供給し
て、各メモリ領域におけるアドレスを指定する。
メモリ３０の容量は例えば8Kワードであり、1K
ワードのメモリ領域を８個備えている。
らの第１クロツク信号又は第２クロツク発生器１
２からの第２クロツク信号を選択する。アドレ
ス・カウンタ２２は電子スイツチ２０が選択した
クロツク信号を計数し、この計数出力を第２アド
レス信号とする。選択手段であるマルチプレクサ
２４はプログラム・カウンタ１８からの第１アド
レス信号又はアドレス・カウンタ２２からの第２
アドレス信号の一部（例えばキヤリー又は最上位
ビツトを除いた部分）を選択する。電子スイツチ
２６は第１メモリ１４から読出された領域制御信
号（１ビツト）又はアドレス・カウンタ２２から
の第２アドレス信号の残りの部分（例えばキヤリ
ー又は最上位ビツト：１ビツト）を選択する。領
域制御回路２８は例えばカウンタであり、電子ス
イツチ２６からの１ビツトのパルスを計数する。
例えばRAMである第２メモリ３０は複数のメモ
リ領域を有し、各メモリ領域は第１メモリに対応
し、夫々デジタル・パターンを記憶する。また、
領域制御回路２８の計数出力を第２メモリ３０の
アドレス端子の上位ビツトに供給してメモリ領域
を選択し、MUX２４からのアドレス信号を第２
メモリ３０のアドレス端子の下位ビツトに供給し
て、各メモリ領域におけるアドレスを指定する。
メモリ３０の容量は例えば8Kワードであり、1K
ワードのメモリ領域を８個備えている。
バツフア３２及び３４は第１メモリ１４及び第
２メモリ３０からのデジタル・パターンを夫々受
け、これらデジタル・パターンを被試験回路に供
給する。バス３６に接続されたマイクロプロセツ
サ（μP）システム３８は、μP、このμP用のプロ
グラムを記憶したリード・オンリ・メモリー、一
時記憶装置であるRAM、入力装置であるキーボ
ード等で構成されている。このシステム３８は、
第１メモリ１４にマイクロコード（実行制御信号
及び領域制御信号）及びデジタル・パターンを書
込んだり、第２メモリ３０にデジタル・パターン
を書込んだり、また電子スイツチ２０及び２６並
びにMUX２４の制御を行なう。更に、μPシステ
３８はクロツク発生器１０及び１２の発振周波数
の制御も行なえる（制御線は図示せず）。
２メモリ３０からのデジタル・パターンを夫々受
け、これらデジタル・パターンを被試験回路に供
給する。バス３６に接続されたマイクロプロセツ
サ（μP）システム３８は、μP、このμP用のプロ
グラムを記憶したリード・オンリ・メモリー、一
時記憶装置であるRAM、入力装置であるキーボ
ード等で構成されている。このシステム３８は、
第１メモリ１４にマイクロコード（実行制御信号
及び領域制御信号）及びデジタル・パターンを書
込んだり、第２メモリ３０にデジタル・パターン
を書込んだり、また電子スイツチ２０及び２６並
びにMUX２４の制御を行なう。更に、μPシステ
３８はクロツク発生器１０及び１２の発振周波数
の制御も行なえる（制御線は図示せず）。
第１メモリ１４は、第１クロツク発生器１０、
デコーダ１６及びプログラム・カウンタ１８と共
にマイクロプログラム方式のデジタル・パターン
発生器として動作し、バツフア３２からデジタ
ル・パターン信号を発生する。電子スイツチ２０
及び２６が第２クロツク発生器１２及びアドレ
ス・カウンタ２２を夫々選択し、MUX２４がア
ドレス・カウンタ２２を選択した場合、第２メモ
リ３０の第１メモリ領域の開始アドレスから最終
（第８）メモリ領域の最終アドレスまでを順次ア
ドレス指定して、記憶されたデジタル・パターン
を順次バツフア３４に読出す。この場合、バツフ
ア３４からのデジタル・パターン信号の周波数は
バツフア３２からのデジタル・パターン信号の周
波数と独立である。また、電子スイツチ２０が第
１クロツク発生器１０を選択した場合は、バツフ
ア３４の出力信号はバツフア３２の出力信号と独
立であるが、それらの周波数は同じになる。
デコーダ１６及びプログラム・カウンタ１８と共
にマイクロプログラム方式のデジタル・パターン
発生器として動作し、バツフア３２からデジタ
ル・パターン信号を発生する。電子スイツチ２０
及び２６が第２クロツク発生器１２及びアドレ
ス・カウンタ２２を夫々選択し、MUX２４がア
ドレス・カウンタ２２を選択した場合、第２メモ
リ３０の第１メモリ領域の開始アドレスから最終
（第８）メモリ領域の最終アドレスまでを順次ア
ドレス指定して、記憶されたデジタル・パターン
を順次バツフア３４に読出す。この場合、バツフ
ア３４からのデジタル・パターン信号の周波数は
バツフア３２からのデジタル・パターン信号の周
波数と独立である。また、電子スイツチ２０が第
１クロツク発生器１０を選択した場合は、バツフ
ア３４の出力信号はバツフア３２の出力信号と独
立であるが、それらの周波数は同じになる。
次に、電子スイツチ２６が第１メモリ１４を選
択した場合、第１メモリ１４から領域制御信号が
発生する毎に領域制御回路（カウンタ）２８が増
分し、第２メモリ３０のメモリ領域が更新、即ち
次のメモリ領域になる。よつて、第２メモリ３０
のメモリ領域は、第１メモリ１４のマイクロコー
ド（領域制御信号）に制御される。即ち、メモリ
領域を更新するときは、第１メモリ１４の対応す
るワードの領域制御信号を「１」とし、メモリ領
域を更新しないときは、対応するワードの領域制
御信号を「０」とする。MUX２４がプログラ
ム・カウンタ１８を選択した場合、第２メモリ３
０の各メモリ領域おけるアドレスはプログラム・
カウンタ１８が指定する。したがつて、電子スイ
ツチ２０及び２６が第１クロツク発生器１０及び
第１メモリ１４を夫々選択し、MUX２４がプロ
グラム・カウンタ１８を選択した場合、第２メモ
リ３０は完全に第１メモリ１４の拡張メモリとし
て作用し、しかもメモリ領域までマイクロコード
に制御されることになる。このように、電子スイ
ツチ２０及び２６、並びにMUX２４は夫々独立
に制御でき、種々の選択組合せが可能であり、第
２メモリ３０を多角的に利用できる。
択した場合、第１メモリ１４から領域制御信号が
発生する毎に領域制御回路（カウンタ）２８が増
分し、第２メモリ３０のメモリ領域が更新、即ち
次のメモリ領域になる。よつて、第２メモリ３０
のメモリ領域は、第１メモリ１４のマイクロコー
ド（領域制御信号）に制御される。即ち、メモリ
領域を更新するときは、第１メモリ１４の対応す
るワードの領域制御信号を「１」とし、メモリ領
域を更新しないときは、対応するワードの領域制
御信号を「０」とする。MUX２４がプログラ
ム・カウンタ１８を選択した場合、第２メモリ３
０の各メモリ領域おけるアドレスはプログラム・
カウンタ１８が指定する。したがつて、電子スイ
ツチ２０及び２６が第１クロツク発生器１０及び
第１メモリ１４を夫々選択し、MUX２４がプロ
グラム・カウンタ１８を選択した場合、第２メモ
リ３０は完全に第１メモリ１４の拡張メモリとし
て作用し、しかもメモリ領域までマイクロコード
に制御されることになる。このように、電子スイ
ツチ２０及び２６、並びにMUX２４は夫々独立
に制御でき、種々の選択組合せが可能であり、第
２メモリ３０を多角的に利用できる。
上述は本発明の好適な実施例について説明した
が、本発明の要旨を逸脱することなく種々の変形
及び変更が可能である。例えば、上述の実施例
は、第１メモリからの領域制御信号及びアドレ
ス・カウンタからの第２アドレス信号の残りの部
分は１ビツトであり、この１ビツトが「１」の毎
にカウンタである領域制御回路が計数を進め、そ
の計数出力で第２メモリのメモリ領域を選択して
いる。この場合、メモリ領域の選択はその次の領
域しか選択できない。しかし、領域制御信号及び
第２アドレス信号の残りの部分を複数ビツトと
し、領域制御回路をレジスタとして、第２メモリ
の任意のメモリ領域を直接選択してもよい。ま
た、この場合、メモリ領域を選択する信号が第１
メモリ及びアドレス・カウンタから常に発生され
るならば、レジスタは不要となる。更に第２メモ
リを複数個並列に設けてもよいし、選択手段は機
械的スイツチでもよい。
が、本発明の要旨を逸脱することなく種々の変形
及び変更が可能である。例えば、上述の実施例
は、第１メモリからの領域制御信号及びアドレ
ス・カウンタからの第２アドレス信号の残りの部
分は１ビツトであり、この１ビツトが「１」の毎
にカウンタである領域制御回路が計数を進め、そ
の計数出力で第２メモリのメモリ領域を選択して
いる。この場合、メモリ領域の選択はその次の領
域しか選択できない。しかし、領域制御信号及び
第２アドレス信号の残りの部分を複数ビツトと
し、領域制御回路をレジスタとして、第２メモリ
の任意のメモリ領域を直接選択してもよい。ま
た、この場合、メモリ領域を選択する信号が第１
メモリ及びアドレス・カウンタから常に発生され
るならば、レジスタは不要となる。更に第２メモ
リを複数個並列に設けてもよいし、選択手段は機
械的スイツチでもよい。
上述の如く本発明によれば、第２メモリは複数
のメモリ領域を有し、このメモリ領域は第１メモ
リからの領域制御信号でも、アドレス・カウンタ
からの第２アドレス信号の残りの部分でも選択で
きる。また、第２メモリの各メモリ領域における
アドレスは、プログラム・カウンタからの第１ア
ドレスでも、第２アドレスの一部でも指定でき
る。更に、第２アドレスの周波数は第１アドレス
の周波数と独立に制御もできるし、同じくするこ
ともできる。よつて、本発明はこれら種々の組合
せにより、デジタル・パターン発生器の機能を大
巾に拡張できる。
のメモリ領域を有し、このメモリ領域は第１メモ
リからの領域制御信号でも、アドレス・カウンタ
からの第２アドレス信号の残りの部分でも選択で
きる。また、第２メモリの各メモリ領域における
アドレスは、プログラム・カウンタからの第１ア
ドレスでも、第２アドレスの一部でも指定でき
る。更に、第２アドレスの周波数は第１アドレス
の周波数と独立に制御もできるし、同じくするこ
ともできる。よつて、本発明はこれら種々の組合
せにより、デジタル・パターン発生器の機能を大
巾に拡張できる。
添付図は本発明の好適な一実施例のブロツク図
である。 図において、１０は第１クロツク発生器、１２
は第２クロツク発生器、１４は第１メモリ、１８
はプログラム・カウンタ、２２はアドレス・カウ
ンタ、２４は選択手段、３０は第２メモリであ
る。
である。 図において、１０は第１クロツク発生器、１２
は第２クロツク発生器、１４は第１メモリ、１８
はプログラム・カウンタ、２２はアドレス・カウ
ンタ、２４は選択手段、３０は第２メモリであ
る。
Claims (1)
- １ 実行制御信号、領域制御信号、及びデジタ
ル・パターンを記憶した第１メモリと、第１クロ
ツク信号を発生する第１クロツク発生器と、上記
第１クロツク信号及び上記第１メモリから読出さ
れた上記実行制御信号に応じて第１アドレス信号
を発生するプログラム・カウンタと、複数のメモ
リ領域を有し、該メモリ領域の各々にデジタル・
パターンを記憶した第２メモリと、第２クロツク
信号を発生する第２クロツク発生器と、上記第１
クロツク信号又は上記第２クロツク信号を計数し
て第２アドレス信号を発生するアドレス・カウン
タと、上記第１アドレス信号又は上記第２アドレ
ス信号の一部を選択する選択手段とを具え、上記
第１アドレス信号により上記第１メモリをアドレ
ス指定し、上記第１メモリから読出された領域制
御信号又は上記第２アドレス信号の残り部分によ
り上記第２メモリのメモリ領域を選択し、上記選
択手段が選択した上記第１アドレス信号又は上記
第２アドレス信号の一部により上記第２メモリの
各メモリ領域内のアドレスを指定し、上記第１メ
モリ及び上記第２メモリからデジタル・パターン
を得ることを特徴とするデジタル・パターン発生
器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090445A JPS60233741A (ja) | 1984-05-07 | 1984-05-07 | デジタル・パタ−ン発生器 |
| US06/694,599 US4692886A (en) | 1984-05-07 | 1985-01-24 | Digital pattern generator |
| CA000477364A CA1241074A (en) | 1984-05-07 | 1985-03-25 | Digital pattern generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090445A JPS60233741A (ja) | 1984-05-07 | 1984-05-07 | デジタル・パタ−ン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60233741A JPS60233741A (ja) | 1985-11-20 |
| JPH0454909B2 true JPH0454909B2 (ja) | 1992-09-01 |
Family
ID=13998816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59090445A Granted JPS60233741A (ja) | 1984-05-07 | 1984-05-07 | デジタル・パタ−ン発生器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4692886A (ja) |
| JP (1) | JPS60233741A (ja) |
| CA (1) | CA1241074A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4834329A (en) * | 1987-05-29 | 1989-05-30 | Michael Delapp | Monitor support for a terminal |
| US4891778A (en) * | 1988-12-23 | 1990-01-02 | Raytheon Company | Discrete coherent chirp generator |
| JP2820462B2 (ja) * | 1989-10-31 | 1998-11-05 | 日本ヒューレット・パッカード株式会社 | データ列発生装置 |
| US4980585A (en) * | 1989-12-01 | 1990-12-25 | Intel Corporation | Method and apparatus for synthesizing digital waveforms |
| KR100566464B1 (ko) * | 1995-01-31 | 2006-03-31 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체 메모리 장치 |
| US5913258A (en) * | 1997-03-11 | 1999-06-15 | Yamaha Corporation | Music tone generating method by waveform synthesis with advance parameter computation |
| JP3901825B2 (ja) * | 1998-02-13 | 2007-04-04 | 富士通株式会社 | 波形生成装置及び方法 |
| US6928027B2 (en) * | 2003-04-11 | 2005-08-09 | Qualcomm Inc | Virtual dual-port synchronous RAM architecture |
| JP4192229B2 (ja) * | 2006-04-21 | 2008-12-10 | テクトロニクス・インターナショナル・セールス・ゲーエムベーハー | データ発生装置 |
| US20080133175A1 (en) * | 2006-12-03 | 2008-06-05 | Lobuono Mark Anthony | Test interface for software-based sequence of event recording systems |
| US8359504B1 (en) | 2010-05-18 | 2013-01-22 | Advanced Testing Technologies, Inc. | Digital functional test system |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420712A (en) * | 1977-07-15 | 1979-02-16 | Seiko Epson Corp | Electronic sounding apparatus |
| JPS6029959B2 (ja) * | 1977-11-08 | 1985-07-13 | ヤマハ株式会社 | 電子楽器 |
| US4198683A (en) * | 1978-05-01 | 1980-04-15 | Tektronix, Inc. | Multiple waveform storage system |
| WO1980001215A1 (en) * | 1978-12-11 | 1980-06-12 | Microskill Ltd | An output processing system for a digital electronic musical instrument |
| US4342245A (en) * | 1979-10-26 | 1982-08-03 | Norlin Industries, Inc. | Complex waveform generator for musical instrument |
| JPS56117291A (en) * | 1980-02-20 | 1981-09-14 | Matsushita Electric Ind Co Ltd | Electronec musical instrument |
| DE3023580C2 (de) * | 1980-06-24 | 1982-04-01 | Matth. Hohner Ag, 7218 Trossingen | Verfahren zur Phasensynchronisation digital synthetisierter Töne eines Musikinstruments und Schaltungsanordnung zur Durchführung des Verfahrens |
| JPS5792399A (en) * | 1980-11-29 | 1982-06-08 | Nippon Musical Instruments Mfg | Electronic musical instrument |
-
1984
- 1984-05-07 JP JP59090445A patent/JPS60233741A/ja active Granted
-
1985
- 1985-01-24 US US06/694,599 patent/US4692886A/en not_active Expired - Fee Related
- 1985-03-25 CA CA000477364A patent/CA1241074A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4692886A (en) | 1987-09-08 |
| CA1241074A (en) | 1988-08-23 |
| JPS60233741A (ja) | 1985-11-20 |
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