JP4192229B2 - データ発生装置 - Google Patents

Description

本発明は、高速なデータを発生できるデータ発生装置に関し、特にトリガ信号が到着してから実質的なデータ出力を開始するまでの時間の変動を減少させたデータ発生装置に関する。

データ発生装置は、任意のデータ・パターンを予めメモリに記憶し、これを読み出すことでデータを出力する。データ・パターンの速度は、より高速なものが求められているが、メモリのデータ読み出し速度には限界があるため、メモリからは並列にデータを読み出し、これを並直列（パラレル・シリアル）変換することによって、データ・パターンの速度を上げることが行われている。生成された直列データは、そのままデジタル・データとして用いても良いし、複数をまとめて高速な並列データとし、これをデジタル・アナログ変換すれば、アナログ信号を生成できる。こうしたアナログ信号生成機能を有する装置は、信号発生装置と呼ばれ、例えば、米国テクトロニクス社製ＡＷＧシリーズが知られている。

信号発生装置の利用方法の１つに、開発途中製品中の未完成回路ブロックの代用がある。この場合、完成した回路ブロックからの特定の信号に応答して、未完成回路ブロックが完成したら出力するであろう信号を信号発生装置が完成回路ブロックに供給する、といった利用がなされる。これによって、製品の全回路ブロックが完成していなくても、完成した回路ブロックから動作試験が行える。このとき、信号発生装置はこの特定信号に応じて信号出力を開始するので、出力開始を誘発する（Trigger）意味で、以下ではこの特定信号をトリガ信号と呼ぶ。信号発生装置の一部を構成するデータ発生装置において、トリガ信号に応じたデータ生成機能を実現する回路として、従来から、以下の２つが知られている。

図１は、従来のデータ発生装置の１例を示すブロック図である。クロック発生回路１２は、クロック・ゲート回路１４に連続的なクロックＣＬＫを供給する。クロック・ゲート回路１４は、トリガ信号に応じてクロックＣＬＫを同期的にイネーブルする。並直列変換回路１６はゲートされたクロックＣＬＫによって動作する。また、並直列変換回路１６は、クロックＣＬＫを分周した分周クロックを出力し、これによってデータ・パターン発生回路１０は動作する。この場合の分周比は、並列データのビット数に応じて定める。例えば、並列データが１６ビットであれば、分周比を１６とする。分周クロックもトリガ信号に応じてイネーブルされるので、結果としてデータ・パターン発生回路１０は並列データをトリガ信号に応じて出力することになる。

図２は、従来のデータ発生装置の他の例を示すブロック図である。図１に対応する機能を有するものは、同じ符号を付して説明する。クロック発生回路１２は、並直列変換回路１６に連続的なクロックＣＬＫを供給する。並直列変換回路１６は、クロックＣＬＫを分周した分周クロックを連続的にデータ・パターン発生回路１０に供給する。データ・パターン発生回路１０は、トリガ入力端子を有し、トリガ信号の入力を受けると直列データ生成用に並列データの供給を開始する。この並列データを並直列変換回路１６は、直列データに変換する。

図１に示す回路では、クロックＣＬＫ（又は分周クロック）は、トリガ信号の入力時点を受けてから出力されるので、トリガ信号の入力時点に対してクロックＣＬＫの位相には遅延が発生する。こうした遅延を除去する方法としては、例えば、ＤＬＬ（Delay Locked Loop）を用いて、クロックＣＬＫを意図的に１周期近く遅延（周回遅れに）させることによって、遅延していないのと同じ位相関係にしてしまう手法が知られている。ところが、図１に示す従来例では、クロックＣＬＫ及び分周クロックは、トリガ信号に応じてゲートされるため、連続的に供給されない。このため、ＤＬＬ（Delay Locked Loop）を用いる手法は利用できない。

一方、図２に示す従来例では、クロックＣＬＫおよび分周クロックが連続的であるため、ＰＬＬ又はＤＬＬを用いた上述のロジック回路の高速化が可能である。しかし、分周クロックのタイミングで直列データの出力を開始するため、トリガ信号到着時点から直列データの出力開始時点までの時間が変動する（ジッタが大きい）問題があった。図３は、トリガ信号の到着時点と、分周クロックとの関係を示すタイミング図である。例えば、並直列変換回路１６が１６対１の動作を行うものとすると、分周クロックはクロック発生回路が出力するクロックＣＬＫの１６倍の周期になる。よって、トリガ信号に対する直列データ出力開始時点は、クロックＣＬＫの周期の１６倍の不確定さを持つことになる。

そこで、ＤＬＬを用いた上述のロジック回路の高速化の手法が利用可能な図２に示す回路の利点は生かしつつ、クロックＣＬＫの周期より数倍大きな不確定さを減少させるための回路が、特願２００５−４９０６９（特許文献１）に開示されている。図４は、特許文献１に開示された発明の機能ブロック図である。また、図５は、トリガ検出回路８の機能ブロック図である。この発明では、位相シフト回路２０で４つの互いに異なる位相関係にシフトされた分周クロックを生成し、これらでトリガ信号の到着時点を検出している。そして、検出した位相情報に基づいて、並列データを組み替えてから並直列変換を行っている。
特願２００５−４９０６９

上述のとおり、トリガ信号を受けてから、所望のデータ発生開始までの時間を一定に維持すること望まれている。しかも、クロックが高速になっている現状から、トリガ信号を受ける前においてもクロックに従って回路を動作させ続けている必要がある。特許文献１に開示された発明も、その１つの解決方法であるが、本発明ではもう一つ異なる方法によって、これら課題を解決しようとするものである。

本発明は、トリガ信号が到着してから実質的なデータ出力を開始するまでの時間の変動を減少させたデータ発生装置に関する。ＲＡＭなどで構成される記憶手段は、第１クロックに従って並列データを供給する。アドレス供給手段は、記憶手段にアドレスを供給する。カウンタ手段は、第１クロックの周期毎にカウント値が循環するもので、第１クロックよりも高速な第２クロックをカウントする。第１クロックは、例えば、第２クロックを分周することで生成すれば良い。ラッチ手段は、トリガ信号を受けたときのカウンタ手段のカウント値を保持し、データ組み替え手段に供給する。データ組み替え手段は、このカウント値に応じ、第１クロックに従って連続して読み出された並列データからデータを組み替えた組み替え並列データを生成する。そして、並直列変換手段によって組み替え並列データを並直列変換する。このとき、トリガ信号を受ける前においては、アドレス供給手段が同じアドレスを記憶手段に供給するようにすると良い。

また、本発明を別の観点から見れば、第１クロックに従って記憶手段から並列データを読み出す機能と、トリガ信号を受けるまで同じアドレスを記憶手段に供給し、トリガ信号を受けるとアドレスを進めるアドレス供給機能と、第１クロックよりも高速な第２クロックをカウントし、第１クロックの周期毎にカウント値が循環するカウンタ機能と、トリガ信号を受けたときのカウント値を保持するラッチ機能と、第１クロックに従って連続して読み出された並列データからカウント値に応じてデータを組み替えた組み替え並列データを生成するデータ組み替え機能と、組み替え並列データを並直列変換する並直列変換機能とを具えるデータ発生装置である。

本発明によれば、トリガ信号と第１クロックとの時間関係に応じて、第１クロックに従って連続して読み出された並列データを組み替えてから直列データに変換している。これによって、並列データをメモリから読み出す第１クロックの周期が、直列データの転送に使用される第２クロックの周期よりも長いにもかかわらず、直列データに変換したとき、トリガ信号の到着時点から実質的なデータの出力開始までの時間変動を減少させることができる。トリガ信号が到着する前は、アドレスを進めずにメモリから同じデータを出力することで、実質的にはデータ出力を停止しているのと同じ状態としつつ、装置の回路は動作しているので、トリガ信号が到着してから回路を動作させるよりも、安定した動作が可能であると同時に、ＤＬＬ等を用いたクロック位相調整による回路動作の高速化も実現できる。

図６は、本発明の一実施例によるデータ発生装置の機能ブロック図である。図示せずも、データ発生装置全体はＣＰＵによってその動作が制御される。アドレス・カウンタ５２は、分周クロックD_CLKに従って、メモリ５４にアドレスを供給する。なお、分周クロックD_CLKは、後述するクロックCLKを１６分の１に分周したものである。また、クロックCLKは、後述の並直列変換回路（Ｐ／Ｓ）６０が出力する直列データの動作の基準となるものである。トリガ情報ラッチ６４がトリガ信号を受けると、トリガ・ラッチ・ゲート信号がＨ（ハイ）となってゲート５０が開き、分周クロックD_CLKがアドレス・カウンタ５２に供給されるようになる。よって、アドレス・カウンタ５２は、トリガ信号を受ける前は同じアドレスをメモリ５４に供給し続け、トリガ信号を受けるとアドレスを進める。

メモリ５４は、ユーザが所望するデータを各アドレスに並列データで記憶しており、分周クロックD_CLKに従って、ラッチ５６とマルチプレクサ（ＭＵＸ）５８に供給する。ここでは、並列データが１６ビットの例を示す。ラッチ５６は、分周クロックD_CLKに従って並列データをラッチし、マルチプレクサ（ＭＵＸ）５８に供給する。マルチプレクサ（ＭＵＸ）５８は、第１入力端子Ｉ_１にメモリ５４からの並列データを受け、第２入力端子Ｉ_２にラッチ５６からの並列データを受ける。第２入力端子Ｉ_２に入力される並列データは、第１入力端子Ｉ_１に入力されるものと比較して、分周クロックD_CLKの１クロック分だけ遅延している。

１６進カウンタ６２は、分周クロックD_CLKでクリアされ、クロックCLKをカウントし、カウント値をトリガ情報ラッチ６４に供給する。なお、分周クロックD_CLKによる１６進カウンタ６２のクリアは、電源投入時やリセット時などだけとしても良い。分周クロックD_CLKはクロックCLKを１６分の１に分周したものであるから、１６進カウンタ６２のカウント値は、分周クロックD_CLKの周期で循環する。トリガ情報ラッチ６４は、トリガ信号を受けると、ゲート信号をＨ（ハイ）にすると同時に、１６進カウンタ６２のカウント値をラッチし、ラッチ・カウント値としてマルチプレクサ５８に供給する。このラッチ・カウント値は、分周クロックD_CLKの周期中のどのタイミングでトリガ信号が到着したかを、分周クロックの１６分の１の分解能で示す値と考えることができる。マルチプレクサ５８は、トリガ情報ラッチ６４からのラッチ・カウント値に応じて、第１及び第２入力端子Ｉ_１及びＩ_２に入力された２つの分周クロックにまたがる合計３２ビットの並列データから、選択的に組み替えた１６ビットの組み替え並列データを生成する。並直列変換回路６０は、マルチプレクサ５８からの組み替え並列データをクロックCLKに従って直列データに変換する。同様にして生成された直列データ複数まとめ、デジタル・アナログ変換回路（ＤＡＣ、図示せず）でアナログ信号に変換すれば、高周波数のアナログ信号を生成できる。また、必要に応じて、この直列データをそのまま被測定回路に供給しても良い。

図７及び図８は、マルチプレクサ５８の入出力データとトリガ信号のタイミング関係を示すタイミング・チャートである。説明の都合上、並列データは、アルファベット順にＡ０〜Ａ１５、Ｂ０〜Ｂ１５、Ｃ０〜Ｃ１５…と順次メモリ５４から供給されるものとする。期間Ｔ０〜Ｔ３は、それぞれ分周クロックの１周期であり、クロックCLKの１６周期に相当する。なお、クロックCLKについては、簡単のため、図示していない。以下、期間Ｔ１において、トリガ信号が到着したとして説明する。

詳細には、図７では、トリガ信号が期間Ｔ１の始まりから、５つ目のクロックCLKで到着したとする。このとき１６進カウンタ６２は、カウント値として十進数表示で５を出力しているので、トリガ情報ラッチ６４はカウント値５をラッチし、マルチプレクサ５８にラッチ・カウント値５を供給し続ける。同時にトリガ・ラッチ・ゲート信号をＨにラッチする。なお、ラッチ・カウント値の初期値は０である。マルチプレクサ５８は、ラッチ・カウント値５に応じて、第２入力端子Ｉ_２に入力されている並列データ中からＢ１１〜Ｂ１５の５ビットのデータを選択し、第１入力端子Ｉ_１に入力されている並列データ中からＣ０〜Ｃ１０の１１ビットのデータを選択することによってデータを組み替え、１６ビットの新たな組み替え並列データを生成し、期間Ｔ２で供給する。期間Ｔ３以降も、分周クロックで連続して読み出された１対の並列データ間で同じ組み替えの関係を維持する。

トリガ信号が到着するまでは、アドレス・カウンタ５２は同じアドレスをメモリ５４に供給しているので、Ｃ０〜Ｃ１５までの並列データは、アルファベットが異なっても、データの内容は同じである。よって、実質的には、データの出力が停止しているとみなすことができる。トリガ信号の到着によってゲート５０が開き、アドレスが進むので、図７の例では、Ｄ０〜Ｄ１５の並列データから、それまでのデータと異なる内容のデータ供給が始まり、これがデータの実質的な出力開始となる。

図８では、トリガ信号が期間Ｔ１の始まりから、１２個目のクロックCLKで到着したとする。ラッチ・カウント値は１２となり、マルチプレクサ５８は、これに従って並列データの組み替えを行う。具体的には、第２入力端子Ｉ_２に入力されている並列データ中からＢ４〜Ｂ１５の１２ビットのデータを選択し、第１入力端子Ｉ_１に入力されている並列データ中から残りの４ビットであるＣ０〜Ｃ３のデータを選択し、１６ビットの新たな組み替え並列データを生成する。

並直列変換回路６０で直列データに変換された時点におけるトリガ信号到着時点とデータＤ０の開始時点の時間差は、図７及び図８のどちらの場合においても、分周クロックの２周期、即ち、クロックCLKの３２周期で一定なことがわかる。この時間差の変動幅（ジッタ）は、クロックCLKの１周期以内となる。

トリガ信号が到着するまでの並列データの各ビットの全ては、例えば、ユーザが出力したいデータ列の一番先頭のデータとすれば良い。もし最終的にＤＡＣを用いてアナログ信号を生成する場合であって、ユーザが出力したいアナログ信号の最初の出力電圧が例えば0.5ボルトであれば、トリガ信号が到着するまでの並列データの各ビット全てを、0.5ボルトに対応したデータとすれば良い。これによってデータ発生装置は、常に分周クロックD_CLK又はクロックCLKを受けて、回路は動作し続けるものの、実質的にはデータ出力が止まっているとみなせる。そして、トリガ信号が到着すると、クロック１周期分の誤差内で一定時間後に実質的なデータ（上述例のデータＤ０）の出力を開始できる。また、トリガ信号の到着前も回路は動作し続けるので、安定動作を確保でき、ＤＬＬによるクロックの位相調整による高速化も適用できる。

以上、好適な実施例に基づいて本発明を説明してきたが、種々の変更が可能である。例えば、１６進カウンタ６２の代わりに、分周クロックの１周期でカウント値が循環するものの２、４又は８クロック毎にカウント・アップするカウンタを用いても良い。言い換えると、分周クロックの周期よりは短く、クロックの周期よりは長い周期でカウント・アップするようにしても良い。これによれば、トリガ信号の到着から実質的なデータ（上述例のデータＤ０に相当）の出力を開始するまでの時間の変動幅が、上述の実施例に比較して大きくなるが、マルチプレクサ５８等の回路構成を簡素化できる利点がある。

従来のデータ発生装置の１例を示すブロック図である。 従来のデータ発生装置の他の例を示すブロック図である。 図２に示す装置におけるトリガ信号到着とデータ出力のタイミング関係を示す図である。 従来のデータ発生装置の更に他の例を示すブロック図である。 図４に示す位相シフト回路の具体例の一例の機能ブロック図である。 本発明によるデータ発生装置の一例の機能ブロック図である。 本発明によるデータ発生装置におけるトリガ信号到着時点と、実質的なデータ出力との時間関係の一例を示す図である。 本発明によるデータ発生装置におけるトリガ信号到着時点と、実質的なデータ出力との時間関係の他例を示す図である。

符号の説明

５０ ゲート回路
５２ アドレス・カウンタ
５４ メモリ
５６ ラッチ
５８ マルチプレクサ
６０ 並直列変換回路
６２ １６進カウンタ
６４ トリガ情報ラッチ

Claims (3)

1. 第１クロックに従って並列データを供給する記憶手段と、
   上記記憶手段にアドレスを供給するアドレス供給手段と、
   上記第１クロックよりも高速な第２クロックをカウントし、上記第１クロックの周期毎にカウント値が循環するカウンタ手段と、
   トリガ信号を受けたときの上記カウンタ手段のカウント値を保持するラッチ手段と、
   上記第１クロックに従って連続して読み出された上記並列データから上記カウント値に応じてデータを組み替えた組み替え並列データを生成するデータ組み替え手段と、
   上記組み替え並列データを並直列変換する並直列変換手段とを具えるデータ発生装置。
2. 上記トリガ信号を受ける前においては、上記アドレス供給手段が同じアドレスを上記記憶手段に供給することを特徴とする請求項１記載のデータ発生装置。
3. 第１クロックに従って記憶手段から並列データを読み出す機能と、
   トリガ信号を受けるまで同じアドレスを上記記憶手段に供給し、上記トリガ信号を受けると上記アドレスを進めるアドレス供給機能と、
   上記第１クロックよりも高速な第２クロックをカウントし、上記第１クロックの周期毎にカウント値が循環するカウンタ機能と、
   上記トリガ信号を受けたときの上記カウント値を保持するラッチ機能と、
   上記第１クロックに従って連続して読み出された上記並列データから上記カウント値に応じてデータを組み替えた組み替え並列データを生成するデータ組み替え機能と、
   上記組み替え並列データを並直列変換する並直列変換機能とを具えるデータ発生装置。

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