JP2000099188A - クロック切替回路 - Google Patents
クロック切替回路Info
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
Abstract
(57)【要約】
【課題】 回路の大規模化を招くことなく、多様な周期
のクロック信号を生成可能にするとともに、ハザードの
発生を抑えるクロック切替回路提供する。 【解決手段】 所望の周波数に対応する値を格納する設
定手段４と、マスタクロックを計数する計数手段２と、
計数手段２が設定手段４に格納された値を計数する毎
に、マスタクロックを所定時間遅延して抽出する抽出手
段３を設ける。
のクロック信号を生成可能にするとともに、ハザードの
発生を抑えるクロック切替回路提供する。 【解決手段】 所望の周波数に対応する値を格納する設
定手段４と、マスタクロックを計数する計数手段２と、
計数手段２が設定手段４に格納された値を計数する毎
に、マスタクロックを所定時間遅延して抽出する抽出手
段３を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、回路動作の基本信号と
なるクロック信号を生成する回路に関し、特に、クロッ
ク信号を、設定可能な複数の周波数の中の所望の周波数
を有するクロック信号に切り替える回路に関する。情報
処理装置内の回路で消費される電力を抑える方法の一つ
として、回路の動作速度を遅くする方法がある。回路の
動作速度を遅くするには、回路を動作させるクロック信
号の周波数を遅くすることで実現でき、クロック信号を
所望の周波数を有するクロック信号に切り替える種々の
回路が知られている。
なるクロック信号を生成する回路に関し、特に、クロッ
ク信号を、設定可能な複数の周波数の中の所望の周波数
を有するクロック信号に切り替える回路に関する。情報
処理装置内の回路で消費される電力を抑える方法の一つ
として、回路の動作速度を遅くする方法がある。回路の
動作速度を遅くするには、回路を動作させるクロック信
号の周波数を遅くすることで実現でき、クロック信号を
所望の周波数を有するクロック信号に切り替える種々の
回路が知られている。
【０００２】
【従来技術】図６に第１の従来のクロック切替回路を示
す。図６において、５１はクロック生成回路、５２は設
定レジスタ、５３はセレクタである。クロック生成回路
５１は、複数の周波数のクロック信号を生成し、各周波
数のクロック信号をセレクタ５３に出力する。設定レジ
スタは５２はｎビットのデータが格納されるレジスタで
あり、目標とするクロック周波数に対応する値が格納さ
れる。セレクタ５３は、クロック生成回路５１が生成し
た複数の周波数のクロック信号の中から、設定レジスタ
に格納された値に対応する周波数のクロック信号を選択
する。
す。図６において、５１はクロック生成回路、５２は設
定レジスタ、５３はセレクタである。クロック生成回路
５１は、複数の周波数のクロック信号を生成し、各周波
数のクロック信号をセレクタ５３に出力する。設定レジ
スタは５２はｎビットのデータが格納されるレジスタで
あり、目標とするクロック周波数に対応する値が格納さ
れる。セレクタ５３は、クロック生成回路５１が生成し
た複数の周波数のクロック信号の中から、設定レジスタ
に格納された値に対応する周波数のクロック信号を選択
する。
【０００３】ここで、クロック生成回路５１は、４種類
の周波数のクロック信号ＣＬＫ０〜ＣＬＫ３を生成し、
設定レジスタ５２は、４種類のクロック信号を設定可能
にすべく、２ビットの値を格納するものとする。図７
は、第１の従来のクロック切替回路における動作タイム
チャートである。図７を用いて、クロック信号をＣＬＫ
１からＣＬＫ２、ＣＬＫ２からＣＬＫ１に切り替える動
作を説明する。
の周波数のクロック信号ＣＬＫ０〜ＣＬＫ３を生成し、
設定レジスタ５２は、４種類のクロック信号を設定可能
にすべく、２ビットの値を格納するものとする。図７
は、第１の従来のクロック切替回路における動作タイム
チャートである。図７を用いて、クロック信号をＣＬＫ
１からＣＬＫ２、ＣＬＫ２からＣＬＫ１に切り替える動
作を説明する。
【０００４】設定レジスタ５２の値がＣＬＫ１に対応す
る「０１」が格納されている間、セレクタ５３はＣＬＫ
１を選択的に出力する。クロック信号の切替は、ユーザ
ーの要求、或いはＣＰＵの判断によって発生する。クロ
ック信号をＣＬＫ１からＣＬＫ２に切り替える指示が発
生すると、設定レジスタ５２の値がＣＬＫ１を示す「０
０」からＣＬＫ２を示す「０１」に変更される。レジス
タ５３は、設定レジスタ５２に格納される値が変化した
ことに応答して、ＣＬＫ２を選択的に出力する。
る「０１」が格納されている間、セレクタ５３はＣＬＫ
１を選択的に出力する。クロック信号の切替は、ユーザ
ーの要求、或いはＣＰＵの判断によって発生する。クロ
ック信号をＣＬＫ１からＣＬＫ２に切り替える指示が発
生すると、設定レジスタ５２の値がＣＬＫ１を示す「０
０」からＣＬＫ２を示す「０１」に変更される。レジス
タ５３は、設定レジスタ５２に格納される値が変化した
ことに応答して、ＣＬＫ２を選択的に出力する。
【０００５】また、ＣＬＫ２からＣＬＫ１に戻す指示が
発生すると、設定レジスタ５２の値は「０１」から「０
０」に戻り、セレクタ５３は、設定レジスタ５２に格納
される値の変化に応答して、ＣＬＫ１を選択的に出力す
る。図６に示される第１の従来のクロック切替回路で
は、設定レジスタ５２の値が変化した瞬間にクロック信
号が切り替わる構成である。従って、設定値の変化のタ
イミングによっては、セレクタ５３の出力にハザードが
発生し、セレクタ５３から出力されるクロック信号を受
けて動作する回路が誤動作するという問題が生じる。例
えば、選択したいクロック信号のパルスが立ち下がる直
前に、そのクロック信号を指定する値が設定レジスタ５
２に設定されると、わずかな時間幅を持つパルス（ハザ
ード）がセレクタ５３から出力される。
発生すると、設定レジスタ５２の値は「０１」から「０
０」に戻り、セレクタ５３は、設定レジスタ５２に格納
される値の変化に応答して、ＣＬＫ１を選択的に出力す
る。図６に示される第１の従来のクロック切替回路で
は、設定レジスタ５２の値が変化した瞬間にクロック信
号が切り替わる構成である。従って、設定値の変化のタ
イミングによっては、セレクタ５３の出力にハザードが
発生し、セレクタ５３から出力されるクロック信号を受
けて動作する回路が誤動作するという問題が生じる。例
えば、選択したいクロック信号のパルスが立ち下がる直
前に、そのクロック信号を指定する値が設定レジスタ５
２に設定されると、わずかな時間幅を持つパルス（ハザ
ード）がセレクタ５３から出力される。
【０００６】また、設定可能な周波数の種類を増やすと
クロック生成回路５１が大規模化し、多数のクロック信
号の中から所定の１つを選択するセレクタも複雑化且つ
大規模化するという問題が生じる。上記問題を解決する
ため、一定の周波数を持つマスタクロック信号のパルス
を設定された時間が経過する毎に抽出することにより、
希望の周波数を持つクロック信号を生成するクロック切
替回路が存在する。図８に、第２の従来におけるクロッ
ク切替回路を示す。
クロック生成回路５１が大規模化し、多数のクロック信
号の中から所定の１つを選択するセレクタも複雑化且つ
大規模化するという問題が生じる。上記問題を解決する
ため、一定の周波数を持つマスタクロック信号のパルス
を設定された時間が経過する毎に抽出することにより、
希望の周波数を持つクロック信号を生成するクロック切
替回路が存在する。図８に、第２の従来におけるクロッ
ク切替回路を示す。
【０００７】図８において、６１はマスタクロック発生
回路、６２はカウンタ、６３は設定レジスタ、６４はア
ンド回路である。ここで、クロック発生回路６１は或る
周波数を持つマスタクロック信号を出力し、カウンタ６
２はマスタクロック発生回路６１が発生するパルスを計
数する。設定レジスタ６３には、希望の周波数に対応す
る数値が格納され、カウンタ６２は設定レジスタ６３に
設定された値だけマスタクロック信号のパルスを計数す
るとキャリー信号を出力する。アンド回路６４は、クロ
ック発生回路６１のクロックパルスとカウンタ６２のキ
ャリー信号の論理積をとる。
回路、６２はカウンタ、６３は設定レジスタ、６４はア
ンド回路である。ここで、クロック発生回路６１は或る
周波数を持つマスタクロック信号を出力し、カウンタ６
２はマスタクロック発生回路６１が発生するパルスを計
数する。設定レジスタ６３には、希望の周波数に対応す
る数値が格納され、カウンタ６２は設定レジスタ６３に
設定された値だけマスタクロック信号のパルスを計数す
るとキャリー信号を出力する。アンド回路６４は、クロ
ック発生回路６１のクロックパルスとカウンタ６２のキ
ャリー信号の論理積をとる。
【０００８】よって、図９のクロック切替回路は、マス
タクロック発生回路６１が出力するパルスを、設定レジ
スタ６３に格納された値に応じた時間間隔で抽出するこ
とにより、所定の周波数のクロック信号を生成する。図
９のクロック切替回路によると、マスタクロック発生回
路は、或る１つの周波数のパルスを発生すればよいた
め、回路の小型化が実現できる。また、クロック信号が
切り替わるタイミングは、設定レジスタへの値の格納の
タイミングに依存せず、マスタクロック信号に同期す
る。
タクロック発生回路６１が出力するパルスを、設定レジ
スタ６３に格納された値に応じた時間間隔で抽出するこ
とにより、所定の周波数のクロック信号を生成する。図
９のクロック切替回路によると、マスタクロック発生回
路は、或る１つの周波数のパルスを発生すればよいた
め、回路の小型化が実現できる。また、クロック信号が
切り替わるタイミングは、設定レジスタへの値の格納の
タイミングに依存せず、マスタクロック信号に同期す
る。
【０００９】
【発明が解決しようとする課題】しかし、カウンタ６２
が出力するキャリー信号の立上がり及び立下がりは、図
１０に示すようにマスタクロック信号のパルスの立ち上
がりよりも僅かな時間だけ遅れる。その結果、抽出され
るパルスの幅が若干短くなるほか、間引かれるはずのパ
ルスとキャリー信号とが僅かな時間だけ重なってしま
い、微小時間だけ出力される。従って、図９に示される
クロック切替回路を用いても、依然としてハザードの発
生の問題が残った。
が出力するキャリー信号の立上がり及び立下がりは、図
１０に示すようにマスタクロック信号のパルスの立ち上
がりよりも僅かな時間だけ遅れる。その結果、抽出され
るパルスの幅が若干短くなるほか、間引かれるはずのパ
ルスとキャリー信号とが僅かな時間だけ重なってしま
い、微小時間だけ出力される。従って、図９に示される
クロック切替回路を用いても、依然としてハザードの発
生の問題が残った。
【００１０】本発明では、上記問題点を解決すべく、回
路の大規模化を招くことなく、より多くの周波数の設定
が可能となるクロック生成回路を提供するとともに、ク
ロック信号の切り替えを最適なタイミングで実行し、ク
ロック信号にハザードを発生させないクロック切替回路
を提供することを目的とする。
路の大規模化を招くことなく、より多くの周波数の設定
が可能となるクロック生成回路を提供するとともに、ク
ロック信号の切り替えを最適なタイミングで実行し、ク
ロック信号にハザードを発生させないクロック切替回路
を提供することを目的とする。
【００１１】
【課題を解決する手段】本発明の請求項１のクロック切
替回路は、クロック信号の目標周期に対応する値を設定
する設定手段と、マスタクロック信号のパルスを計数す
る計数手段と、計数手段の計数値が設定手段の設定値に
達してから所定時間経つ毎に、マスタクロック信号のパ
ルスを抽出する抽出手段とを備える。
替回路は、クロック信号の目標周期に対応する値を設定
する設定手段と、マスタクロック信号のパルスを計数す
る計数手段と、計数手段の計数値が設定手段の設定値に
達してから所定時間経つ毎に、マスタクロック信号のパ
ルスを抽出する抽出手段とを備える。
【００１２】請求項１の発明によると、設定手段の設定
値に応じて、マスタクロック信号を複数の周期の何れか
１つの周期のクロック信号に切り替えるため、複数の周
波数のクロック信号を同時に生成する回路も、複数のク
ロック信号から所望の１つを選択する回路も不要とな
る。また、設定手段への値の設定のタイミングによら
ず、マスタクロック信号に同期したタイミングでクロッ
ク信号が切り替わるため、クロック信号の出力期間中に
設定値が変更してもハザードは発生しない。更に、クロ
ックパルスは、計数手段が設定手段における設定値だけ
計数する毎に発生するため、間引かれるはずのマスタク
ロック信号のパルスが出力されることはなく、ハザード
の発生が完全に抑えられる。
値に応じて、マスタクロック信号を複数の周期の何れか
１つの周期のクロック信号に切り替えるため、複数の周
波数のクロック信号を同時に生成する回路も、複数のク
ロック信号から所望の１つを選択する回路も不要とな
る。また、設定手段への値の設定のタイミングによら
ず、マスタクロック信号に同期したタイミングでクロッ
ク信号が切り替わるため、クロック信号の出力期間中に
設定値が変更してもハザードは発生しない。更に、クロ
ックパルスは、計数手段が設定手段における設定値だけ
計数する毎に発生するため、間引かれるはずのマスタク
ロック信号のパルスが出力されることはなく、ハザード
の発生が完全に抑えられる。
【００１３】請求項２の発明では、計数手段における計
数値が設定手段に設定された値だけ計数してから所定時
間後にマスタクロック信号を抽出する遅延手段を備え
る。請求項２の発明によると、マスタクロックの抽出の
タイミングが、計数手段における設定値の計数の完了か
らずれる。請求項３の発明では、計数手段が設定手段に
おける設定値だけ計数する毎に所定時間幅のキャリー信
号を出力し、遅延手段によってキャリー信号が遅延され
る。
数値が設定手段に設定された値だけ計数してから所定時
間後にマスタクロック信号を抽出する遅延手段を備え
る。請求項２の発明によると、マスタクロックの抽出の
タイミングが、計数手段における設定値の計数の完了か
らずれる。請求項３の発明では、計数手段が設定手段に
おける設定値だけ計数する毎に所定時間幅のキャリー信
号を出力し、遅延手段によってキャリー信号が遅延され
る。
【００１４】請求項３の発明によると、キャリー信号の
位相がマスタクロック信号の位相よりずれる。請求項４
の発明では、遅延されたキャリー信号の出力期間中に発
生するマスタクロックパルスを抽出する。請求項４の発
明によると、遅延されたキャリー信号の位相がマスタク
ロック信号とずれているため、キャリー信号とマスタク
ロック信号のパルスとの微妙なタイミングのずれが吸収
され、抽出されるパルスの幅をマスタクロック信号のパ
ルス幅に一致させることができる。
位相がマスタクロック信号の位相よりずれる。請求項４
の発明では、遅延されたキャリー信号の出力期間中に発
生するマスタクロックパルスを抽出する。請求項４の発
明によると、遅延されたキャリー信号の位相がマスタク
ロック信号とずれているため、キャリー信号とマスタク
ロック信号のパルスとの微妙なタイミングのずれが吸収
され、抽出されるパルスの幅をマスタクロック信号のパ
ルス幅に一致させることができる。
【００１５】請求項５の発明では、抽出手段は、計数手
段のキャリー出力をマスタクロック信号のパルスの幅以
上遅延する。請求項５の発明によると、１回のキャリー
信号と重なるマスタクロック信号のパルスを１つだけと
することができるため、微小期間だけキャリー信号と重
なるマスタクロック信号のパルスがなくなり、ハザード
の発生が防止できる。
段のキャリー出力をマスタクロック信号のパルスの幅以
上遅延する。請求項５の発明によると、１回のキャリー
信号と重なるマスタクロック信号のパルスを１つだけと
することができるため、微小期間だけキャリー信号と重
なるマスタクロック信号のパルスがなくなり、ハザード
の発生が防止できる。
【００１６】請求項６の発明では、計数手段は、マスタ
クロック信号のパルスの一方のエッジでパルスを計数
し、抽出手段は、マスタクロック信号のパルスの他方の
エッジでキャリー出力をラッチする。請求項６の発明に
よると、キャリー出力をマスタクロック信号のパルス幅
以上遅延することができ、上述したように、ハザードの
発生が防止される。
クロック信号のパルスの一方のエッジでパルスを計数
し、抽出手段は、マスタクロック信号のパルスの他方の
エッジでキャリー出力をラッチする。請求項６の発明に
よると、キャリー出力をマスタクロック信号のパルス幅
以上遅延することができ、上述したように、ハザードの
発生が防止される。
【００１７】請求項７の発明では、抽出手段は、フリッ
プフロップの出力とマスタクロック信号の論理積をとる
アンド回路を有する。請求項７の発明によると、マスタ
クロック信号の整数倍の周期を持ち、マスタクロック信
号のパルスと同じ幅を持つクロック信号が出力される。
プフロップの出力とマスタクロック信号の論理積をとる
アンド回路を有する。請求項７の発明によると、マスタ
クロック信号の整数倍の周期を持ち、マスタクロック信
号のパルスと同じ幅を持つクロック信号が出力される。
【００１８】
【発明の実施の形態】図１に、本発明のクロック切替回
路の概念図を示す。図１において、２は計数手段、３は
抽出手段、４は設定手段である。計数手段２は、一定の
幅および一定の周期のマスタクロック信号（ＭＣＬＫ）
のパルスを計数する。設定手段４は、所望の周波数のク
ロック信号に対応する値を設定し、計数手段２は、設定
手段４が設定した値だけＭＣＬＫのパルスを計数すると
ＭＣＬＫの周期と同じ幅のキャリー信号を出力する。抽
出手段３は、ＭＣＬＫを入力し、計数手段４がキャリー
信号を出力する毎にＭＣＬＫのパルスを出力する。
路の概念図を示す。図１において、２は計数手段、３は
抽出手段、４は設定手段である。計数手段２は、一定の
幅および一定の周期のマスタクロック信号（ＭＣＬＫ）
のパルスを計数する。設定手段４は、所望の周波数のク
ロック信号に対応する値を設定し、計数手段２は、設定
手段４が設定した値だけＭＣＬＫのパルスを計数すると
ＭＣＬＫの周期と同じ幅のキャリー信号を出力する。抽
出手段３は、ＭＣＬＫを入力し、計数手段４がキャリー
信号を出力する毎にＭＣＬＫのパルスを出力する。
【００１９】図２に本発明の実施の形態におけるクロッ
ク切替回路を示す。図２に示されるように、マスタクロ
ック信号は、マスタクロック生成回路１から出力され、
設定手段４はｎビットのレジスタ４１からなり、計数回
手段はｎビットのカウンタ２１からなる。レジスタ４１
に格納された第ｎ（ｎ＝０，１，・・・ｋ）ビット目の
データは、カウンタ２１の対応するデータ入力端子ＤＴ
ｎに反転されてロードされる。ロードされるタイミング
は、ロード端子ＬＤへの入力がアクティブの状態、即
ち、キャリー端子ＲＣからの出力がアクティブの状態に
あるときに、ＭＣＬＫがアクティブになるときである。
ク切替回路を示す。図２に示されるように、マスタクロ
ック信号は、マスタクロック生成回路１から出力され、
設定手段４はｎビットのレジスタ４１からなり、計数回
手段はｎビットのカウンタ２１からなる。レジスタ４１
に格納された第ｎ（ｎ＝０，１，・・・ｋ）ビット目の
データは、カウンタ２１の対応するデータ入力端子ＤＴ
ｎに反転されてロードされる。ロードされるタイミング
は、ロード端子ＬＤへの入力がアクティブの状態、即
ち、キャリー端子ＲＣからの出力がアクティブの状態に
あるときに、ＭＣＬＫがアクティブになるときである。
【００２０】カウンタ２１は、ＭＣＬＫがアクティブと
なるタイミングでカウントアップし、カウンタの出力が
全て論理「１」になるキャリー端子ＲＣからの出力がア
クティブとなる。カウンタ２１にはレジスタ４１に格納
されたデータを反転した値がロードされるため、カウン
タ２１がレジスタ４１に格納された値だけＭＣＬＫをカ
ウントする毎に、キャリー端子ＲＣの状態がアクティブ
となる。キャリー端子ＲＣがアクティブの状態でＭＣＬ
Ｋがアクティブになると、上述のように、レジスタ４１
に格納されたデータが再びカウンタ２１にロードされ
る。
なるタイミングでカウントアップし、カウンタの出力が
全て論理「１」になるキャリー端子ＲＣからの出力がア
クティブとなる。カウンタ２１にはレジスタ４１に格納
されたデータを反転した値がロードされるため、カウン
タ２１がレジスタ４１に格納された値だけＭＣＬＫをカ
ウントする毎に、キャリー端子ＲＣの状態がアクティブ
となる。キャリー端子ＲＣがアクティブの状態でＭＣＬ
Ｋがアクティブになると、上述のように、レジスタ４１
に格納されたデータが再びカウンタ２１にロードされ
る。
【００２１】抽出手段３は、カウンタ２１が出力するキ
ャリー信号をラッチするフリップフロップ（ＦＦ）３１
と、このＦＦ３１の出力およびＭＣＬＫの論理積をとる
アンド回路３２を含んでなる。ＦＦ３１は、キャリー信
号をＭＣＬＫの立ち下がりのタイミングでラッチする。
即ち、ＦＦ３１からは、ＭＣＬＫの幅だけ遅延されたキ
ャリー信号が出力端子Ｑから出力される。
ャリー信号をラッチするフリップフロップ（ＦＦ）３１
と、このＦＦ３１の出力およびＭＣＬＫの論理積をとる
アンド回路３２を含んでなる。ＦＦ３１は、キャリー信
号をＭＣＬＫの立ち下がりのタイミングでラッチする。
即ち、ＦＦ３１からは、ＭＣＬＫの幅だけ遅延されたキ
ャリー信号が出力端子Ｑから出力される。
【００２２】アンド回路３２においては、ＦＦ３１の出
力端子Ｑからの信号とＭＣＬＫとの論理積がとられ、Ｆ
Ｆ３１の出力端子Ｑからアクティブな信号が出力されて
いる期間に限ってアンド回路３２に入力されるＭＣＬＫ
がクロック信号として出力される。以上に述べたクロッ
ク切替回路の動作を要約すると、レジスタ４１に格納さ
れた値だけパルスが間引かれたＭＣＬＫがアンド回路３
２から出力される。
力端子Ｑからの信号とＭＣＬＫとの論理積がとられ、Ｆ
Ｆ３１の出力端子Ｑからアクティブな信号が出力されて
いる期間に限ってアンド回路３２に入力されるＭＣＬＫ
がクロック信号として出力される。以上に述べたクロッ
ク切替回路の動作を要約すると、レジスタ４１に格納さ
れた値だけパルスが間引かれたＭＣＬＫがアンド回路３
２から出力される。
【００２３】図３ないし図５は、図２に示されたクロッ
ク切替回路におけるタイムチャートである。図２に示さ
れるレジスタ４１は４ビットのデータを格納し、カウン
タ２１を４ビットのデータを計数するものとし、レジス
タ４１に格納される値が１６進数で「０」，「１」およ
び「２」のときのクロック切替回路の動作を以下に説明
する。
ク切替回路におけるタイムチャートである。図２に示さ
れるレジスタ４１は４ビットのデータを格納し、カウン
タ２１を４ビットのデータを計数するものとし、レジス
タ４１に格納される値が１６進数で「０」，「１」およ
び「２」のときのクロック切替回路の動作を以下に説明
する。
【００２４】図３は、レジスタ４１に格納されるデータ
が「０」であるときのタイムチャートである。まず、時
刻ｔ０でカウンタ２１およびＦＦ３１にリセットがかか
り、カウンタ２１の出力ビットの全てがアクティブな状
態、即ち、カウンタ２１の出力は「Ｆ」となり、キャリ
ー端子ＲＣはアクティブな信号を出力する。また、ＦＦ
３１の出力端子Ｑもアクティブな信号を出力する。
が「０」であるときのタイムチャートである。まず、時
刻ｔ０でカウンタ２１およびＦＦ３１にリセットがかか
り、カウンタ２１の出力ビットの全てがアクティブな状
態、即ち、カウンタ２１の出力は「Ｆ」となり、キャリ
ー端子ＲＣはアクティブな信号を出力する。また、ＦＦ
３１の出力端子Ｑもアクティブな信号を出力する。
【００２５】そして、時刻ｔ１において、ＭＣＬＫがア
クティブとなる。このとき、キャリー端子ＲＣはアクテ
ィブであるからロード端子ＬＤもアクティブであり、レ
ジスタ４１に格納された値「０」の反転値である「Ｆ」
がカウンタ２１にロードされる。その結果、カウンタ２
１の出力は「Ｆ」を維持し、キャリー端子ＲＣもアクテ
ィブの状態を維持する。
クティブとなる。このとき、キャリー端子ＲＣはアクテ
ィブであるからロード端子ＬＤもアクティブであり、レ
ジスタ４１に格納された値「０」の反転値である「Ｆ」
がカウンタ２１にロードされる。その結果、カウンタ２
１の出力は「Ｆ」を維持し、キャリー端子ＲＣもアクテ
ィブの状態を維持する。
【００２６】時刻ｔ２になると、ＭＣＬＫがネガティブ
となり、ＦＦ３１はキャリー端子ＲＣから出力される信
号をラッチするが、時刻ｔ２において、キャリー端子Ｒ
Ｃはアクティブの状態であるので、ＦＦ３１の出力端子
Ｑもアクティブの状態が維持される。以降も、ＭＣＬＫ
がアクティブとなる毎に、レジスタ４１に格納された値
「０」の反転値「Ｆ」がカウンタ２１にロードされるた
め、カウンタ２１のキャリー端子ＲＣはアクティブな状
態を維持し続ける。従って、ＦＦ３１の出力端子Ｑもア
クティブな状態を維持し続け、アンド回路３２の一方の
入力は常にアクティブとなる。よって、アンド回路３２
に入力されるＭＣＬＫは間引かれることがなく、クロッ
ク切替回路は、ＭＣＬＫをクロック信号としてアンド回
路３２から出力する。
となり、ＦＦ３１はキャリー端子ＲＣから出力される信
号をラッチするが、時刻ｔ２において、キャリー端子Ｒ
Ｃはアクティブの状態であるので、ＦＦ３１の出力端子
Ｑもアクティブの状態が維持される。以降も、ＭＣＬＫ
がアクティブとなる毎に、レジスタ４１に格納された値
「０」の反転値「Ｆ」がカウンタ２１にロードされるた
め、カウンタ２１のキャリー端子ＲＣはアクティブな状
態を維持し続ける。従って、ＦＦ３１の出力端子Ｑもア
クティブな状態を維持し続け、アンド回路３２の一方の
入力は常にアクティブとなる。よって、アンド回路３２
に入力されるＭＣＬＫは間引かれることがなく、クロッ
ク切替回路は、ＭＣＬＫをクロック信号としてアンド回
路３２から出力する。
【００２７】図４は、レジスタ４１に格納されるデータ
が「１」であるときのタイムチャートである。まず、時
刻ｔ０でカウンタ２１およびＦＦ３１にリセットがかか
り、カウンタ２１の出力ビットの全てがアクティブな状
態、即ち、カウンタ２１の出力は「Ｆ」となり、キャリ
ー端子ＲＣはアクティブな信号を出力する。また、ＦＦ
３１の出力端子Ｑもアクティブな信号を出力する。
が「１」であるときのタイムチャートである。まず、時
刻ｔ０でカウンタ２１およびＦＦ３１にリセットがかか
り、カウンタ２１の出力ビットの全てがアクティブな状
態、即ち、カウンタ２１の出力は「Ｆ」となり、キャリ
ー端子ＲＣはアクティブな信号を出力する。また、ＦＦ
３１の出力端子Ｑもアクティブな信号を出力する。
【００２８】そして、時刻ｔ１においてＭＣＬＫがアク
ティブとなる。このとき、キャリー端子ＲＣはアクティ
ブであるからロード端子ＬＤもアクティブであり、レジ
スタ４１に格納された値「１」の反転値「Ｅ」がカウン
タ２１にロードされる。従って、カウンタ２１の出力は
「Ｅ」となり、キャリー端子ＲＣはネガティブな状態へ
と反転する。
ティブとなる。このとき、キャリー端子ＲＣはアクティ
ブであるからロード端子ＬＤもアクティブであり、レジ
スタ４１に格納された値「１」の反転値「Ｅ」がカウン
タ２１にロードされる。従って、カウンタ２１の出力は
「Ｅ」となり、キャリー端子ＲＣはネガティブな状態へ
と反転する。
【００２９】時刻ｔ２において、ＭＣＬＫがネガティブ
となり、ＦＦ３１はキャリー端子ＲＣから出力される信
号をラッチするが、時刻ｔ２において、キャリー端子Ｒ
Ｃはネガティブな状態であるため、ＦＦ３１の出力端子
Ｑもネガティブな状態へと変化する。時刻ｔ３でＭＣＬ
Ｋがアクティブとなり、カウンタ２１はカウントアップ
アップ動作を行う。その結果、出力が「Ｅ」から「Ｆ」
へと変化し、キャリー端子ＲＣはアクティブな状態へと
変化する。
となり、ＦＦ３１はキャリー端子ＲＣから出力される信
号をラッチするが、時刻ｔ２において、キャリー端子Ｒ
Ｃはネガティブな状態であるため、ＦＦ３１の出力端子
Ｑもネガティブな状態へと変化する。時刻ｔ３でＭＣＬ
Ｋがアクティブとなり、カウンタ２１はカウントアップ
アップ動作を行う。その結果、出力が「Ｅ」から「Ｆ」
へと変化し、キャリー端子ＲＣはアクティブな状態へと
変化する。
【００３０】時刻ｔ４において、ＭＣＬＫはネガティブ
となり、ＦＦ３１はキャリー端子ＲＣから出力される信
号をラッチするが、時刻ｔ４において、キャリー端子Ｒ
Ｃはアクティブな状態であるため、ＦＦ３１の出力端子
Ｑもアクティブな状態へと変化する。時刻ｔ５におい
て、ＭＣＬＫがアクティブとなる。このとき、キャリー
端子ＲＣはアクティブであるからロード端子ＬＤもアク
ティブであり、レジスタ４１に格納された値「１」の反
転値「Ｅ」がカウンタ２１にロードされる。従って、カ
ウンタ２１の出力は「Ｅ」となり、キャリー端子ＲＣは
ネガティブな状態へと反転する。
となり、ＦＦ３１はキャリー端子ＲＣから出力される信
号をラッチするが、時刻ｔ４において、キャリー端子Ｒ
Ｃはアクティブな状態であるため、ＦＦ３１の出力端子
Ｑもアクティブな状態へと変化する。時刻ｔ５におい
て、ＭＣＬＫがアクティブとなる。このとき、キャリー
端子ＲＣはアクティブであるからロード端子ＬＤもアク
ティブであり、レジスタ４１に格納された値「１」の反
転値「Ｅ」がカウンタ２１にロードされる。従って、カ
ウンタ２１の出力は「Ｅ」となり、キャリー端子ＲＣは
ネガティブな状態へと反転する。
【００３１】時刻ｔ６において、ＭＣＬＫがネガティブ
となり、ＦＦ３１はキャリー端子ＲＣから出力される信
号をラッチするが、時刻ｔ６において、キャリー端子Ｒ
Ｃはネガティブな状態であるため、ＦＦ３１の出力端子
Ｑもネガティブな状態へと変化する。以上のように、レ
ジスタ４１に「１」が設定されると、キャリー端子ＲＣ
はＭＣＬＫの周期の２倍の周期でアクティブとなり、こ
れに伴い、ＦＦ３１の出力端子ＱもＭＣＬＫの周期の２
倍の周期でアクティブとなる。従って、アンド回路３２
は、クロック信号としてＭＣＬＫのパルスを１個おきに
出力する。
となり、ＦＦ３１はキャリー端子ＲＣから出力される信
号をラッチするが、時刻ｔ６において、キャリー端子Ｒ
Ｃはネガティブな状態であるため、ＦＦ３１の出力端子
Ｑもネガティブな状態へと変化する。以上のように、レ
ジスタ４１に「１」が設定されると、キャリー端子ＲＣ
はＭＣＬＫの周期の２倍の周期でアクティブとなり、こ
れに伴い、ＦＦ３１の出力端子ＱもＭＣＬＫの周期の２
倍の周期でアクティブとなる。従って、アンド回路３２
は、クロック信号としてＭＣＬＫのパルスを１個おきに
出力する。
【００３２】図５は、レジスタ４１に格納されるデータ
が「２」であるときのタイムチャートである。まず、時
刻ｔ０でカウンタ２１およびＦＦ３１にリセットがかか
り、カウンタ２１の出力ビットの全てがアクティブな状
態、即ち、カウンタ２１の出力は「Ｆ」となり、キャリ
ー端子ＲＣはアクティブな信号を出力する。また、ＦＦ
３１の出力端子Ｑもアクティブな信号を出力する。
が「２」であるときのタイムチャートである。まず、時
刻ｔ０でカウンタ２１およびＦＦ３１にリセットがかか
り、カウンタ２１の出力ビットの全てがアクティブな状
態、即ち、カウンタ２１の出力は「Ｆ」となり、キャリ
ー端子ＲＣはアクティブな信号を出力する。また、ＦＦ
３１の出力端子Ｑもアクティブな信号を出力する。
【００３３】そして、時刻ｔ１においてＭＣＬＫがアク
ティブとなる。このとき、キャリー端子ＲＣはアクティ
ブであるからロード端子ＬＤもアクティブであり、レジ
スタ４１に格納された値「２」の反転値「Ｄ」がカウン
タ２１にロードされる。従って、カウンタ２１の出力は
「Ｄ」となり、キャリー端子ＲＣはネガティブな状態へ
と反転する。
ティブとなる。このとき、キャリー端子ＲＣはアクティ
ブであるからロード端子ＬＤもアクティブであり、レジ
スタ４１に格納された値「２」の反転値「Ｄ」がカウン
タ２１にロードされる。従って、カウンタ２１の出力は
「Ｄ」となり、キャリー端子ＲＣはネガティブな状態へ
と反転する。
【００３４】時刻ｔ２において、ＭＣＬＫがネガティブ
となり、ＦＦ３１はキャリー端子ＲＣから出力される信
号をラッチするが、時刻ｔ２においては、キャリー端子
ＲＣはネガティブな状態であるため、ＦＦ３１の出力端
子Ｑもネガティブな状態へと変化する。時刻ｔ３でＭＣ
ＬＫがアクティブとなり、カウンタ２１はカウントアッ
プアップ動作を行う。その結果、出力が「Ｄ」から
「Ｅ」へと変化するが、キャリー端子ＲＣはネガティブ
な状態を維持する。
となり、ＦＦ３１はキャリー端子ＲＣから出力される信
号をラッチするが、時刻ｔ２においては、キャリー端子
ＲＣはネガティブな状態であるため、ＦＦ３１の出力端
子Ｑもネガティブな状態へと変化する。時刻ｔ３でＭＣ
ＬＫがアクティブとなり、カウンタ２１はカウントアッ
プアップ動作を行う。その結果、出力が「Ｄ」から
「Ｅ」へと変化するが、キャリー端子ＲＣはネガティブ
な状態を維持する。
【００３５】時刻ｔ４において、ＭＣＬＫはネガティブ
となり、ＦＦ３１はキャリー端子ＲＣから出力される信
号をラッチするが、時刻ｔ４において、キャリー端子Ｒ
Ｃはネガティブな状態であるため、ＦＦ３１の出力端子
Ｑもネガティブの状態を維持する。時刻ｔ５において、
ＭＣＬＫがアクティブとなる。カウンタ２１はカウント
アップアップ動作を行う。その結果、出力が「Ｅ」から
「Ｆ」へと変化し、キャリー端子ＲＣはアクティブな状
態に変化する。
となり、ＦＦ３１はキャリー端子ＲＣから出力される信
号をラッチするが、時刻ｔ４において、キャリー端子Ｒ
Ｃはネガティブな状態であるため、ＦＦ３１の出力端子
Ｑもネガティブの状態を維持する。時刻ｔ５において、
ＭＣＬＫがアクティブとなる。カウンタ２１はカウント
アップアップ動作を行う。その結果、出力が「Ｅ」から
「Ｆ」へと変化し、キャリー端子ＲＣはアクティブな状
態に変化する。
【００３６】時刻ｔ６において、ＭＣＬＫはネガティブ
となり、ＦＦ３１はキャリー端子ＲＣから出力される信
号をラッチするが、時刻ｔ６において、キャリー端子Ｒ
Ｃはアクティブな状態であるため、ＦＦ３１の出力端子
Ｑもアクティブな状態へと変化する。時刻ｔ７におい
て、ＭＣＬＫがアクティブとなる。このとき、キャリー
端子ＲＣはアクティブであるからロード端子ＬＤもアク
ティブであり、レジスタ４１に格納された値「２」の反
転値「Ｄ」がカウンタ２１にロードされる。従って、カ
ウンタ２１の出力は「Ｄ」となり、キャリー端子ＲＣは
ネガティブな状態へと反転する。
となり、ＦＦ３１はキャリー端子ＲＣから出力される信
号をラッチするが、時刻ｔ６において、キャリー端子Ｒ
Ｃはアクティブな状態であるため、ＦＦ３１の出力端子
Ｑもアクティブな状態へと変化する。時刻ｔ７におい
て、ＭＣＬＫがアクティブとなる。このとき、キャリー
端子ＲＣはアクティブであるからロード端子ＬＤもアク
ティブであり、レジスタ４１に格納された値「２」の反
転値「Ｄ」がカウンタ２１にロードされる。従って、カ
ウンタ２１の出力は「Ｄ」となり、キャリー端子ＲＣは
ネガティブな状態へと反転する。
【００３７】時刻ｔ８において、ＭＣＬＫがネガティブ
となり、ＦＦ３１はキャリー端子ＲＣから出力される信
号をラッチするが、時刻ｔ８において、キャリー端子Ｒ
Ｃはネガティブな状態であるため、ＦＦ３１の出力端子
Ｑもネガティブな状態へと変化する。以上のように、レ
ジスタ４１に「２」が設定されると、キャリー端子ＲＣ
はＭＣＬＫの周期の３倍の周期でアクティブとなり、こ
れに伴い、ＦＦ３１の出力端子ＱもＭＣＬＫの周期の３
倍の周期でアクティブとなる。従って、アンド回路３２
は、クロック信号としてＭＣＬＫのパルスを２個おきに
出力する。
となり、ＦＦ３１はキャリー端子ＲＣから出力される信
号をラッチするが、時刻ｔ８において、キャリー端子Ｒ
Ｃはネガティブな状態であるため、ＦＦ３１の出力端子
Ｑもネガティブな状態へと変化する。以上のように、レ
ジスタ４１に「２」が設定されると、キャリー端子ＲＣ
はＭＣＬＫの周期の３倍の周期でアクティブとなり、こ
れに伴い、ＦＦ３１の出力端子ＱもＭＣＬＫの周期の３
倍の周期でアクティブとなる。従って、アンド回路３２
は、クロック信号としてＭＣＬＫのパルスを２個おきに
出力する。
【００３８】なお、上述の実施の形態においては、カウ
ンタ２１はカウントアップ方式をとり、レジスタ４１に
格納された値だけＭＣＬＫのパルスを計数するとカウン
ト値が「Ｆ」となったが、カウンタ２１をカウントダウ
ン方式を採用してもよい。カウントダウン方式を採用す
ると、カウンタ２１はレジスタに格納された値を減数
し、カウント値が「０」になるとキャリー信号を出力す
る。
ンタ２１はカウントアップ方式をとり、レジスタ４１に
格納された値だけＭＣＬＫのパルスを計数するとカウン
ト値が「Ｆ」となったが、カウンタ２１をカウントダウ
ン方式を採用してもよい。カウントダウン方式を採用す
ると、カウンタ２１はレジスタに格納された値を減数
し、カウント値が「０」になるとキャリー信号を出力す
る。
【００３９】
【発明の効果】本発明によると、マスタクロック信号の
パルスを所定の時間おきに抽出することにより、任意の
周波数のクロック信号を得るため、複数のクロック信号
を同時に生成する回路やクロック信号を選択する回路が
不要となり回路規模の縮小される。また、パルスを抽出
するタイミングが、マスタクロック信号のパルスの立ち
下がり直前或いは立ち上がり直後と重ならないように設
定されるため、ハザードが生じることが無い。従って、
装置の正常な動作が保証され、信頼性が向上するという
効果を奏する。
パルスを所定の時間おきに抽出することにより、任意の
周波数のクロック信号を得るため、複数のクロック信号
を同時に生成する回路やクロック信号を選択する回路が
不要となり回路規模の縮小される。また、パルスを抽出
するタイミングが、マスタクロック信号のパルスの立ち
下がり直前或いは立ち上がり直後と重ならないように設
定されるため、ハザードが生じることが無い。従って、
装置の正常な動作が保証され、信頼性が向上するという
効果を奏する。
【図１】本発明におけるクロック切替回路の概念図であ
る。
る。
【図２】本発明のクロック切替回路の詳細図である。
【図３】本発明の第１の実施の形態におけるタイムチャ
ートである。
ートである。
【図４】本発明の第２の実施の形態におけるタイムチャ
ートである。
ートである。
【図５】本発明の第３の実施の形態におけるタイムチャ
ートである。
ートである。
【図６】本発明の第１の従来におけるクロック切替回路
を示す図である。
を示す図である。
【図７】本発明の第１の従来におけるクロック切替回路
のタイムチャートある。
のタイムチャートある。
【図８】本発明の第２の従来におけるクロック切替回路
を示す図である。
を示す図である。
【図９】本発明の第２の従来におけるクロック切替回路
のタイムチャートである。
のタイムチャートである。
１ マスタクロック生成回路 ２ 計数手段 ３ 抽出手段 ４ 設定手段 ２１ カウンタ ３１ フリップフロップ ３２ アンド回路 ４１ レジスタ
Claims (7)
- 【請求項１】 マスタクロック信号を該マスタクロック
信号の整数倍の周期を有するクロック信号に切り替える
クロック切替回路において、 クロック信号の目標周期に対応する値を設定する設定手
段と、 マスタクロック信号のパルスを計数する計数手段と、 前記計数手段における計数値が前記設定手段の設定値に
達する毎に、マスタクロック信号のパルスを抽出する抽
出手段と、を有することを特徴とするクロック切替回
路。 - 【請求項２】 前記抽出手段は、前記計数手段における
計数値が前記設定手段の設定値に達してから所定時間後
にマスタクロック信号を抽出する遅延手段を有すること
を特徴とする請求項１に記載のクロック切替回路。 - 【請求項３】 前記計数手段は、前記設定手段における
設定値だけ計数するとキャリー信号を出力し、 遅延手段は、前記キャリー信号を所定時間だけ遅延させ
ることを特徴とする請求項２に記載のクロック切替回
路。 - 【請求項４】 前記抽出手段は、前記遅延手段において
遅延されたキャリー信号の出力期間中に発生するマスタ
クロック信号のパルスを抽出することを特徴とする請求
項３に記載のクロック切替回路。 - 【請求項５】 前記抽出手段は、前記計数手段のキャリ
ー出力をマスタクロックのパルスの幅以上遅延させるこ
とを特徴とする請求項３に記載のクロック切替回路。 - 【請求項６】 前記計数手段は、マスタクロック信号の
パルスの一方のエッジで該パルスを計数し、前記抽出手
段は、マスタクロック信号の他方のエッジで前記キャリ
ー信号をラッチするフリップフロップを有することを特
徴とする請求項５に記載のクロック切替回路。 - 【請求項７】 前記抽出手段は、前記フリップフロップ
の出力とマスタクロック信号の論理積をとるアンド回路
を有することを特徴とする請求項６に記載のクロック切
替回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26504698A JP3935274B2 (ja) | 1998-09-18 | 1998-09-18 | クロック切替回路 |
| US09/281,231 US6118312A (en) | 1998-09-18 | 1999-03-30 | Clock switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26504698A JP3935274B2 (ja) | 1998-09-18 | 1998-09-18 | クロック切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000099188A true JP2000099188A (ja) | 2000-04-07 |
| JP3935274B2 JP3935274B2 (ja) | 2007-06-20 |
Family
ID=17411839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26504698A Expired - Fee Related JP3935274B2 (ja) | 1998-09-18 | 1998-09-18 | クロック切替回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6118312A (ja) |
| JP (1) | JP3935274B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002229667A (ja) * | 2001-02-01 | 2002-08-16 | Sony Corp | クロック生成回路およびデータ処理システム |
| WO2004063912A1 (ja) * | 2003-01-08 | 2004-07-29 | Sony Corporation | クロック制御装置、マイクロプロセッサ、電子機器及びクロック制御方法、並びにクロック制御プログラム |
| JP2012141730A (ja) * | 2010-12-28 | 2012-07-26 | Brother Ind Ltd | 動作クロック生成装置及び処理装置 |
| JP2013183181A (ja) * | 2012-02-29 | 2013-09-12 | Fujitsu Ltd | 伝送装置及び伝送方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060195714A1 (en) * | 2003-12-26 | 2006-08-31 | Sony Corporation | Clock control device, microprocessor, electronic device, clock control method, and clock control program |
| US20050249025A1 (en) * | 2004-04-27 | 2005-11-10 | Via Technologies, Inc. | Method and System For A Variable Frequency SDRAM Controller |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4623846A (en) * | 1985-02-14 | 1986-11-18 | Motorola, Inc. | Constant duty cycle, frequency programmable clock generator |
| US4891825A (en) * | 1988-02-09 | 1990-01-02 | Motorola, Inc. | Fully synchronized programmable counter with a near 50% duty cycle output signal |
| JP2543290B2 (ja) * | 1992-06-26 | 1996-10-16 | 松下電器産業株式会社 | 分周器 |
| US6049236A (en) * | 1997-11-17 | 2000-04-11 | Lucent Technologies Inc. | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies |
-
1998
- 1998-09-18 JP JP26504698A patent/JP3935274B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-30 US US09/281,231 patent/US6118312A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002229667A (ja) * | 2001-02-01 | 2002-08-16 | Sony Corp | クロック生成回路およびデータ処理システム |
| JP4691791B2 (ja) * | 2001-02-01 | 2011-06-01 | ソニー株式会社 | データ処理システム |
| WO2004063912A1 (ja) * | 2003-01-08 | 2004-07-29 | Sony Corporation | クロック制御装置、マイクロプロセッサ、電子機器及びクロック制御方法、並びにクロック制御プログラム |
| JP2012141730A (ja) * | 2010-12-28 | 2012-07-26 | Brother Ind Ltd | 動作クロック生成装置及び処理装置 |
| JP2013183181A (ja) * | 2012-02-29 | 2013-09-12 | Fujitsu Ltd | 伝送装置及び伝送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3935274B2 (ja) | 2007-06-20 |
| US6118312A (en) | 2000-09-12 |
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