JP2013183181A - 伝送装置及び伝送方法 - Google Patents

Abstract

【課題】伝送装置において、異なる周波数のクロックに同期した複数種類の信号の処理を単一のクロックによって処理すること。
【解決手段】伝送装置１において、第１の回路３は、基本クロックと第１のクロック条件が入力され、基本クロックと第１のクロック条件に基づいた第１のイネーブル信号を出力する。第２の回路５は、基本クロックと第２のクロック条件が入力され、基本クロックと第２のクロック条件に基づいた第２のイネーブル信号を出力する。第１フレーム処理回路２は、第１フレーム入力信号と第１のイネーブル信号を受け、第１のイネーブル信号に同期した第１フレーム出力信号を出力する。第２フレーム処理回路４は、第２フレーム入力信号と第２のイネーブル信号を受け、第２のイネーブル信号に同期した第２フレーム出力信号を出力する。
【選択図】図１

Description

この発明は、伝送装置及び伝送方法に関する。

従来、クロックの伝送に関し、高速クロックから１／２のｍ乗倍（ｍは自然数）の周波数の低速クロックを生成し、この低速クロックを２のｎ乗倍（ｎは自然数）の周波数の高速クロックに復元して所望の回路に供給するクロック伝送回路がある（例えば、特許文献１参照）。また、複数段の遅延素子により遅延させられたクロックに基づいて周波数が逓倍されたクロックを生成する周波数逓倍回路がある（例えば、特許文献２参照）。また、周波数の異なるクロックから同期信号を生成し、この同期信号とクロックとに基づいて、他の周波数の異なるクロックとタイミングを合わせる制御方法がある（例えば、特許文献３参照）。

特開２００５−１２２４５７号公報 特開２０１０−７４８５９号公報 特開２０００−３５３０２７号公報

第１クロックに同期した第１信号を、周波数が第１クロックと異なる第２クロックに同期した第２信号に変換する場合、その信号変換処理を行う回路ブロックに第２クロックを供給する必要がある。さらに、第２信号を、周波数が第１クロック及び第２クロックと異なる第３クロックに同期した第３信号に変換する場合、その信号変換処理を行う回路ブロックに第３クロックを供給する必要がある。

このような多段の信号処理回路を備えた伝送装置は、上述した第２クロックや第３クロックを供給する複数のクロックリソースを有している。そのため、水晶発振器の数が増えてしまい、回路規模の増大やコストの増大や消費電力の増大を招くという不都合がある。従来のクロックを伝送する回路や、クロックの周波数を逓倍する回路や、クロックのタイミングを制御する回路では、このような不都合を解消することができない。

異なる周波数のクロックに同期した複数種類の信号の処理を単一のクロックによって処理することができる伝送装置及び伝送方法を提供することを目的とする。

伝送装置は、第１の回路、第２の回路、第１フレーム処理回路及び第２フレーム処理回路を備えている。第１の回路は、基本クロックと第１のクロック条件が入力され、基本クロックと第１のクロック条件に基づいた第１のイネーブル信号を出力する。第２の回路は、基本クロックと第２のクロック条件が入力され、基本クロックと第２のクロック条件に基づいた第２のイネーブル信号を出力する。第１フレーム処理回路は、第１フレーム入力信号と第１のイネーブル信号を受け、第１のイネーブル信号に同期した第１フレーム出力信号を出力する。第２フレーム処理回路は、第２フレーム入力信号と第２のイネーブル信号を受け、第２のイネーブル信号に同期した第２フレーム出力信号を出力する。

異なる周波数のクロックに同期した複数種類の信号の処理を単一のクロックによって処理することができる。

図１は、実施例１にかかる伝送装置を示すブロック図である。 図２は、実施例１にかかる伝送方法を示すフローチャートである。 図３は、ネットワークシステムの一例を示す模式図である。 図４は、ＡＤＭの全体を示すブロック図である。 図５は、ＯＴＮフレームの多重階梯の一例を示す模式図である。 図６は、実施例２にかかる伝送装置の一例を示すブロック図である。 図７は、図６に示す伝送装置のシグマデルタ演算器を示すブロック図である。 図８は、図７に示すシグマデルタ演算器の動作を示すタイムチャートである。 図９は、プライムデルタ演算器を示すブロック図である。 図１０は、図９に示すプライムデルタ演算器の動作を示すタイムチャートである。 図１１は、プライムデルタ演算器から出力されるイネーブル信号を示すタイムチャートである。 図１２は、異なる周波数の処理を多重化しない回路の例を示す模式図である。 図１３は、図１２に示す回路の動作を示すタイムチャートである。 図１４は、異なる周波数の処理を多重化する回路の例を示す図である。 図１５は、図１４に示す回路の動作を示すタイムチャートである。 図１６は、実施例２にかかる伝送装置の別の例を示すブロック図である。

以下に添付図面を参照して、この伝送装置及び伝送方法の好適な実施の形態を詳細に説明する。以下の各実施例の説明においては、同様の構成要素には同一の符号を付して、重複する説明を省略する。

（実施例１）
図１は、実施例１にかかる伝送装置を示すブロック図である。図１に示すように、伝送装置１は、第１フレーム処理回路２、第１の回路３、第２フレーム処理回路４及び第２の回路５を備えている。

第１の回路３は、基本クロックの入力端子７と第１のクロック条件の入力端子８とに接続されている。第１の回路３には、基本クロックの入力端子７から基本クロックが入力される。第１の回路３には、第１のクロック条件の入力端子８から第１のクロック条件が入力される。第１の回路３は、基本クロックと第１のクロック条件に基づいた第１のイネーブル信号を出力する。

第１フレーム処理回路２は、第１フレーム入力信号の入力端子６と第１の回路３とに接続されている。第１フレーム処理回路２には、第１フレーム入力信号の入力端子６から第１フレーム入力信号が入力される。第１フレーム処理回路２には、第１の回路３から第１のイネーブル信号が入力される。第１フレーム処理回路２は、第１フレーム入力信号と第１のイネーブル信号を受け取り、第１のイネーブル信号に同期した第１フレーム出力信号を出力する。第１フレーム処理回路２から出力される第１フレーム出力信号は、第１フレーム出力信号の出力端子１１から出力される。

第２の回路５は、基本クロックの入力端子７と第２のクロック条件の入力端子１０とに接続されている。第２の回路５には、基本クロックの入力端子７から基本クロックが入力される。第２の回路５には、第２のクロック条件の入力端子１０から第２のクロック条件が入力される。第２の回路５は、基本クロックと第２のクロック条件に基づいた第２のイネーブル信号を出力する。第２のイネーブル信号の周波数は、第１のイネーブル信号の周波数と異なっていてもよい。

第２フレーム処理回路４は、第２フレーム入力信号の入力端子９と第２の回路５とに接続されている。第２フレーム処理回路４には、第２フレーム入力信号の入力端子９から第２フレーム入力信号が入力される。第２フレーム処理回路４には、第２の回路５から第２のイネーブル信号が入力される。第２フレーム処理回路４は、第２フレーム入力信号と第２のイネーブル信号を受け取り、第２のイネーブル信号に同期した第２フレーム出力信号を出力する。第２フレーム処理回路４から出力される第２フレーム出力信号は、第２フレーム出力信号の出力端子１２から出力される。

図２は、実施例１にかかる伝送方法を示すフローチャートである。図２に示すように、伝送装置１において、第１の回路３は、基本クロックと第１のクロック条件に基づいた第１のイネーブル信号を出力する（ステップＳ１）。そして、第１フレーム処理回路２は、第１フレーム入力信号と第１のイネーブル信号を受けて、第１のイネーブル信号に同期した第１フレーム出力信号を出力する（ステップＳ２）。

また、伝送装置１において、第２の回路５は、基本クロックと第２のクロック条件に基づいた第２のイネーブル信号を出力する（ステップＳ３）。そして、第２フレーム処理回路４は、第２フレーム入力信号と第２のイネーブル信号を受けて、第２のイネーブル信号に同期した第２フレーム出力信号を出力する（ステップＳ４）。

実施例１によれば、基本クロックから生成された第１のイネーブル信号によって第１フレーム入力信号が処理される。また、基本クロックから生成された第２のイネーブル信号によって第２フレーム入力信号が処理される。第１のイネーブル信号の周波数と第２のイネーブル信号の周波数とが異なる場合、伝送装置１は、異なる周波数のクロックに同期した複数種類の信号の処理を単一のクロックに基づいて処理することができる。

（実施例２）
実施例２では、実施例１にかかる伝送装置及び伝送方法を、多種多様なフレームを多重して通信を行うＯＴＮ伝送装置及びＯＴＮ伝送装置による伝送方法に適用する。ＯＴＮについては、ＩＴＵ−Ｔ Ｇ．７０９／Ｙ．１３３１（１２／２００９）、“Ｉｎｔｅｒｆａｃｅｓ ｆｏｒ ｔｈｅ Ｏｐｔｉｃａｌ Ｔｒａｎｓｐｏｒｔ Ｎｅｔｗｏｒｋ（ＯＴＮ）”に記載されている。

図３は、ネットワークシステムの一例を示す模式図である。図３に示す伝送システムにおいて、ＡＤＭ２１は、例えばＯＴＮネットワーク２２やＳｏｎｅｔ／ＳＤＨネットワーク２３などのＷＡＮにおいて、ネットワークにクライアントからのデータを追加したり、ネットワークからデータを取り出してクライアントへ渡したりするのに用いられる。ＡＤＭ２１を介してＯＴＮネットワーク２２とＳｏｎｅｔ／ＳＤＨネットワーク２３との間でデータが伝送される。

また、ＯＴＮネットワーク２２とイーサネット（登録商標）ネットワーク２５などのＬＡＮとの間では、ＯＴＮネットワーク２２のＡＤＭ２１とイーサネットネットワーク２５のＬ２ＳＷ２４とを介して、データが伝送される。イーサネットネットワーク２５のクライアント２６は、Ｌ２ＳＷ２４を介してイーサネットネットワーク２５へデータを送出し、イーサネットネットワーク２５からデータを受け取ることができる。また、ＯＴＮネットワーク２２のクライアント２７は、ＡＳＷ２８を介してＯＴＮネットワーク２２へデータを送出し、ＯＴＮネットワーク２２からデータを受け取ることができる。

ここで、ＯＴＮは、Ｏｐｔｉｃａｌ Ｔｒａｎｓｐｏｒｔ Ｎｅｔｗｏｒｋ（光伝達網）の略である。ＡＤＭは、Ａｄｄ／Ｄｒｏｐ Ｍｕｌｔｉｐｌｅｘｅｒ（多重化装置）の略である。Ｓｏｎｅｔは、Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ（同期式光ファイバーネットワーク）の略である。ＳＤＨは、Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ（同期デジタルハイアラーキ）の略である。ＷＡＮは、Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ（広域通信網）の略である。Ｌ２ＳＷは、Ｌ２ Ｓｗｉｔｃｈ（レイヤ２スイッチ）の略である。ＬＡＮは、Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ（ローカルエリアネットワーク）の略である。ＡＳＷは、Ａｇｇｒｅｇａｔｅ Ｓｗｉｔｃｈの略である。

図４は、ＡＤＭの全体を示すブロック図である。図４に示すように、ＡＤＭ２１は、例えばＯＴＵインタフェース（ＯＴＵ ＩＮＦ）３１によって、ＯＴＮネットワークからＯＴＵ形式のフレーム信号を受信し、内部フレーム処理部３２によってＯＴＵフレームよりＯＤＵフレーム形式の内部フレーム信号にデマックスあるいはデフレーミングする。ＯＤＵフレーム形式の内部フレーム信号は、ＯＤＵクロスコネクト（ＯＤＵ ＸＣ）部３３によってクロスコネクトされる。ＡＤＭ２１は、内部フレーム処理部３２によって、ＯＤＵクロスコネクト部３３から出力される内部フレーム信号をＯＴＵフレーム形式のフレーム信号にマッピングする。ＯＴＵフレーム形式のフレーム信号は、ＯＴＵインタフェース３１からＯＴＮネットワークへ送出される。

ＡＤＭ２１は、例えばＧｂＥなどイーサネットネットワークに対するクライアントインタフェース３４によって、イーサネットネットワークからイーサネット形式のフレーム信号を受信し、内部フレーム処理部３５によってＯＤＵフレーム形式の内部フレーム信号にマッピングする。ＯＤＵフレーム形式の内部フレーム信号は、ＯＤＵクロスコネクト部３３によってクロスコネクトされる。ＡＤＭ２１は、内部フレーム処理部３５によって、ＯＤＵクロスコネクト部３３から出力される内部フレーム信号をイーサネット形式のフレーム信号にデマッピングする。イーサネット形式のフレーム信号は、イーサネットネットワークに対するクライアントインタフェース３４からイーサネットネットワークへ送出される。

ＡＤＭ２１は、例えばＦＣ−２００などのＳＡＮに対するクライアントインタフェース３６によって、ＳＡＮからＳＡＮ形式のフレーム信号を受信し、内部フレーム処理部３７によってＯＤＵフレーム形式の内部フレーム信号にマッピングする。ＯＤＵフレーム形式の内部フレーム信号は、ＯＤＵクロスコネクト部３３によってクロスコネクトされる。ＡＤＭ２１は、内部フレーム処理部３７によって、ＯＤＵクロスコネクト部３３から出力される内部フレーム信号をＳＡＮ形式のフレーム信号にデマッピングする。ＳＡＮ形式のフレーム信号は、ＳＡＮに対するクライアントインタフェース３６からＳＡＮへ送出される。

ここで、ＯＴＵは、Ｏｐｔｉｃａｌ ｃｈａｎｎｅｌ Ｔｒａｎｓｐｏｒｔ Ｕｎｉｔ（光チャネル伝送ユニット）の略である。ＯＤＵは、Ｏｐｔｉｃａｌ ｃｈａｎｎｅｌ Ｄａｔａ Ｕｎｉｔ（光チャネルデータユニット）の略である。ＧｂＥは、Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（ギガビットイーサネット）の略である。ＦＣは、Ｆｉｂｒｅ Ｃｈａｎｎｅｌ（ファイバーチャネル）の略である。ＳＡＮは、Ｓｔｏｒａｇｅ Ａｒｅａ Ｎｅｔｗｏｒｋ（ストレージエリアネットワーク）の略である。

図５は、ＯＴＮフレームの多重階梯の一例を示す模式図である。図５に示すように、ＯＴＮでは、種々のクライアント信号が多重階梯されており、それぞれのフレームで必要とされるクロックの周波数が異なる。

例えば符号４１で示すように、１００ＧｂＥ形式のフレーム信号をＬＯ ＯＤＵ４形式のフレーム信号にマッピングする際には、１６３．７４ＭＨｚのクロックが用いられる。例えば符号４２で示すように、４０ＧｂＥやＳｏｎｅｔ（ＯＣ−７６８）形式のフレーム信号をＬＯ ＯＤＵ３形式のフレーム信号にマッピングする際には、１５７．５０ＭＨｚのクロックが用いられる。例えば符号４３で示すように、Ｓｏｎｅｔ（ＯＣ−１９２）やＦＣ−１２００形式のフレーム信号をＬＯ ＯＤＵ２形式のフレーム信号にマッピングする際には、１５６．８３ＭＨｚのクロックが用いられる。例えば符号４４で示すように、Ｓｏｎｅｔ（ＯＣ−４８）やＦＣ−２００形式のフレーム信号をＬＯ ＯＤＵ１形式のフレーム信号にマッピングする際には、１５６．１７ＭＨｚのクロックが用いられる。例えば符号４５で示すように、ＧｂＥやＳｏｎｅｔ（ＯＣ−３，１２）やＦＣ−１００形式のフレーム信号をＬＯ ＯＤＵ０形式のフレーム信号にマッピングする際には、１５５．５２ＭＨｚのクロックが用いられる。

また、例えば符号４６で示すように、ＬＯ ＯＤＵ３やＬＯ ＯＤＵ２やＬＯ ＯＤＵ１やＬＯ ＯＤＵ０形式のフレーム信号をＨＯ ＯＤＵ４形式のフレーム信号にマッピングする際には、１６３．７４ＭＨｚのクロックが用いられる。例えば符号４７で示すように、ＬＯ ＯＤＵ２やＬＯ ＯＤＵ１やＬＯ ＯＤＵ０形式のフレーム信号をＨＯ ＯＤＵ３形式のフレーム信号にマッピングする際には、１５７．５０ＭＨｚのクロックが用いられる。例えば符号４８で示すように、ＬＯ ＯＤＵ１やＬＯ ＯＤＵ０形式のフレーム信号をＨＯ ＯＤＵ２形式のフレーム信号にマッピングする際には、１５６．８３ＭＨｚのクロックが用いられる。例えば符号４９で示すように、ＬＯ ＯＤＵ０形式のフレーム信号をＨＯ ＯＤＵ１形式のフレーム信号にマッピングする際には、１５６．１７ＭＨｚのクロックが用いられる。

また、例えば符号５０で示すように、ＬＯ ＯＤＵ４やＨＯ ＯＤＵ４形式のフレーム信号をＯＴＵ４形式のフレーム信号にマッピングする際には、１７４．７０ＭＨｚのクロックが用いられる。例えば符号５１で示すように、ＬＯ ＯＤＵ３やＨＯ ＯＤＵ３形式のフレーム信号をＯＴＵ３形式のフレーム信号にマッピングする際には、１６８．０４ＭＨｚのクロックが用いられる。例えば符号５２で示すように、ＬＯ ＯＤＵ２やＨＯ ＯＤＵ２形式のフレーム信号をＯＴＵ２形式のフレーム信号にマッピングする際には、１６７．３３ＭＨｚのクロックが用いられる。例えば符号５３で示すように、ＬＯ ＯＤＵ１やＨＯ ＯＤＵ１形式のフレーム信号をＯＴＵ１形式のフレーム信号にマッピングする際には、１６６．６３ＭＨｚのクロックが用いられる。

従って、例えば図５に示す例では、周波数が異なる９つのクロックが用いられる。各周波数のクロックを出力するクロックリソースを例えば水晶発振器を用いて実現するとなると、回路規模の増大やコストの増大や消費電力の増大を招くという不都合がある。ところで、ＯＴＮネットワークへ送出されるフレーム信号は、デューティ比が０．５であるクロックに同期しているのが望ましい。それに対して、ＡＤＭ２１の内部で処理される内部フレーム信号は、デューティ比が０．５であるクロックに同期していなくてもよい。

そこで、実施例にかかるＡＤＭ２１では、内部フレーム信号をＯＴＵ形式のフレーム信号にマッピングする際に用いられるクロックから各内部フレーム信号を処理する回路で用いられるクロックを生成する。それによって、水晶発振器の数が減るので、回路規模の増大やコストの増大や消費電力の増大を抑制することができる。

ここで、ＬＯ ＯＤＵは、Ｌｏｗｅｒ Ｏｒｄｅｒ ＯＤＵの略である。ＨＯ ＯＤＵは、Ｈｉｇｈｅｒ Ｏｒｄｅｒ ＯＤＵの略である。

図６は、実施例２にかかる伝送装置の一例を示すブロック図である。ここでは、ＧｂＥ形式のフレーム信号及びＦＣ−２００形式のフレーム信号をＯＴＵ２形式のフレーム信号にマッピングする場合を例にして説明する。なお、フレーム信号の、マッピング前の形式やマッピング後の形式が、ＧｂＥ形式やＦＣ−２００形式やＯＴＵ２形式以外の形式であっても、同様である。

図６に示すように、実施例２にかかる伝送装置であるＡＤＭ６１は、第１フレーム処理回路または第２フレーム処理回路として、例えばＯＤＵ０マッピング回路６３、ＯＤＵ１マッピング回路６７及びＯＤＵ２マッピング回路７１を備えている。ＡＤＭ６１は、第１の回路または第２の回路として、例えばシグマデルタ（Ｓｉｇｍａ−ｄｅｌｔａ）演算器６５，６９，７４を備えている。

ＡＤＭ６１は、ＧｂＥ終端６２、ＦＣ−２００終端６６、ＯＤＵ０クロック条件供給回路６４、ＯＤＵ１クロック条件供給回路６８、ＯＤＵ２クロック条件供給回路７３、セレクタ（ＳＥＬ）７０及びＯＴＵ２マッピング回路７２を備えている。ＡＤＭ６１は、基本クロック供給回路７５を備えている。基本クロック供給回路７５は、例えば水晶発振器を備えており、例えば１６７．３３ＭＨｚの周波数の基本クロックを出力する。

ＧｂＥ終端６２は、図示しないイーサネットネットワークに接続されている。ＧｂＥ終端６２は、イーサネットネットワークに対するクライアントインタフェースである。ＧｂＥ終端６２は、イーサネットネットワークからイーサネット形式のフレーム信号を受信し、例えば１５６．２５ＭＨｚの周波数のクライアントクロックに同期したイーサネット形式のフレーム信号を出力する。

ＯＤＵ０マッピング回路６３は、ＧｂＥ終端６２、シグマデルタ演算器６５及び基本クロック供給回路７５に接続されている。ＯＤＵ０マッピング回路６３は、ＧｂＥ終端６２から出力されるイーサネット形式のフレーム信号をＯＤＵ０形式の中間フレーム信号へマッピングする。ＯＤＵ０マッピング回路６３は、基本クロック供給回路７５から出力される基本クロックに基づいて、例えばシグマデルタ演算器６５から出力されるイネーブル信号に同期したＯＤＵ０形式の中間フレーム信号を出力する。

ＯＤＵ０クロック条件供給回路６４は、ＯＤＵ０クロック条件を出力する。シグマデルタ演算器６５は、ＯＤＵ０クロック条件供給回路６４及び基本クロック供給回路７５に接続されている。シグマデルタ演算器６５は、ＯＤＵ０クロック条件供給回路６４から与えられるＯＤＵ０クロック条件に基づいて、基本クロック供給回路７５から出力される基本クロックを歯抜けさせて例えば１５５．５２ＭＨｚの周波数のイネーブル信号を生成する。

ＦＣ−２００終端６６は、図示しないＳＡＮに接続されている。ＦＣ−２００終端６６は、ＳＡＮに対するクライアントインタフェースである。ＦＣ−２００終端６６は、ＳＡＮからＳＡＮ形式のフレーム信号を受信し、例えば１３２．８１ＭＨｚの周波数のクライアントクロックに同期したＳＡＮ形式のフレーム信号を出力する。

ＯＤＵ１マッピング回路６７は、ＦＣ−２００終端６６、シグマデルタ演算器６９及び基本クロック供給回路７５に接続されている。ＯＤＵ１マッピング回路６７は、ＦＣ−２００終端６６から出力されるＳＡＮ形式のフレーム信号をＯＤＵ１形式の中間フレーム信号へマッピングする。ＯＤＵ１マッピング回路６７は、基本クロック供給回路７５から出力される基本クロックに基づいて、例えばシグマデルタ演算器６９から出力されるイネーブル信号に同期したＯＤＵ１形式の中間フレーム信号を出力する。

ＯＤＵ１クロック条件供給回路６８は、ＯＤＵ１クロック条件を出力する。シグマデルタ演算器６９は、ＯＤＵ１クロック条件供給回路６８及び基本クロック供給回路７５に接続されている。シグマデルタ演算器６９は、ＯＤＵ１クロック条件供給回路６８から与えられるＯＤＵ１クロック条件に基づいて、基本クロック供給回路７５から出力される基本クロックを歯抜けさせて例えば１５６．１７ＭＨｚの周波数のイネーブル信号を生成する。

セレクタ７０は、ＯＤＵ０マッピング回路６３及びＯＤＵ１マッピング回路６７に接続されている。セレクタ７０は、図示省略した制御回路から出力される制御信号に基づいて、ＯＤＵ０マッピング回路６３から出力されるＯＤＵ０形式の中間フレーム信号及びＯＤＵ１マッピング回路６７から出力されるＯＤＵ１形式の中間フレーム信号のいずれか一方を選択して出力する。

ＯＤＵ２マッピング回路７１は、セレクタ７０、シグマデルタ演算器７４及び基本クロック供給回路７５に接続されている。ＯＤＵ２マッピング回路７１は、セレクタ７０の出力信号をＯＤＵ２形式の中間フレーム信号へマッピングする。ＯＤＵ２マッピング回路７１は、基本クロック供給回路７５から出力される基本クロックに基づいて、例えばシグマデルタ演算器７４から出力されるイネーブル信号に同期したＯＤＵ２形式の中間フレーム信号を出力する。なお、セレクタ７０に代えてクロスコネクトを用いてもよい。

ＯＤＵ２クロック条件供給回路７３は、ＯＤＵ２クロック条件を出力する。シグマデルタ演算器７４は、ＯＤＵ２クロック条件供給回路７３及び基本クロック供給回路７５に接続されている。シグマデルタ演算器７４は、ＯＤＵ２クロック条件供給回路７３から与えられるＯＤＵ２クロック条件に基づいて、基本クロック供給回路７５から出力される基本クロックを歯抜けさせて例えば１５６．８３ＭＨｚの周波数のイネーブル信号を生成する。

ＯＴＵ２マッピング回路７２は、ＯＤＵ２マッピング回路７１及び基本クロック供給回路７５に接続されている。ＯＴＵ２マッピング回路７２は、ＯＤＵ２マッピング回路７１から出力されるＯＤＵ２形式の中間フレーム信号をＯＴＵ２形式の伝送フレーム信号へマッピングする。ＯＴＵ２マッピング回路７２は、基本クロック供給回路７５から出力される基本クロックに同期したＯＴＵ２形式の伝送フレーム信号を、例えば図示しないＯＴＮネットワークへ出力する。

図７は、図６に示す伝送装置のシグマデルタ演算器を示すブロック図である。シグマデルタ演算器６５は、加算器８１、フリップフロップ（ＦＦ）８２及び比較器・減算器８３を備えている。シグマデルタ演算器６５は、基本クロックに同期して動作する。

加算器８１は、フリップフロップ（ＦＦ）８２の出力値に分子設定値を加算する。比較器・減算器８３は、加算器８１の出力値が分母設定値以上の場合、イネーブル信号として１を出力し、かつ加算器８１の出力値から分母設定値を引いた値をフリップフロップ８２へ出力する。一方、比較器・減算器８３は、加算器８１の出力値が分母設定値未満の場合、イネーブル信号として０を出力し、かつ加算器８１の出力値をそのままフリップフロップ８２へ出力する。フリップフロップ８２は、比較器・減算器８３の出力値を保持し、保持した値を加算器８１へ出力する。分子設定値は、分母設定値以下である。

図７において、シグマデルタ演算器６５の後段に設けられているフリップフロップ８６は、例えばＯＤＵ０マッピング回路６３に設けられており、基本クロック及びシグマデルタ演算器６５から出力されるイネーブル信号に基づいて、Ｄ端子への入力値をＱ端子から出力する。

図８は、図７に示すシグマデルタ演算器の動作を示すタイムチャートである。一例として、分子設定値を３とし、分母設定値を１１として説明する。この場合、分母設定値は４ビットで表される。

図８に示すように、分子設定値が３であるので、加算器８１の出力値は、３、６、９、１２、４、７、１０、１３、５、８及び１１と変化し、これ以降、繰り返しとなる。そして、分母設定値が１１であるので、イネーブル信号の値は、加算器８１の出力値が１２や１３や１１になると１となり、それ以外の値では０となる。従って、加算器８１の出力値が一巡する間、すなわち基本クロック１１パルス分の間、３回、イネーブル信号の値が１となる。

つまり、シグマデルタ演算器６５によって、基本クロックに対して８パルス分を均等に歯抜けさせた、基本クロックの周波数の３／１１の周波数のイネーブル信号が得られる。図８において、動作クロックは、基本クロック及びイネーブル信号がともに１であるときに１となり、それ以外のときに０となる信号である。基本クロックとイネーブル信号とが供給される回路は、図８に動作クロックとして示す信号で動作することになる。シグマデルタ演算器６５の後段のフリップフロップ８６が出力するフレームデータは、動作クロックの立ち上がりエッジに同期して切り替わる。なお、分母設定値を例えば２０ビットで表すようにしてもよい。それによって、±１ｐｐｍの範囲でイネーブル信号の周波数を設定することができる。

シグマデルタ演算器６９及びシグマデルタ演算器７４についても同様である。図７において、シグマデルタ演算器６９の場合には、フリップフロップ８６はＯＤＵ１マッピング回路６７に設けられており、シグマデルタ演算器７４の場合には、フリップフロップ８６はＯＤＵ２マッピング回路７１に設けられている。

シグマデルタ演算器６５に対する分子設定値及び分母設定値は、ＯＤＵ０クロック条件供給回路６４から与えられる。すなわち、ＯＤＵ０クロック条件供給回路６４は、シグマデルタ演算器６５に分子設定値及び分母設定値を供給する。例えば基本クロックの周波数が１６７．３３ＭＨｚであり、シグマデルタ演算器６５から出力されるイネーブル信号の周波数が１５５．５２ＭＨｚである場合、分子設定値が２３７であり、分母設定値が２５５であってもよい。シグマデルタ演算器６５における分母設定値が、例えばソフトウェアによる制御によって動的に変更されるようになっていてもよい。

シグマデルタ演算器６９に対する分子設定値及び分母設定値は、ＯＤＵ１クロック条件供給回路６８から与えられる。すなわち、ＯＤＵ１クロック条件供給回路６８は、シグマデルタ演算器６９に分子設定値及び分母設定値を供給する。例えば基本クロックの周波数が１６７．３３ＭＨｚであり、シグマデルタ演算器６９から出力されるイネーブル信号の周波数が１５６．１７ＭＨｚである場合、分子設定値が５６６４３であり、分母設定値が６０６９０であってもよい。シグマデルタ演算器６９における分母設定値が、例えばソフトウェアによる制御によって動的に変更されるようになっていてもよい。

シグマデルタ演算器７４に対する分子設定値及び分母設定値は、ＯＤＵ２クロック条件供給回路７３から与えられる。すなわち、ＯＤＵ２クロック条件供給回路７３は、シグマデルタ演算器７４に分子設定値及び分母設定値を供給する。例えば基本クロックの周波数が１６７．３３ＭＨｚであり、シグマデルタ演算器７４から出力されるイネーブル信号の周波数が１５６．８３ＭＨｚである場合、分子設定値が２３９であり、分母設定値が２５５であってもよい。シグマデルタ演算器７４における分母設定値が、例えばソフトウェアによる制御によって動的に変更されるようになっていてもよい。

なお、図６に示すＡＤＭ６１において、シグマデルタ演算器６５，６９，７４に代えて、プライムデルタ演算器を用いてもよい。

図９は、プライムデルタ（Ｐｒｉｍｅ−ｄｅｌｔａ）演算器を示すブロック図である。プライムデルタ演算器９１は、プライムデルタ判定回路９２及びカウンタ９３を備えている。プライムデルタ演算器９１は、基本クロックに同期して動作する。

カウンタ９３は、常に固定値を加算した値を保持する。ただし、カウンタ９３は、固定値が加算された値が分母設定値以上の場合には、固定値が加算された値から分母設定値を引いた値を保持する。プライムデルタ判定回路９２は、カウンタ９３の出力値が分子設定値未満の場合、イネーブル信号として１を出力する。一方、プライムデルタ判定回路９２は、カウンタ９３の出力値が分子設定値以上の場合には、イネーブル信号として０を出力する。分子設定値は、分母設定値以下である。図９において、プライムデルタ演算器９１の後段に設けられているフリップフロップ８６は、例えばＯＤＵ０マッピング回路６３やＯＤＵ１マッピング回路６７やＯＤＵ２マッピング回路７１に設けられており、基本クロック及びプライムデルタ演算器９１から出力されるイネーブル信号に基づいて、Ｄ端子への入力値をＱ端子から出力する。

図１０は、図９に示すプライムデルタ演算器の動作を示すタイムチャートである。一例として、分子設定値を３とし、分母設定値を１１とし、カウンタ９３で加算される固定値を４として説明する。この場合、分母設定値は４ビットで表される。

図１０に示すように、カウンタ９３で加算される固定値が４であるので、カウンタ９３の出力値は、４、８、１、５、９、２、６、１０、３、７及び０と変化し、これ以降、繰り返しとなる。そして、分子設定値が３であるので、イネーブル信号の値は、カウンタ９３の出力値が１や２や０になると１となり、それ以外の値では０となる。従って、カウンタ９３の出力値が一巡する間、すなわち基本クロック１１パルス分の間、３回、イネーブル信号の値が１となる。

つまり、プライムデルタ演算器９１によって、基本クロックに対して８パルス分を均等に歯抜けさせた、基本クロックの周波数の３／１１の周波数のイネーブル信号が得られる。図１０において、動作クロックは、基本クロック及びイネーブル信号がともに１であるときに１となり、それ以外のときに０となる信号である。基本クロックとイネーブル信号とが供給される回路は、図１０に動作クロックとして示す信号で動作することになる。プライムデルタ演算器９１の後段のフリップフロップ８６が出力するフレームデータは、動作クロックの立ち上がりエッジに同期して切り替わる。なお、分母設定値を例えば２０ビットで表すことによって、±１ｐｐｍの範囲でイネーブル信号の周波数を設定することができる。

図１１は、プライムデルタ演算器から出力されるイネーブル信号を示すタイムチャートである。図１１に示すように、分子設定値が例えば６から７へと１変わると、イネーブル信号の値が変わるのは一箇所である。

シグマデルタ演算器６５に代えてプライムデルタ演算器９１を用いる場合、プライムデルタ演算器９１に対する分子設定値及び分母設定値は、ＯＤＵ０クロック条件供給回路６４から与えられる。例えば基本クロックの周波数が１６７．３３ＭＨｚであり、プライムデルタ演算器９１から出力されるイネーブル信号の周波数が１５５．５２ＭＨｚである場合、分子設定値が２３７であり、分母設定値が２５５であってもよい。

シグマデルタ演算器６９に代えてプライムデルタ演算器９１を用いる場合、プライムデルタ演算器９１に対する分子設定値及び分母設定値は、ＯＤＵ１クロック条件供給回路６８から与えられる。例えば基本クロックの周波数が１６７．３３ＭＨｚであり、プライムデルタ演算器９１から出力されるイネーブル信号の周波数が１５６．１７ＭＨｚである場合、分子設定値が５６６４３であり、分母設定値が６０６９０であってもよい。

シグマデルタ演算器７４に代えてプライムデルタ演算器９１を用いる場合、プライムデルタ演算器９１に対する分子設定値及び分母設定値は、ＯＤＵ２クロック条件供給回路７３から与えられる。例えば基本クロックの周波数が１６７．３３ＭＨｚであり、プライムデルタ演算器９１から出力されるイネーブル信号の周波数が１５６．８３ＭＨｚである場合、分子設定値が２３９であり、分母設定値が２５５であってもよい。

図６に示すＡＤＭ６１において、ＯＤＵ０マッピング回路６３、ＯＤＵ１マッピング回路６７、ＯＤＵ２マッピング回路７１、ＯＴＵ２マッピング回路７２及び各シグマデルタ演算器６５，６９，７４は、基本クロックに同期して動作する。従って、例えばＯＤＵ０マッピング回路６３とＯＤＵ１マッピング回路６７とは異なる周波数で動作するが、ＯＤＵ０マッピング回路６３の処理とＯＤＵ１マッピング回路６７の処理とを時多重することができる。

図１２は、異なる周波数の処理を多重化しない回路の例を示す模式図であり、図１３は、図１２に示す回路の動作を示すタイムチャートである。図１２に示すように、ＦＦ（Ａ１）１０１、ＬＡ１ロジック１０２及びＦＦ（Ａ２）１０３の処理系と、ＦＦ（Ｂ１）１０４、ＬＢ１ロジック１０５及びＦＦ（Ｂ２）１０６の処理系とは、同期しているが、処理の周波数が異なっている。２つの処理系を多重化しない場合には、処理系ごとにＬＡ１ロジック１０２及びＬＢ１ロジック１０５が必要となる。この場合のタイムチャートは、図１３に示すようになる。

図１４は、異なる周波数の処理を多重化する回路の例を示す図であり、図１５は、図１４に示す回路の動作を示すタイムチャートである。図１４に示すように、同期した２つの処理系を多重化することによって、２つの処理系において共通のＬ１ロジック１０７が１つで済む。この場合、図１５に示すように、２つの処理系において共通のＬ１ロジック１０７が時多重で処理を行う。

図１６は、実施例２にかかる伝送装置の別の例を示すブロック図である。図１６に示すＡＤＭ１１１は、図６に示すＡＤＭ６１の構成に加えて、第３の回路として例えば擬似ランダムビット発生器（ＰＲＢＳ Ｇｅｎ）７６を有している。また、ＡＤＭ１１１は、セレクタ（ＳＥＬ）７７，７８を有している。また、図６に示すＡＤＭ６１のセレクタ７０の代わりに、クロスコネクト（ＸＣ）７９が用いられている。なお、クロスコネクト７９の代わりにセレクタを用いてもよいのは勿論である。

擬似ランダムビット発生器７６は、シグマデルタ演算器６５、シグマデルタ演算器６９及び基本クロック供給回路７５に接続されている。擬似ランダムビット発生器７６は、基本クロック供給回路７５から出力される基本クロックに基づいて、例えばシグマデルタ演算器６５から出力されるイネーブル信号に同期した擬似ランダムビットを出力する。

また、擬似ランダムビット発生器７６は、基本クロックに基づいて、例えばシグマデルタ演算器６９から出力されるイネーブル信号に同期した擬似ランダムビットを出力する。擬似ランダムビット発生器７６は、シグマデルタ演算器６５から出力されるイネーブル信号に同期した擬似ランダムビットと、シグマデルタ演算器６９から出力されるイネーブル信号に同期した擬似ランダムビットとを時多重で出力する（図１４参照）。

セレクタ７７は、ＯＤＵ０マッピング回路６３及び擬似ランダムビット発生器７６に接続されている。セレクタ７７は、図示省略した制御回路から出力される制御信号に基づいて、ＯＤＵ０マッピング回路６３から出力される中間フレーム信号及び擬似ランダムビット発生器７６から出力される擬似ランダムビットのいずれか一方を選択して出力する。

セレクタ７８は、ＯＤＵ１マッピング回路６７及び擬似ランダムビット発生器７６に接続されている。セレクタ７８は、図示省略した制御回路から出力される制御信号に基づいて、ＯＤＵ１マッピング回路６７から出力される中間フレーム信号及び擬似ランダムビット発生器７６から出力される擬似ランダムビットのいずれか一方を選択して出力する。例えばＡＤＭ１１１の設置時やメンテナンス時などにおいて導通試験を行う場合に、セレクタ７７は、擬似ランダムビット発生器７６の出力信号（擬似ランダムビット）を選択してもよい。

例えばＡＤＭ１１１の設置時やメンテナンス時などにおいて導通試験を行う場合に、セレクタ７７及びセレクタ７８は、擬似ランダムビット発生器７６の出力信号（擬似ランダムビット）を選択してもよい。クロスコネクト７９は、セレクタ７７及びセレクタ７８に接続されている。クロスコネクト７９は、図示省略した制御回路から出力される制御信号に基づいて、セレクタ７７の出力信号及びセレクタ７８の出力信号のいずれか一方を選択して出力する。

図１６に示す例では、擬似ランダムビット発生器７６は、ＯＤＵ０マッピング回路６３及びＯＤＵ１マッピング回路６７に対して共通化されており、時多重で処理を行う。各マッピング回路６３，６７がそれぞれ擬似ランダムビット発生器を備えており、それぞれの擬似ランダムビット発生器からそれぞれのマッピング回路６３，６７に合った擬似ランダムビットを出力する構成としてもよい。この場合、ＯＤＵ０マッピング回路６３のポート数が８であり、ＯＤＵ１マッピング回路６７のポート数が４であるとすると、合計で１２個の擬似ランダムビット発生器が必要となる。また、クロスコネクト７９は、ＯＤＵ０マッピング回路６３及びＯＤＵ１マッピング回路６７に接続されている。クロスコネクト７９は、図示省略した制御回路から出力される制御信号に基づいて、ＯＤＵ０マッピング回路６３から出力されるＯＤＵ０形式の中間フレーム信号及びＯＤＵ１マッピング回路６７から出力されるＯＤＵ１形式の中間フレーム信号のいずれか一方を選択して出力する。また、ＯＤＵ０マッピング回路６３の処理とＯＤＵ１マッピング回路６７の処理とを時多重しなくてもよい。

実施例２によれば、基本クロックから生成されたイネーブル信号を用いることによって、ＯＤＵ０マッピング回路６３、ＯＤＵ１マッピング回路６７及びＯＤＵ２マッピング回路７１を基本クロックに基づいて動作させることができる。従って、異なる周波数の信号を基本クロックに基づいて処理することができる。それによって、水晶発振器の数を減らすことができるので、回路規模の増大やコストの増大や消費電力の増大を抑えることができる。また、同期化した複数の回路を共通化し、共通化された回路で処理を時多重化することによって、さらに回路規模を小さくすることができる。

なお、実施例２にかかるＡＤＭ６１，１１１は、ＯＴＮ系の伝送装置に限らず、イーサネット系やＳｏｎｅｔ／ＳＤＨ系やＦＣ系の伝送装置にも適用可能であり、同様の効果が得られる。また、ＡＤＭに限らず、複数のクロックを用いて信号を処理する伝送装置にも適用可能であり、同様の効果が得られる。

上述した実施例１、２に関し、さらに以下の付記を開示する。

（付記１）基本クロックと第１のクロック条件が入力され、前記基本クロックと前記第１のクロック条件に基づいた第１のイネーブル信号を出力する第１の回路と、前記基本クロックと第２のクロック条件が入力され、前記基本クロックと前記第２のクロック条件に基づいた第２のイネーブル信号を出力する第２の回路と、第１フレーム入力信号と前記第１のイネーブル信号を受け、前記第１のイネーブル信号に同期した第１フレーム出力信号を出力する第１フレーム処理回路と、第２フレーム入力信号と前記第２のイネーブル信号を受け、前記第２のイネーブル信号に同期した第２フレーム出力信号を出力する第２フレーム処理回路と、を備えることを特徴とする伝送装置。

（付記２）前記第１の回路は、前記第１のイネーブル信号を前記基本クロックに同期させて出力し、前記第２の回路は、前記第２のイネーブル信号を前記基本クロックに同期させて出力することを特徴とする付記１に記載の伝送装置。

（付記３）前記第１の回路は、前記基本クロックを前記第１のクロック条件に基づいて歯抜けさせることによって前記第１のイネーブル信号を生成し、前記第２の回路は、前記基本クロックを前記第２のクロック条件に基づいて歯抜けさせることによって前記第２のイネーブル信号を生成することを特徴とする付記１または２に記載の伝送装置。

（付記４）前記第１フレーム処理回路と前記第２フレーム処理回路とが時多重で動作することを特徴とする付記１〜３のいずれか一つに記載の伝送装置。

（付記５）前記第１のイネーブル信号と前記第２のイネーブル信号を受け、前記第１のイネーブル信号に基づいた動作と前記第２のイネーブル信号に基づいた動作とを時多重で行う第３の回路を備えることを特徴とする付記４に記載の伝送装置。

（付記６）前記第１の回路または前記第２の回路は、シグマデルタ演算を行う回路であることを特徴とする付記１〜５のいずれか一つに記載の伝送装置。

（付記７）前記第１の回路または前記第２の回路は、プライムデルタ演算を行う回路であることを特徴とする付記１〜５のいずれか一つに記載の伝送装置。

（付記８）基本クロックと第１のクロック条件に基づいた第１のイネーブル信号を出力し、第１フレーム入力信号と前記第１のイネーブル信号を受けて、前記第１のイネーブル信号に同期した第１フレーム出力信号を出力し、前記基本クロックと第２のクロック条件に基づいた第２のイネーブル信号を出力し、第２フレーム入力信号と前記第２のイネーブル信号を受けて、前記第２のイネーブル信号に同期した第２フレーム出力信号を出力することを特徴とする伝送方法。

（付記９）前記第１のイネーブル信号及び前記第２のイネーブル信号は、前記基本クロックに同期することを特徴とする付記８に記載の伝送方法。

（付記１０）前記基本クロックを前記第１のクロック条件に基づいて歯抜けさせることによって前記第１のイネーブル信号を生成し、前記基本クロックを前記第２のクロック条件に基づいて歯抜けさせることによって前記第２のイネーブル信号を生成することを特徴とする付記８または９に記載の伝送方法。

（付記１１）前記第１フレーム出力信号を出力する動作と前記第２フレーム出力信号を出力する動作とが時多重されることを特徴とする付記８〜１０のいずれか一つに記載の伝送方法。

（付記１２）シグマデルタ演算を行うことによって前記第１のイネーブル信号または前記第２のイネーブル信号を生成することを特徴とする付記８〜１１のいずれか一つに記載の伝送方法。

（付記１３）プライムデルタ演算を行うことによって前記第１のイネーブル信号または前記第２のイネーブル信号を生成することを特徴とする付記８〜１１のいずれか一つに記載の伝送方法。

１ 伝送装置
２ 第１フレーム処理回路
３ 第１の回路
４ 第２フレーム処理回路
５ 第２の回路
７６ 第３の回路

Claims (6)

1. 基本クロックと第１のクロック条件が入力され、前記基本クロックと前記第１のクロック条件に基づいた第１のイネーブル信号を出力する第１の回路と、
   前記基本クロックと第２のクロック条件が入力され、前記基本クロックと前記第２のクロック条件に基づいた第２のイネーブル信号を出力する第２の回路と、
   第１フレーム入力信号と前記第１のイネーブル信号を受け、前記第１のイネーブル信号に同期した第１フレーム出力信号を出力する第１フレーム処理回路と、
   第２フレーム入力信号と前記第２のイネーブル信号を受け、前記第２のイネーブル信号に同期した第２フレーム出力信号を出力する第２フレーム処理回路と、
   を備えることを特徴とする伝送装置。
2. 前記第１の回路は、前記第１のイネーブル信号を前記基本クロックに同期させて出力し、
   前記第２の回路は、前記第２のイネーブル信号を前記基本クロックに同期させて出力することを特徴とする請求項１に記載の伝送装置。
3. 前記第１の回路は、前記基本クロックを前記第１のクロック条件に基づいて歯抜けさせることによって前記第１のイネーブル信号を生成し、
   前記第２の回路は、前記基本クロックを前記第２のクロック条件に基づいて歯抜けさせることによって前記第２のイネーブル信号を生成することを特徴とする請求項１または２に記載の伝送装置。
4. 前記第１フレーム処理回路と前記第２フレーム処理回路とが時多重で動作することを特徴とする請求項１〜３のいずれか一つに記載の伝送装置。
5. 前記第１のイネーブル信号と前記第２のイネーブル信号を受け、前記第１のイネーブル信号に基づいた動作と前記第２のイネーブル信号に基づいた動作とを時多重で行う第３の回路を備えることを特徴とする請求項４に記載の伝送装置。
6. 基本クロックと第１のクロック条件に基づいた第１のイネーブル信号を出力し、
   第１フレーム入力信号と前記第１のイネーブル信号を受けて、前記第１のイネーブル信号に同期した第１フレーム出力信号を出力し、
   前記基本クロックと第２のクロック条件に基づいた第２のイネーブル信号を出力し、
   第２フレーム入力信号と前記第２のイネーブル信号を受けて、前記第２のイネーブル信号に同期した第２フレーム出力信号を出力することを特徴とする伝送方法。

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