JP2007155611A - 半導体集積回路 - Google Patents

Abstract

【課題】シリアルデータを転送する高速インタフェース回路を内蔵した半導体集積回路において、高速動作が可能なＬＳＩテスタによらなくても高精度のＡＣテストを行うことができるようにする。
【解決手段】この半導体集積回路は、逓倍クロック信号を生成すると共に、逓倍クロック信号の周波数の整数分の１の周波数を有し互いに位相が異なる複数の多相クロック信号を生成するクロック信号生成回路と、パラレルデータを逓倍クロック信号に同期してシリアルデータに変換するパラレル／シリアル変換回路と、シリアルデータを差動信号として外部に出力する差動信号出力回路と、シリアルデータに含まれている個々のデータをそれぞれの多相クロック信号に同期して順次保持する複数の保持回路と、複数の保持回路によって保持された個々のデータを出力制御信号に従って外部にそれぞれ出力する複数の出力回路とを具備する。
【選択図】図１

Description

本発明は、シリアルデータを転送するインタフェース回路を内蔵した半導体集積回路に関する。

例えば、パーソナルコンピュータにおいて、本体と表示部との間で画像データをシリアルデータとして高速（数百Ｍｂｐｓ〜Ｇｂｐｓ）で転送するために、低電圧の差動信号であるＬＶＤＳ（Low Voltage Differential Signal）を使用するＬＶＤＳインタフェース回路が用いられている。そのような高速インタフェース回路のＡＣテストを行うために、通常は、高速動作が可能なＬＳＩテスタが用いられる。

しかしながら、高速仕様のＬＳＩテスタは高価であると共に、測定チャンネル間における遅延量の違いによりスキューが発生し、測定結果がスキューの影響を受け易い。このような問題を解消して高速インタフェース回路のＡＣテストを容易化するために、様々な技術が開発されている。

関連する技術として、下記の特許文献１には、回路規模が小さく、また、これにより誤動作の発生確率も小さい被試験信号生成装置が開示されている。この被試験信号生成装置は、ディジタルデータ信号出力手段から出力されるディジタルデータ信号を所定の周期で間欠的にサンプリングするためのサンプリング信号を生成するサンプリング信号生成手段と、前記サンプリング信号に従って前記ディジタルデータ信号をサンプリングすることにより、前記ディジタルデータ信号出力手段の動作を試験するための被試験信号を生成する被試験信号生成手段とを備えている。この被試験信号生成装置によれば、ディジタルデータ信号を間欠的にサンプリングすることにより、そのディジタルデータ信号よりも低速の被試験信号を得ることができるが、本来の速度におけるディジタルデータ信号出力手段の動作試験を行うことはできない。
特開平９−２７０７１４号公報（第１頁、図１）

そこで、上記の点に鑑み、本発明は、シリアルデータを転送する高速インタフェース回路を内蔵した半導体集積回路において、高速動作が可能なＬＳＩテスタによらなくても高精度のＡＣテストを行うことができるようにすることを目的とする。

上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、内部クロック信号に同期してパラレルデータを出力する内部回路と、内部クロック信号の周波数の整数倍の周波数を有する逓倍クロック信号を生成すると共に、少なくともテストモードにおいて、逓倍クロック信号の周波数の整数分の１の周波数を有し互いに位相が異なる複数の多相クロック信号を生成するクロック信号生成回路と、通常動作モードにおいて、内部回路から出力されるパラレルデータを逓倍クロック信号に同期してシリアルデータに変換すると共に、テストモードにおいて、テスト用のパラレルデータを逓倍クロック信号に同期してシリアルデータに変換するパラレル／シリアル変換回路と、パラレル／シリアル変換回路から出力されるシリアルデータを差動信号として外部に出力する差動信号出力回路と、パラレル／シリアル変換回路から出力されるシリアルデータに含まれている個々のデータをそれぞれの多相クロック信号に同期して順次保持する複数の保持回路と、複数の保持回路によって保持された個々のデータを出力制御信号に従って外部にそれぞれ出力する複数の出力回路とを具備する。

ここで、複数の出力回路の各々が、入出力切換信号に従ってデータの入力及び出力を選択的に行うことができる双方向入出力回路を含むようにしても良い。さらに、半導体集積回路が、テストモードにおいて双方向入出力回路によって外部から入力されるデータをテスト用のパラレルデータとして保持する保持回路と、通常動作モードにおいて、内部回路から出力されるパラレルデータを選択し、テストモードにおいて、保持回路から出力されるパラレルデータを選択し、選択されたパラレルデータをパラレル／シリアル変換回路に出力する選択回路とをさらに具備するようにしても良い。

以上において、パラレル／シリアル変換回路が、Ｎビットのパラレルデータを入力し（Ｎは２以上の整数）、クロック信号生成回路が、逓倍クロック信号の周波数のＮ分の１の周波数を有するＮ個の多相クロック信号を生成し、Ｎ個の保持回路が、パラレル／シリアル変換回路から出力されるシリアルデータに含まれている連続するＮビットのデータの全てを保持するようにしても良い。

あるいは、パラレル／シリアル変換回路が、Ｎビットのパラレルデータを入力し（Ｎは２以上の整数）、クロック信号生成回路が、逓倍クロック信号の周波数のＭ分の１の周波数を有するＭ個の多相クロック信号を生成し（ＭはＮの約数で、Ｍ＜Ｎ）、Ｍ個の保持回路が、パラレル／シリアル変換回路から出力されるシリアルデータに含まれている連続するＮビットのデータの内のＭビットのデータを保持するようにしても良い。

本発明によれば、パラレル／シリアル変換回路から出力されるシリアルデータに含まれている個々のデータをそれぞれの多相クロック信号に同期して順次保持して外部に出力することにより、高速動作が可能なＬＳＩテスタによらなくても高精度のＡＣテストを行うことができる。

以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。
図１は、本発明の一実施形態に係る半導体集積回路の構成を示す図である。図１に示すように、半導体集積回路１は、内部回路である信号処理回路１０と、クロック信号生成回路２０とを含んでいる。また、半導体集積回路１は、シリアルデータを転送する高速インタフェース回路として、パラレル／シリアル変換回路３０と、差動信号出力回路４０とを含んでいる。さらに、半導体集積回路１は、テスト補助回路として、複数の保持回路（図１においては、５個のフリップフロップ５１〜５５を示す）と、フリップフロップ６１〜６５及び双方向入出力回路７１〜７５によって構成される複数の出力回路と、保持回路（図１においては、ラッチ回路８０を示す）と、選択回路９０と、テスト制御回路１００とを含んでいる。

信号処理回路１０は、例えば、入力される画像データに対して信号処理を行うことにより、Ｎビットのパラレルデータを出力する。ここで、Ｎは２以上の整数である。ラッチ回路８０は、テストモードにおいて外部から入力されるテスト用データを、Ｎビットのパラレルデータとして保持する。

クロック信号生成回路２０は、内部クロック信号ＣＫの周波数の整数倍の周波数を有する逓倍クロック信号を生成すると共に、少なくともテストモードにおいて、逓倍クロック信号の周波数のＭ分の１の周波数を有するＭ個の多相クロック信号（図１においては、多相クロック信号φ１〜φ５を示す）を生成する。ここで、Ｍは、１＜Ｍ≦Ｎを満たす整数であり、Ｎと等しいか、又は、Ｎの約数（Ｍ＜Ｎ）であることが望ましい。

テスト制御回路１００は、外部からテストスタート信号を入力すると共に、テストモードにおいて活性化され、通常動作モードにおいて非活性化されるテストモード信号と、テスト用データのラッチ動作を制御するためのラッチ制御信号と、シリアルデータをサンプリングして得られたパラレルデータを出力するタイミングを規定する出力制御信号と、入出力動作を制御するための入出力切換信号とを生成する。

テストモード信号に従って動作する選択回路９０は、通常動作モードにおいて、信号処理回路１０から出力されるＮビットのパラレルデータを選択し、テストモードにおいて、ラッチ回路８０から出力されるＮビットのパラレルデータを選択し、選択されたパラレルデータをパラレル／シリアル変換回路３０に出力する。

パラレル／シリアル変換回路３０は、入力されるパラレルデータを逓倍クロック信号に同期してシリアルデータに変換する。パラレル／シリアル変換回路３０の出力には、差動信号出力回路４０が接続されている。差動信号出力回路４０は、プリドライバ４１と差動出力ドライバ４２とによって構成され、パラレル／シリアル変換回路３０から出力されるシリアルデータを、低電圧の差動信号であるＬＶＤＳとして出力する。

また、パラレル／シリアル変換回路３０の出力には、Ｋ個のフリップフロップ（図１においては、フリップフロップ５１〜５５を示す）が接続されている。ここで、Ｋは、１＜Ｋ≦Ｎを満たす整数であり、Ｍと等しいことが望ましい。

フリップフロップ５１〜５５は、パラレル／シリアル変換回路３０から出力されるシリアルデータに含まれている個々のデータを、多相クロック信号φ１〜φ５のそれぞれに同期して順次保持する。Ｍ＝Ｋ＝Ｎである場合には、フリップフロップ５１〜５５は、パラレル／シリアル変換回路３０から出力されるシリアルデータに含まれている連続するＮビットのデータの全てを保持する。

一方、Ｍ＝Ｋ＜Ｎである場合には、フリップフロップ５１〜５５は、パラレル／シリアル変換回路３０から出力されるシリアルデータに含まれている連続するＮビットのデータの内のＫビットのデータを保持する。例えば、Ｎ＝１０、かつ、Ｍ＝Ｋ＝５である場合には、パラレル／シリアル変換回路３０から出力されるシリアルデータの連続する１０ビットの内の５ビット、即ち、連続する２ビットの内の１ビットがサンプリングされることになる。

フリップフロップ５１〜５５から出力されるデータＱ１〜Ｑ５は、フリップフロップ６１〜６５にそれぞれ出力される。フリップフロップ６１〜６５は、出力制御信号に応答して、フリップフロップ５１〜５５から出力されるデータＱ１〜Ｑ５をそれぞれ保持する。

双方向入出力回路７１〜７５は、入出力切換信号に従って、データの入力及び出力を選択的に行うことができる。例えば、入出力切換信号がハイレベルであるときに、双方向入出力回路７１〜７５は、入出力端子Ｐ１〜Ｐ５にパラレルデータとして入力されたテストパターン（例えば、「１１０１１」）をラッチ回路８０に供給する。あるいは、双方向入出力回路７１〜７５のいずれかを用いることにより、ラッチ制御信号に同期して、テストパターンをシリアルデータとして入力するようにしても良い。いずれにしても、ラッチ回路８０は、外部から供給されたテストパターンをパラレルデータとして保持し、パラレル／シリアル変換回路３０に出力する。

入出力切換信号がローレベルであるときに、双方向入出力回路７１〜７５は、フリップフロップ６１〜６５から出力されるパラレルデータを、入出力端子Ｐ１〜Ｐ５に供給する。入出力端子Ｐ１〜Ｐ５から外部に出力されるパラレルデータをテストパターンと比較することにより、シリアルデータを転送する高速インタフェース回路のＡＣチェックを行うことができる。

次に、本実施形態に係る半導体集積回路の動作について詳細に説明する。
図２は、図１に示す半導体集積回路の動作を説明するためのタイミングチャートである。図２に示すように、テストスタート信号がハイレベルに活性化されると、テスト制御回路１００が、内部クロック信号ＣＫのパルス（１）に同期してスタートフラグを立てて、テスト動作を開始する。なお、画像データを処理する半導体集積回路においては、テストスタート信号として、垂直同期信号や水平同期信号を用いることができる。

さらに、テスト制御回路１００は、テストモード信号を活性化し、入出力切換信号をハイレベルとする。入出力切換信号がハイレベルとなることにより、双方向入出力回路７１〜７５が、入出力端子Ｐ１〜Ｐ５に供給されるテストパターンをパラレルデータとしてラッチ回路８０に出力するので、ラッチ回路８０は、図２に示すタイミングでパラレルデータを入力する。さらに、テスト制御回路１００が、内部クロック信号ＣＫのパルス（３）に同期してラッチ制御信号を活性化すると、ラッチ回路８０がテストパターンをラッチする。その後、テスト制御回路１００は、入出力切換信号をローレベルに戻す。

パラレル／シリアル変換回路３０は、パラレルデータをシリアルデータに変換し、内部クロック信号ＣＫのパルス（４）に同期してシリアルデータを出力する。フリップフロップ５１〜５５は、パラレル／シリアル変換回路３０から出力されるシリアルデータに含まれている個々のデータを、多相クロック信号φ１〜φ５のそれぞれに同期して順次ラッチして、データＱ１〜Ｑ５として出力する。

次に、テスト制御回路１００が、内部クロック信号ＣＫのパルス（６）に同期して出力制御信号を活性化すると、フリップフロップ６１〜６５は、フリップフロップ５１〜５５から出力されるデータをラッチする。双方向入出力回路７１〜７５は、フリップフロップ６１〜６５から出力されるパラレルデータを入出力端子Ｐ１〜Ｐ５にそれぞれ供給する。汎用のＬＳＩテスタを用いて、入出力端子Ｐ１〜Ｐ５から外部に出力される５ビットのパラレルデータＤＡＴＡ［４：０］をテストパターンと比較することにより、シリアルデータを転送する高速インタフェース回路のＡＣチェックを行うことができる。

このように、本実施形態によれば、汎用のＬＳＩテスタを用いて高速インタフェース回路の動作試験を行うことができる。また、データの出力タイミングがクロック信号に依存しないので、ＬＳＩテスタにおける操作が容易となる。

本発明の一実施形態に係る半導体集積回路の構成を示す図。 図１に示す半導体集積回路の動作を説明するためのタイミングチャート。

符号の説明

１ 半導体集積回路、 １０ 信号処理回路、 ２０ クロック信号生成回路、 ３０ パラレル／シリアル変換回路、 ４０ 差動信号出力回路、 ４１ プリドライバ、 ４２ 差動出力ドライバ、 ５１〜５５、６１〜６５ フリップフロップ、 ７１〜７５ 双方向入出力回路、 ８０ ラッチ回路、 ９０ 選択回路、 １００ テスト制御回路

Claims (5)

1. 内部クロック信号に同期してパラレルデータを出力する内部回路と、
   内部クロック信号の周波数の整数倍の周波数を有する逓倍クロック信号を生成すると共に、少なくともテストモードにおいて、逓倍クロック信号の周波数の整数分の１の周波数を有し互いに位相が異なる複数の多相クロック信号を生成するクロック信号生成回路と、
   通常動作モードにおいて、前記内部回路から出力されるパラレルデータを逓倍クロック信号に同期してシリアルデータに変換すると共に、テストモードにおいて、テスト用のパラレルデータを逓倍クロック信号に同期してシリアルデータに変換するパラレル／シリアル変換回路と、
   前記パラレル／シリアル変換回路から出力されるシリアルデータを差動信号として外部に出力する差動信号出力回路と、
   前記パラレル／シリアル変換回路から出力されるシリアルデータに含まれている個々のデータをそれぞれの多相クロック信号に同期して順次保持する複数の保持回路と、
   前記複数の保持回路によって保持された個々のデータを出力制御信号に従って外部にそれぞれ出力する複数の出力回路と、
   を具備する半導体集積回路。
2. 前記複数の出力回路の各々が、入出力切換信号に従ってデータの入力及び出力を選択的に行うことができる双方向入出力回路を含む、請求項１記載の半導体集積回路。
3. テストモードにおいて前記双方向入出力回路によって外部から入力されるデータをテスト用のパラレルデータとして保持する保持回路と、
   通常動作モードにおいて、前記内部回路から出力されるパラレルデータを選択し、テストモードにおいて、前記保持回路から出力されるパラレルデータを選択し、選択されたパラレルデータを前記パラレル／シリアル変換回路に出力する選択回路と、
   をさらに具備する、請求項２記載の半導体集積回路。
4. 前記パラレル／シリアル変換回路が、Ｎビットのパラレルデータを入力し（Ｎは２以上の整数）、
   前記クロック信号生成回路が、逓倍クロック信号の周波数のＮ分の１の周波数を有するＮ個の多相クロック信号を生成し、
   Ｎ個の保持回路が、前記パラレル／シリアル変換回路から出力されるシリアルデータに含まれている連続するＮビットのデータの全てを保持する、
   請求項１〜３のいずれか１項記載の半導体集積回路。
5. 前記パラレル／シリアル変換回路が、Ｎビットのパラレルデータを入力し（Ｎは２以上の整数）、
   前記クロック信号生成回路が、逓倍クロック信号の周波数のＭ分の１の周波数を有するＭ個の多相クロック信号を生成し（ＭはＮの約数で、Ｍ＜Ｎ）、
   Ｍ個の保持回路が、前記パラレル／シリアル変換回路から出力されるシリアルデータに含まれている連続するＮビットのデータの内のＭビットのデータを保持する、
   請求項１〜３のいずれか１項記載の半導体集積回路。
   

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