JPS60233741A - デジタル・パタ−ン発生器 - Google Patents
デジタル・パタ−ン発生器Info
- Publication number
- JPS60233741A JPS60233741A JP59090445A JP9044584A JPS60233741A JP S60233741 A JPS60233741 A JP S60233741A JP 59090445 A JP59090445 A JP 59090445A JP 9044584 A JP9044584 A JP 9044584A JP S60233741 A JPS60233741 A JP S60233741A
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- JP
- Japan
- Prior art keywords
- memory
- signal
- address
- digital pattern
- counter
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は種々のデジタル・パターン信号を発生するデジ
タル・パターン発生器に関する。
タル・パターン発生器に関する。
デジタル・パターン発生器は、デジタル集積回路及び種
々のデジタル装置の試験等のために、デジタル・パター
ン信号を発生する。従来のデジタル・パターン発生器に
は大別して２つの方式があり、その１つの方式は、特公
昭４９−４６０９５号公報、特公昭５３−１２４２８号
公報、特公昭５３−３９７２８号公報、特公昭５３−３
９７２９号公報、特開昭５７−２０４’１５５号公報等
に開示されたマイクロプログラム方式である。また、デ
ジタルφパターン発生器の他の方式は、特公昭５２−２
２５２号公報、特開昭５４−９２０６８号公報、特開昭
５４−１２８６４６号公報等にその応用が開示されてい
るシーケンシャル方式である。マイクロプログラム方式
は、メモリにｒＪｕｍｐＩ ｒ「ｉｆｊｕｍｐＪ命令等
のマイクロ・コード及びデジタル・パターンを記憶させ
、このメモリから読出したマイクロ・コードによりプロ
グラム・カウンタを制御し、このプログラム・カウンタ
がメモリのアドレス指定を行なって、メモリからデジタ
ル・パターン信号を出力している。このマイクロプログ
ラム方式によれば、同一のデジタル・パターンをプログ
ラムに応じているいろと利用できるので、小さなメモリ
容量で長い複雑なパターン信号が発生できると共に、プ
ログラム方式なのでパターンの設定が容易である。一方
、シーケンシャル方式は、発生しようとするデジタル・
パターンをメモリにアドレス頴に記憶させ、このメモリ
をンーケンシャルに、即ち順次に読出してデジタル・パ
ターン信号を発生している。このシーケン７ヤル方式は
、メモリの制御回路が簡単である等の利点がある。
々のデジタル装置の試験等のために、デジタル・パター
ン信号を発生する。従来のデジタル・パターン発生器に
は大別して２つの方式があり、その１つの方式は、特公
昭４９−４６０９５号公報、特公昭５３−１２４２８号
公報、特公昭５３−３９７２８号公報、特公昭５３−３
９７２９号公報、特開昭５７−２０４’１５５号公報等
に開示されたマイクロプログラム方式である。また、デ
ジタルφパターン発生器の他の方式は、特公昭５２−２
２５２号公報、特開昭５４−９２０６８号公報、特開昭
５４−１２８６４６号公報等にその応用が開示されてい
るシーケンシャル方式である。マイクロプログラム方式
は、メモリにｒＪｕｍｐＩ ｒ「ｉｆｊｕｍｐＪ命令等
のマイクロ・コード及びデジタル・パターンを記憶させ
、このメモリから読出したマイクロ・コードによりプロ
グラム・カウンタを制御し、このプログラム・カウンタ
がメモリのアドレス指定を行なって、メモリからデジタ
ル・パターン信号を出力している。このマイクロプログ
ラム方式によれば、同一のデジタル・パターンをプログ
ラムに応じているいろと利用できるので、小さなメモリ
容量で長い複雑なパターン信号が発生できると共に、プ
ログラム方式なのでパターンの設定が容易である。一方
、シーケンシャル方式は、発生しようとするデジタル・
パターンをメモリにアドレス頴に記憶させ、このメモリ
をンーケンシャルに、即ち順次に読出してデジタル・パ
ターン信号を発生している。このシーケン７ヤル方式は
、メモリの制御回路が簡単である等の利点がある。
ところで、上述のマイクロプログラム方式とシーケンシ
ャル方式とを組合せて、デジタル・パターン発生器の機
能を拡張した従来技術が特開昭５６−１４０４３９号公
報に開示されている。この従来技術によれば、マイクロ
プログラム方式のプログラム・カウンタにより、マイク
ロプログラム方式及びシーケンシャル方式の両方のメモ
リを制御している。この組合せ方式によれば、繰返しパ
ターンはマイクロプログラム方式を利用でき便利である
。
ャル方式とを組合せて、デジタル・パターン発生器の機
能を拡張した従来技術が特開昭５６−１４０４３９号公
報に開示されている。この従来技術によれば、マイクロ
プログラム方式のプログラム・カウンタにより、マイク
ロプログラム方式及びシーケンシャル方式の両方のメモ
リを制御している。この組合せ方式によれば、繰返しパ
ターンはマイクロプログラム方式を利用でき便利である
。
しかし、プログラム・カウンタからのアドレス信号トシ
ーケンシャル方式のメモリに記憶されたデジタル・パタ
ーン信号とは１対１に対応しており、またマイクロプロ
グラム方式及びシーケンシャル方式の一方の方式のみで
は用いることができないので、デジタル自パターン発生
器の機能の拡張性が乏しかった。
ーケンシャル方式のメモリに記憶されたデジタル・パタ
ーン信号とは１対１に対応しており、またマイクロプロ
グラム方式及びシーケンシャル方式の一方の方式のみで
は用いることができないので、デジタル自パターン発生
器の機能の拡張性が乏しかった。
したがって本発明の目的は、マイクロプログラム方式と
シーケンシャル方式とを組合せて、機能をより一層拡張
したデジタル・パターン発生器の提供にある。
シーケンシャル方式とを組合せて、機能をより一層拡張
したデジタル・パターン発生器の提供にある。
本発明のデジタル・パターン発生器は、実行制御信号、
領域制御信号及びデジタル・・くターンを記憶した第１
メモリと、第１クロツク信号を発生する第１クロック発
生器と、第１クロツク信号及び第１メモリから読出され
た実行制御信号に応じて第１アドレス信号を発生するプ
ログラム・カウンタとを具えている。これら第１メモリ
、第１クロック発生器及びプログラム・カウンタはマイ
クロプログラム方式のパターン発生器を構成する。
領域制御信号及びデジタル・・くターンを記憶した第１
メモリと、第１クロツク信号を発生する第１クロック発
生器と、第１クロツク信号及び第１メモリから読出され
た実行制御信号に応じて第１アドレス信号を発生するプ
ログラム・カウンタとを具えている。これら第１メモリ
、第１クロック発生器及びプログラム・カウンタはマイ
クロプログラム方式のパターン発生器を構成する。
また本発明は複数のメモリ領域を有し、各メモリ領域に
デジタル・パターンを記憶した第２メモリと、第２クロ
ツク信号を発生する第２クロック発生器と、第１クロツ
ク信号又は第２クロツク信号を計数して第２アドレス信
号を発生するアドレス・カウンタとを具えている。更に
、選択手段が第１アドレス信号又は第２アドレス信号の
一部を選択して第２メモリに供給している。第２アドレ
ス信号の残りの部分又は第１メモリから読出された領域
制御信号Ｃ；より第２メモリのメモリ領域を選択する。
デジタル・パターンを記憶した第２メモリと、第２クロ
ツク信号を発生する第２クロック発生器と、第１クロツ
ク信号又は第２クロツク信号を計数して第２アドレス信
号を発生するアドレス・カウンタとを具えている。更に
、選択手段が第１アドレス信号又は第２アドレス信号の
一部を選択して第２メモリに供給している。第２アドレ
ス信号の残りの部分又は第１メモリから読出された領域
制御信号Ｃ；より第２メモリのメモリ領域を選択する。
この第２アドレス信号の一部が第２メモリをアドレス指
定する場合、第２メモリ及びアドレス・カウンタ等はシ
ーケンシャル方式のパターン発生器として働く。また第
１アドレス信号が第１メモリ及び第２メモリをアドレス
指定する場合、第２メモリは第１メモリの拡張メモリと
して働く。
定する場合、第２メモリ及びアドレス・カウンタ等はシ
ーケンシャル方式のパターン発生器として働く。また第
１アドレス信号が第１メモリ及び第２メモリをアドレス
指定する場合、第２メモリは第１メモリの拡張メモリと
して働く。
ところで、第２メモリは複数のメモリ領域を有し、各メ
モリ領域を第１メモリの全領域に夫々対応させている。
モリ領域を第１メモリの全領域に夫々対応させている。
そして、第１メモリから読出した領域制御信号又は第２
アドレス信号の残りの部分に応じて、第２メモリのメモ
リ領域を選択している。
アドレス信号の残りの部分に応じて、第２メモリのメモ
リ領域を選択している。
しだがって、デジタル・パターン発生器の拡張性がより
一層高まる。
一層高まる。
以下、添付図を参照して本発明の好適々一実施例を説明
する。第１可変クロック発生器１０及び第２可変クロッ
ク発生器１２は夫々可変周波数の第１クロツク信号及び
第２クロツク信号を発生する。ランダム・アクセスφメ
モリ（ＲＡＭ）である第１メモリ１４は実行制御信号、
領域制御信号及びデジタル・パターンの組合せを１ワー
ドとして記憶する。実行制御信号には例えばｒｊｕｍｐ
Ｊ命令、ｒｉｆｊｕｍｐＪ命令等があり、この実行制御
信号及び領域制御信号がマイクロコードとなる。また、
メモリ１４の容量は例えばＩＫワードである。デコーダ
１６は第１メモリ１４から読出された実行制御信号をデ
コードし、ジャンプ先等の次のアドレスをめる。プログ
ラム・カウンタ１８は第１クロック発生器ｌＯからの第
１クロツク信号をクロック端子に、またデコーダ１６か
らの次のアドレスをブリセント端子に夫々受け、計数出
力信号を第１アドレス信号として第１メモリ１４のアド
レス端子に供給する。
する。第１可変クロック発生器１０及び第２可変クロッ
ク発生器１２は夫々可変周波数の第１クロツク信号及び
第２クロツク信号を発生する。ランダム・アクセスφメ
モリ（ＲＡＭ）である第１メモリ１４は実行制御信号、
領域制御信号及びデジタル・パターンの組合せを１ワー
ドとして記憶する。実行制御信号には例えばｒｊｕｍｐ
Ｊ命令、ｒｉｆｊｕｍｐＪ命令等があり、この実行制御
信号及び領域制御信号がマイクロコードとなる。また、
メモリ１４の容量は例えばＩＫワードである。デコーダ
１６は第１メモリ１４から読出された実行制御信号をデ
コードし、ジャンプ先等の次のアドレスをめる。プログ
ラム・カウンタ１８は第１クロック発生器ｌＯからの第
１クロツク信号をクロック端子に、またデコーダ１６か
らの次のアドレスをブリセント端子に夫々受け、計数出
力信号を第１アドレス信号として第１メモリ１４のアド
レス端子に供給する。
電子スイッチ２０は第１クロック発生器１０からの第１
クロツク信号又は第２クロンク発生器１２からの第２ク
ロツク信号を選択する。アドレス・カウンタ２２は電子
スイッチ２０が選択したクロック信号を計数し、この計
数出力を第２アドレス信号とする。選択手段であるマル
チプレクサ２４はプログラムΦカウンタ１８からの第１
アドレス信号又はアドレス轡カウンタ２２からの第２ア
ドレス信号の一部（例えばキャリー又は最上位ビットを
除いた部分）を選択する。電子スイッチ２６は第１メモ
リ１４から読出された領域制御信号（１ビツト）又はア
ドレス・カウンタ２２からの第２アドレス信号の残りの
部分（例えばキャリー又は最上位ビット＝１ビット）を
選択する。領域制御回路２８は例えばカウンタであり、
電子スイッチ２６からの１ピツトのパルスを計数する。
クロツク信号又は第２クロンク発生器１２からの第２ク
ロツク信号を選択する。アドレス・カウンタ２２は電子
スイッチ２０が選択したクロック信号を計数し、この計
数出力を第２アドレス信号とする。選択手段であるマル
チプレクサ２４はプログラムΦカウンタ１８からの第１
アドレス信号又はアドレス轡カウンタ２２からの第２ア
ドレス信号の一部（例えばキャリー又は最上位ビットを
除いた部分）を選択する。電子スイッチ２６は第１メモ
リ１４から読出された領域制御信号（１ビツト）又はア
ドレス・カウンタ２２からの第２アドレス信号の残りの
部分（例えばキャリー又は最上位ビット＝１ビット）を
選択する。領域制御回路２８は例えばカウンタであり、
電子スイッチ２６からの１ピツトのパルスを計数する。
例えばＲＡＭである第２メモリ３０は複数のメモリ領域
を有し、各メモリ領域は第１メモリに対応し、夫々デジ
タル・パターンを記憶する。また、領域制御回路２８の
計数出力を第２メモリ３０のアドレス端子の上位ビット
に供給してメモリ領域を選択し、ＭＵＸ２４からのアド
レス信号を第２メモリ３０のアドレス端子の下位ビット
に供給して、各メモリ領域におけるアドレスを指定する
。メモリ３０の容量は例えば８にワードであり、ＩＫワ
ードのメモリ領域を８個備えている。
を有し、各メモリ領域は第１メモリに対応し、夫々デジ
タル・パターンを記憶する。また、領域制御回路２８の
計数出力を第２メモリ３０のアドレス端子の上位ビット
に供給してメモリ領域を選択し、ＭＵＸ２４からのアド
レス信号を第２メモリ３０のアドレス端子の下位ビット
に供給して、各メモリ領域におけるアドレスを指定する
。メモリ３０の容量は例えば８にワードであり、ＩＫワ
ードのメモリ領域を８個備えている。
バッファ３２及び３４は第１メモリー４及び第２メモリ
３０からのデジタル・パターンを夫々受け、これらデジ
タル・パターンを被試験回路に供給する。バス３６に接
続されたマイクロプロセッサ（μＰ）システム３８は、
μＰ１このμＰ用のプログラムを記憶したリード・オン
リ・メモリ、一時記憶装置であるＲＡＭ、入力装置であ
るキーボード等で構成されている。このシステム３１３
は、第１メモリ１４にマイクロコード（実行制御信号及
び領域制御信号）及びデジタル・パターンを書込んだシ
、第２メモリ３０にデジタル・パターンを書込んだり、
また電子スイッチ２０及び２６並びにＭＵＸ２４の制御
を行なう。更に、μＰシステム３４−はクロック発生器
１０及び１２の発振周波数の制御も行なえる（制御線は
図示せず）。
３０からのデジタル・パターンを夫々受け、これらデジ
タル・パターンを被試験回路に供給する。バス３６に接
続されたマイクロプロセッサ（μＰ）システム３８は、
μＰ１このμＰ用のプログラムを記憶したリード・オン
リ・メモリ、一時記憶装置であるＲＡＭ、入力装置であ
るキーボード等で構成されている。このシステム３１３
は、第１メモリ１４にマイクロコード（実行制御信号及
び領域制御信号）及びデジタル・パターンを書込んだシ
、第２メモリ３０にデジタル・パターンを書込んだり、
また電子スイッチ２０及び２６並びにＭＵＸ２４の制御
を行なう。更に、μＰシステム３４−はクロック発生器
１０及び１２の発振周波数の制御も行なえる（制御線は
図示せず）。
第１メモリー４は、第１クロック発生器１０、デコーダ
１６及びプログラム・カウンター８と共にマイクロプロ
グラム方式のデジタル・パターン発生器として動作し、
バッファ３２からデジタル・パターン信号を発生する。
１６及びプログラム・カウンター８と共にマイクロプロ
グラム方式のデジタル・パターン発生器として動作し、
バッファ３２からデジタル・パターン信号を発生する。
電子スイッチ２０及び２６が第２クロック発生器１２及
びアドレス・カウンタ２２を夫々選択し、ＭＵＸ２４が
アドレス・カウンタ２２を選択した場合、第２メモリ３
０の第１メモリ領域の開始アドレスから最終（第８）メ
モリ領域の最終アドレスまでを順次アドレス指定して、
記憶されたデジタル・パターンを順次バッファ３４に読
出す。この場合、バッファ３４からのデジタル・パター
ン信号の周波数はバッファ３２からのデジタル・パター
ン信号の周波数と独立である。また、電子スイッチ２０
が第１クロック発生器１０を選択した場合は、バッファ
３４の出力信号はバッファ３２の出力信号と独立である
が、それらの周波数は同じになる。
びアドレス・カウンタ２２を夫々選択し、ＭＵＸ２４が
アドレス・カウンタ２２を選択した場合、第２メモリ３
０の第１メモリ領域の開始アドレスから最終（第８）メ
モリ領域の最終アドレスまでを順次アドレス指定して、
記憶されたデジタル・パターンを順次バッファ３４に読
出す。この場合、バッファ３４からのデジタル・パター
ン信号の周波数はバッファ３２からのデジタル・パター
ン信号の周波数と独立である。また、電子スイッチ２０
が第１クロック発生器１０を選択した場合は、バッファ
３４の出力信号はバッファ３２の出力信号と独立である
が、それらの周波数は同じになる。
次に、電子スイッチ２６が第１メモリ１４を選択した場
合、第１メモリ１４から領域制御信号が発生する毎に領
域制御回路（カウンタ）２８が増分し、第２メモＵ ３
０のメモリ領域が更新、即ち次のメモリ領域になる。よ
って、第２メモリ３０のメモリ領域は、第１メモリ１４
のマイクロコード（領域制御信号）に制御される。即ち
、メモリ領域を更新するときは、第１メモＩＪ １４の
対応するワードの領域制御信号を１１」とし、メモリ領
域を更新しないときは、対応するワードの領域制御信号
を１０」とする。ＭＵＸ２４がプログラム・カウンタ１
８を選択した場合、第２メモリ３０の各メモリ領域にお
けるアドレスはプログラム・カウンタ１８が指定する。
合、第１メモリ１４から領域制御信号が発生する毎に領
域制御回路（カウンタ）２８が増分し、第２メモＵ ３
０のメモリ領域が更新、即ち次のメモリ領域になる。よ
って、第２メモリ３０のメモリ領域は、第１メモリ１４
のマイクロコード（領域制御信号）に制御される。即ち
、メモリ領域を更新するときは、第１メモＩＪ １４の
対応するワードの領域制御信号を１１」とし、メモリ領
域を更新しないときは、対応するワードの領域制御信号
を１０」とする。ＭＵＸ２４がプログラム・カウンタ１
８を選択した場合、第２メモリ３０の各メモリ領域にお
けるアドレスはプログラム・カウンタ１８が指定する。
したがって、電子スイッチ２０及び２６が第１クロック
発生器１０及び第１メモリ１４を夫々選択し、ＭＵＸ２
４がプログラム・カウンタ１８を選択した場合、第２メ
モリ３０は完全に第１メモリ１４の拡張メモリとして作
用し、しかもメモリ領域までマイクロコードに制御され
ることになる。このように、電子スイッチ２０及び２６
、並びにＭＵＸ２４は夫々独立に制御でき、種々の選択
組合せが可能であり、第２メモリ３０を多角的に利用で
きる。
発生器１０及び第１メモリ１４を夫々選択し、ＭＵＸ２
４がプログラム・カウンタ１８を選択した場合、第２メ
モリ３０は完全に第１メモリ１４の拡張メモリとして作
用し、しかもメモリ領域までマイクロコードに制御され
ることになる。このように、電子スイッチ２０及び２６
、並びにＭＵＸ２４は夫々独立に制御でき、種々の選択
組合せが可能であり、第２メモリ３０を多角的に利用で
きる。
上述は本発明の好適な実施例について説明したが、本発
明の要旨を逸脱することなく種々の変形及び変更が可能
である。例えば、上述の実施例では、第１メモリからの
領域制御信号及びアドレス・カウンタからの第２アドレ
ス信号の残りの部分は１ビツトであり、この１ビツトが
１１」の毎にカウンタである領域制御回路が計数を進め
、その計数出力で第２メモリのメモリ領域を選択してい
る。
明の要旨を逸脱することなく種々の変形及び変更が可能
である。例えば、上述の実施例では、第１メモリからの
領域制御信号及びアドレス・カウンタからの第２アドレ
ス信号の残りの部分は１ビツトであり、この１ビツトが
１１」の毎にカウンタである領域制御回路が計数を進め
、その計数出力で第２メモリのメモリ領域を選択してい
る。
この場合、メモリ領域の選択はその次の領域しか選択で
きない。しかし、領域制御信号及び第２アドレス信号の
残りの部分を複数ビットとし、領域制御回路をレジスタ
として、第２メモリの任意のメモリ領域を直接選択して
もよい。また、この場合、メモリ領域を選択する信号が
第１メモリ及びアドレス・カウンタから常に発生される
ならば、レジスタは不要となる。更に第２メモリを複数
個並列に設けてもよいし、選択手段は機械的スイッチで
もよい。
きない。しかし、領域制御信号及び第２アドレス信号の
残りの部分を複数ビットとし、領域制御回路をレジスタ
として、第２メモリの任意のメモリ領域を直接選択して
もよい。また、この場合、メモリ領域を選択する信号が
第１メモリ及びアドレス・カウンタから常に発生される
ならば、レジスタは不要となる。更に第２メモリを複数
個並列に設けてもよいし、選択手段は機械的スイッチで
もよい。
上述の如く本発明によれば、第２メモリは複数のメモリ
領域を有し、このメモリ領域は第１メモリからの領域制
御信号でも、アドレス・カウンタからの第２アドレス信
号の残りの部分でも選択できる。壕だ、第２メモリの各
メモリ領域におけるアドレスは、プログラム・カウンタ
がらの第１アドレスでも、第２アドレスの一部でも指定
できる。
領域を有し、このメモリ領域は第１メモリからの領域制
御信号でも、アドレス・カウンタからの第２アドレス信
号の残りの部分でも選択できる。壕だ、第２メモリの各
メモリ領域におけるアドレスは、プログラム・カウンタ
がらの第１アドレスでも、第２アドレスの一部でも指定
できる。
更に、第２アドレスの周波数は第１アドレスの周波数と
独立に制御もできるし、同じくすることもできる。よっ
て、本発明はこれら種々の組合せにより、デジタル・パ
ターン発生器の機能を大巾に拡張できる。
独立に制御もできるし、同じくすることもできる。よっ
て、本発明はこれら種々の組合せにより、デジタル・パ
ターン発生器の機能を大巾に拡張できる。
添付図は本発明の好適な一実施例のブロック図である。
図において、１０は第１クロック発生器、１２は第２ク
ロック発生器、１４は第１メモリ、１８はプログラム・
カウンタ、２２はアドレス・カウンタ、２４は選択手段
、３ｏは第２メモリである。
ロック発生器、１４は第１メモリ、１８はプログラム・
カウンタ、２２はアドレス・カウンタ、２４は選択手段
、３ｏは第２メモリである。
Claims (1)
- 実行制御信号、領域制御信号、及びデジタル・パターン
を記憶した第１メモリと、第１クロツク信号を発生する
第１クロック発生器と、上記第１クロツク信号及び上記
第１メモリから読出された上記実行制御信号に応じて第
１アドレス信号を発生するプログラム・カウンタと、複
数のメモリ領域を有し、該メモリ領域の各々にデジタル
・パターンを記憶した第２メモリと、第２クロツク信号
を発−生する第２クロック発生器と、上記第１クロツク
信号又は上記第２クロツク信号を計数して第２アドレス
信号を発生するアドレス−カウンタと、上記第１アドレ
ス信号又は上記第２アドレス信号の一部を選択する選択
手段とを具え、上記第１アドレス信号によル上記第１メ
モリをア、ドレス指定し、上記第１メモリから読出され
た領域制御信号又は上記第２アドレス信号の残シの部分
によシ上記第２メモリのメモリ領域を選択し、上記選択
手段が選択した上記第１アドレス信号又は上記第２アド
レス信号の一部により上記第２メモリの各メモリ領域内
のアドレスを指定し、上記第１メモリ及び上記第２メモ
リからデジタル・パターンを得ることを特徴とするデジ
タル・パターン発生器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090445A JPS60233741A (ja) | 1984-05-07 | 1984-05-07 | デジタル・パタ−ン発生器 |
| US06/694,599 US4692886A (en) | 1984-05-07 | 1985-01-24 | Digital pattern generator |
| CA000477364A CA1241074A (en) | 1984-05-07 | 1985-03-25 | Digital pattern generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090445A JPS60233741A (ja) | 1984-05-07 | 1984-05-07 | デジタル・パタ−ン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60233741A true JPS60233741A (ja) | 1985-11-20 |
| JPH0454909B2 JPH0454909B2 (ja) | 1992-09-01 |
Family
ID=13998816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59090445A Granted JPS60233741A (ja) | 1984-05-07 | 1984-05-07 | デジタル・パタ−ン発生器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4692886A (ja) |
| JP (1) | JPS60233741A (ja) |
| CA (1) | CA1241074A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4834329A (en) * | 1987-05-29 | 1989-05-30 | Michael Delapp | Monitor support for a terminal |
| US4891778A (en) * | 1988-12-23 | 1990-01-02 | Raytheon Company | Discrete coherent chirp generator |
| JP2820462B2 (ja) * | 1989-10-31 | 1998-11-05 | 日本ヒューレット・パッカード株式会社 | データ列発生装置 |
| US4980585A (en) * | 1989-12-01 | 1990-12-25 | Intel Corporation | Method and apparatus for synthesizing digital waveforms |
| KR100566464B1 (ko) * | 1995-01-31 | 2006-03-31 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체 메모리 장치 |
| US5913258A (en) * | 1997-03-11 | 1999-06-15 | Yamaha Corporation | Music tone generating method by waveform synthesis with advance parameter computation |
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