JP2004180194A

JP2004180194A - クロック前倒し回路

Info

Publication number: JP2004180194A
Application number: JP2002346804A
Authority: JP
Inventors: Koji Onoe; 幸治尾上
Original assignee: DEVICE TECHNOLOGY KK
Current assignee: DEVICE TECHNOLOGY KK
Priority date: 2002-11-29
Filing date: 2002-11-29
Publication date: 2004-06-24

Abstract

【課題】ロジック回路で構成でき、周波数が高いクロック信号であっても誤差の範囲内でも遅延量を調整する必要がないクロック前倒し回路を提供する。
【解決手段】クロック信号を第１の遅延回路１０で順次遅延させ、クロック信号のレベルが変化するタイミングで対応する遅延出力のクロック信号のレベルをラッチし、クロック信号のレベルが次に変化するタイミングで、一方のレベルから他方のレベルに変化する変化点での一方側のレベルを記憶しているラッチ出力に対応するクロック信号をデコードし、そのデコード出力を第２の遅延回路で細かく遅延させてラッチし、クロック信号のレベルが次に変化するタイミングで、一方のレベルから他方のレベルに変化する変化点での一方側のレベルを記憶しているラッチ出力に対応するクロック信号を前倒しクロック信号として出力する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
この発明はクロック前倒し回路に関し、特に、データとのタイミングを一致させるためにクロック信号のレベルが変化するタイミングを前倒ししてデータを取込むためのクロック前倒し回路に関する。
【０００２】
【従来の技術】
半導体集積回路において、クロック信号に応じてデータを取込む回路が多用されている。たとえば、図５に示すように半導体基板５１上に内部回路５２が配置されており、半導体基板５１の一方側からクロックが入力され、他方側からクロックが入力されると、それぞれの内部回路５２までの長さが異なるため信号の遅延量が異なり、データに比べてクロック信号の遅延が大きくなってしまう。このため、クロック信号に同期してデータを取込むタイミングがずれてしまうという問題がある。特に、半導体集積回路の動作速度が速くなると、クロック信号の周波数も高くする必要があり、信号の遅れは動作上で大きな問題を生じる。
【０００３】
たとえば、図７（ａ）に示すｔのタイミングでクロック信号が入力されるべきところが、図７（ｂ）に示すようにデータに比べてクロック信号がＤＬだけ遅延したとすると、クロック信号の立ち上がりでデータを取込もうとしても、クロック信号の立ち上がりのタイミングとデータの変化点とが一致してしまうため、データを適正に取込むことができない。そこで、図６に示すようにクロック信号をインバータ５３で極性を反転させれば、クロック信号を半周期前倒しすることができ、タイミングｔの反転クロック信号の立ち上がりでデータを取込むことができる。
【０００４】
データの変化点の直前でクロック信号のレベル変化をさせようとすれば、インバータ５３で反転させたクロック信号を遅延回路５４に与えて遅延させ、図７（ｄ）に示すような遅延クロック信号が生成される。
【０００５】
その他の例として、特開平１０−１６１６１４号公報に記載されているカスケード接続した遅延ブロックでクロック信号の位相を調整する回路や、特開平１０−３２２３２４号公報に記載されているようにクロック信号とそのクロック信号を分周したクロック信号とを用いてクロックを調整する回路などもある。
【０００６】
さらに、他の例として、ＰＬＬ回路を用いてクロック信号の位相を調整する回路もある。
【０００７】
【特許文献１】
特開平１０−１６１６１４号公報（段落番号００３８、図２）
【０００８】
【特許文献２】
特開平１０−３２２３２４公報（段落番号００１９、図１）
【０００９】
【発明が解決しようとする課題】
しかしながら、図４〜図６に示した回路では、クロック信号の周波数が変更されると、遅延回路５４の遅延量も変更された周波数に応じて調整する必要があり、汎用性に欠けるという問題がある。特開平１０−１６１６１４号公報または特開平１０−３２２３２４公報に記載されている例は回路が複雑であり、コスト的に高くなってしまう。ＰＬＬ回路を用いた例では、アナログ回路であるため周波数が高くなるにつれて調整が困難になり不安定化するという問題がある。
【００１０】
それゆえに、この発明の主たる目的は、ロジック回路で構成でき、周波数が高いクロック信号であっても誤差の範囲内でも遅延量を調整する必要がないクロック前倒し回路を提供することである。
【００１１】
【課題を解決するための手段】
この発明は、クロック信号によってデータを取込む回路において、クロック信号のレベルの変化する位相がデータのレベルの変化する位相よりも前に位置するように前倒しして出力するクロック前倒し回路であって、それぞれが所定の遅延量を有して直列接続され、クロック信号を順次遅延させるための複数の第１遅延素子と、複数の第１遅延素子のそれぞれに対応して設けられ、クロック信号のレベルが変化するタイミングで対応する第１遅延素子から出力されるクロック信号のレベルを記憶する第１記憶手段と、クロック信号のレベルが次に変化するタイミングで、各第１記憶手段の記憶出力のうち、一方のレベルから他方のレベルに変化する変化点での一方側のレベルの記憶出力に対応するクロック信号をデコード信号として出力するデコード手段と、デコード手段からデコード信号が出力されたことに応じて、他方のレベルを記憶している第１記憶手段に対応する第１遅延素子からクロック信号が出力されるのを禁止する禁止信号を当該遅延素子に与える禁止信号出力手段とを備えたことを特徴とする。
【００１２】
このように、一方のレベルから他方のレベルに変化する変化点での一方側のレベルを記憶している出力を前倒しクロック信号として取り出すことにより、クロック信号の周波数を変化させても、元のクロック信号のレベルが変化する直前でレベルが変化するクロック信号を確実に生成できる。
【００１３】
さらに、それぞれが第１遅延素子よりも遅延時間が短い遅延量を有して直列接続され、デコード手段から出力されたデコード信号を順次遅延させるための複数の第２遅延素子と、複数の第２遅延素子のそれぞれに対応して設けられ、クロック信号のレベルが変化するタイミングで対応する第２遅延素子から出力されるクロック信号のレベルを記憶する第２記憶手段と、クロック信号のレベルが次に変化するタイミングで、各第２記憶手段の記憶出力のうち、一方のレベルから他方のレベルに変化する変化点での一方側のレベルの記憶出力に対応するクロック信号をデコード信号として出力するデコード手段と、デコード手段からデコード信号が出力されたことに応じて、他方のレベルを記憶している第２記憶手段に対応する第２遅延素子からクロック信号が出力されるのを禁止する禁止信号を当該遅延素子に与える禁止信号出力手段とを備えたことを特徴とする。
【００１４】
第１遅延素子だけでクロック信号を前倒ししょうとすると、遅延量の小さな多数の第１遅延素子を用意し、しかもデコード手段として大規模なものを用意する必要があるが、大きな遅延量の第１遅延素子と遅延量の小さな第２遅延素子とを組合わせれば、全体の遅延素子を少なくしかつデコード手段としても小規模なもので済ませることができるので、回路構成を簡略化できる。
【００１５】
また、第１記憶手段は、クロック信号に応じて対応する第１遅延素子から出力されるクロック信号のレベルをラッチするラッチ回路であることを特徴とする。
【００１６】
さらに、第２記憶手段は、クロック信号に応じて対応する第２遅延素子から出力される信号のレベルをラッチするラッチ回路であることを特徴とする。
【００１７】
【発明の実施の形態】
図１はこの発明の一実施形態におけるクロック前倒し回路の回路図であり、図２は図１に示したクロック前倒し回路に含まれるデコーダ・クロック発生器の回路図である。
【００１８】
この発明の一実施形態では、図１に示す比較的大きな遅延量を有する遅延回路１０でクロック信号を大まかに遅延させ、図２に示す遅延回路３０で細かく遅延させることにより、比較的簡単なロジック回路により高精度で所望の前倒し時間を得ている。
【００１９】
図１において、クロック信号ＣＬＫはインバータ１で反転されて遅延回路１０に与えられる。遅延回路１０はそれぞれの遅延量が比較的大きな値δＴに設定されて直列接続された複数の遅延素子１１，１２…１ｎを含む。各遅延素子１１，１２…１ｎのそれぞれに対応してラッチ回路としてのＤタイプフリップフロップ２１，２２…２ｎが設けられている。各遅延素子１１，１２…１ｎは第１遅延素子を構成し、Ｄタイプフリップフロップ２１，２２…２ｎは第１記憶手段を構成している。各遅延素子１１，１２…１の出力信号Ｃｌｋ１，Ｃｌｋ２…Ｃｌｋｎは、対応するＤタイプフリップフロップ２１，２２…２ｎのＤ入力に与えられるとともにデコーダ・クロック発生器３に与えられている。
【００２０】
クロック信号ＣＬＫは論理積ゲート２の一方入力にも与えられており、他方入力にはクロック信号ＣＬＫの出力をディセーブルするための禁止信号ＥＮｃｌｋが反転して入力されている。また、各遅延素子１１，１２…１ｎにも各遅延出力をディセーブルするための禁止信号ＥＮ１，ＥＮ２…ＥＮｎが与えられている。これらの禁止信号ＥＮｃｌｋ，ＥＮ１，ＥＮ２…ＥＮｎは図示しない禁止回路から出力されている。
【００２１】
論理積ゲート２の出力のクロック信号ＤＦＣＬＫは各Ｄタイプフリップフロップ２１，２２…２ｎのクロック入力端とデコーダ・クロック発生器３とに与えられている。各Ｄタイプフリップフロップ２１，２２…２ｎは、クロック信号ＤＦＣＬＫに応じて、遅延素子１１，１２…１ｎの出力信号ｃｌｋ１，ｃｌｋ２…ｃｌｋｎのうちの対応する信号をラッチし、ラッチした出力信号ＦＦＱ１，ＦＦＱ２…ＦＦＱｎをデコーダ・クロック発生器３に与える。なお、リセット信号Ｒｅｓｅｔが各Ｄタイプフリップフロップ２１，２２…２ｎとデコーダ・クロック発生器３とに与えられている。
【００２２】
デコーダ・クロック発生器３は図２に示すように構成されており、デコーダ４を含む。このデコーダ４には、図１に示した各遅延素子１１，１２…１ｎの出力信号Ｃｌｋ１，Ｃｌｋ２…Ｃｌｋｎと、各Ｄタイプフリップフロップ２１，２２…２ｎの出力信号ＦＦＱ１，ＦＦＱ２…ＦＦＱｎとが入力信号として与えられている。そして、デコーダ４は入力信号ＦＦＱ１〜ＦＦＱｎにおける一方のレベルである論理“１”と、他方のレベルである論理“０”との変化点における“１”側の入力信号を検出し、その入力信号に対応する遅延素子１１，１２…１ｎの出力Ｃｌｋ１，Ｃｌｋ２…Ｃｌｋｎのいずれかを選択し、出力Ｃｌｋｏｕｔとして出力する。論理“１”と、論理“０”との変化点における“１”側の入力信号は、元のクロック信号を前倒ししたタイミングを示している。
【００２３】
この出力Ｃｌｋｏｕｔは遅延回路３０に与えられる。遅延回路３０はそれぞれの遅延量がδｔに設定されて直列接続された複数の遅延素子３１，３２…３ｎを含む。図１に示した遅延回路１０の各遅延素子の遅延量δＴと遅延回路３０の各遅延素子の遅延量δｔとは、δＴ＞δｔの関係になるように設定されており、δｔは比較的小さな値である。また、各遅延素子３１，３２…３ｎのそれぞれに対応してラッチ回路としてのＤタイプフリップフロップ４１，４２…４ｎが設けられている。遅延素子３１，３２…３ｎは第２遅延素子を構成し、Ｄタイプフリップフロップ４１，４２…４ｎは第２記憶手段を構成している。各遅延素子３１，３２…３ｎの出力信号Ｃｌｋｓ１，Ｃｌｋｓ２…Ｃｌｋｓｎは対応するＤタイプフリップフロップ４１，４２…４ｎのＤ入力に与えられる。
【００２４】
クロック信号ＤＦＣＬＫは各Ｄタイプフリップフロップ４１，４２…４ｎのクロック入力端に与えられている。各Ｄタイプフリップフロップ４１，４２…４ｎはクロック信号ＤＦＣＬＫに応じて、対応する遅延素子の出力信号Ｃｌｋｓをラッチし、それぞれの出力信号ＦＦＱｓ１，ＦＦＱｓ２…ＦＦＱｓｎをデコーダ・クロックセレクタ５に与える。デコーダ・クロックセレクタ５には各遅延素子３１，３２…３ｎの出力信号Ｃｌｋｓ１，Ｃｌｋｓ２…Ｃｌｋｓｎが与えられている。そして、デコーダ・クロックセレクタ５は、入力信号ＦＦＱｓ１〜ＦＦＱｓｎのうちの論理“１”と“０”の変化点における“１”側の入力信号を検出し、その入力信号に対応する遅延素子の出力Ｃｌｋｓを選択し、出力Ｃｌｋｆｉｘとして出力する。各遅延素子４１，４２…４ｎには、各遅延出力をディセーブルするための禁止信号ｅｎ１，ｅｎ２…ｅｎｎが与えられている。これらの禁止信号ｅｎ１，ｅｎ２…ｅｎｎは図示しない禁止回路から出力されている。また、リセット信号Ｒｅｓｅｔが各Ｄタイプフリップフロップ４１，４２…４ｎとデコーダ・クロックセレクタ５とに与えられている。
【００２５】
図３は図１に示したクロック前倒し回路の動作を説明するためのタイミング図であり、図４は図２に示したクロック前倒し回路に含まれるデコーダ・クロック発生器３の動作を説明するためのタイミング図である。
【００２６】
次に、図１ないし図４を参照して、この発明の一実施形態におけるクロック前倒し回路の具体的な動作について説明する。図１に示したクロック信号ＣＬＫはインバータ１で反転されて、図３（ｂ）に示す反転クロック信号として遅延素子１１に入力され、δＴ期間遅延されて図３（ｃ）に示すクロック信号Ｃｌｋ１として出力される。この遅延されたクロック信号Ｃｌｋ１は次段の遅延素子１２でδＴ期間遅延され、以下順次δＴの遅延期間で遅延される。遅延素子１１，１２…１ｎで遅延された各クロック信号Ｃｌｋ１，Ｃｌｋ２…Ｃｌｋｎは、図３（ａ）に示すクロック信号ＤＦＣＬＫの立ち上がるタイミングｔ１でＤタイプフリップフロップ２１，２２…２ｎにラッチされる。各ラッチ出力は入力信号ＦＦＱ１，ＦＦＱ２…ＦＦＱｎとしてデコーダ・クロック発生器３に与えられる。
【００２７】
図２に示すデコーダ４は入力信号ＦＦＱ１，ＦＦＱ２…ＦＦＱｎの中で、“１”と“０”の変化点の“１”側を検出する。たとえば、図３（ａ）に示すクロック信号ＤＦＣＬＫが次に“１”に立ち上がるタイミングｔ２では、図３（ｃ）〜図３（ｅ）に示すようにクロック信号Ｃｌｋ１〜Ｃｌｋ（ｍ−１）が“１”に立ち上がっており、図３（ｆ）に示すクロック信号Ｃｌｋｍは“０”であるため、デコーダ４はクロック信号Ｃｌｋ（ｍ−１）をデコード信号Ｃｌｋｏｕｔとして出力する。
【００２８】
ここで、タイミングｔ１におけるクロックＣｌｋ（ｍ−１）（図３（ｅ））と、元のクロックＣＬＫと同一のタイミングであるクロック信号ＤＦＣＬＫ（図３（ａ））とを比較すればわかるように、クロックＣｌｋ（ｍ−１）は元のクロック信号を前倒ししたタイミングとなっていることが判る。
【００２９】
また、デコーダ・クロック発生器３はデコード信号Ｃｌｋｏｕｔを出力した後、クロックＣｌｋ（ｍ−１）以降のクロックＣｌｋｍ〜Ｃｌｋｎの出力を停止させるために禁止信号ＥＮ１〜ＥＮ（ｍ−１）をイネーブルにし、ＥＮｍ〜ＥＮｎをディセーブルにする。
【００３０】
上述のごとく、デコーダ４からはクロック信号を前倒ししたデコード信号を出力できるが、遅延素子１１，１２…１ｎの遅延時間が比較的大きな値に設定されているので、タイミングｔ２より前倒しされた時間が長くなっている。そこで、前倒し時間をタイミングｔ２に近付けてより高精度に設定するために、遅延回路３０とＤタイプフリップフロップ４１，４２…４ｎとデコーダ・クロックセレクタ５が設けられている。
【００３１】
図４に示すタイミング図は、図３に示したタイミング図に比べて時間軸を２倍に拡大して示している。デコーダ４から出力されたデコード信号Ｃｌｋｏｕｔ（図４（ｂ））は、遅延回路３０に含まれる遅延素子３１，３２…３ｎにクロック信号として与えられて順次遅延量δｔだけ遅延される。この遅延量δｔは図１に示した遅延素子１１，１２…１ｎの遅延量δＴに比べて小さく選ばれているので、遅延出力信号Ｃｌｋｓ１，Ｃｌｋｓ２…Ｃｌｋｓｎは、図４（ｃ）〜図４（ｇ）に示すタイミングで出力される。遅延素子４１，４２…４ｎで遅延された各信号Ｃｌｋｓ１，Ｃｌｋｓ２…Ｃｌｋｓｎは、図４（ａ）に示すクロック信号ＤＦＣＬＫの立ち上がるタイミングｔ３でＤタイプフリップフロップ４１，４２…４ｎにラッチされる。各ラッチ出力は入力信号ＦＦＱｓ１，ＦＦＱｓ２…ＦＦＱｓｎとしてデコーダ・クロックセレクタ５に与えられる。
【００３２】
デコーダ・クロックセレクタ５は、入力信号ＦＦＱ１，ＦＦＱ２…ＦＦＱｎの中で、“１”と“０”の変化点の“１”側を検出する。たとえば、図４（ａ）に示すクロック信号ＤＦＣＬＫが次に“１”に立ち上がるタイミングｔ４では、図４（ｃ）〜図４（ｅ）に示すように信号Ｃｌｋｓ１〜Ｃｌｋｓｍが“１”に立ち上がっており、図３（ｆ）に示す信号Ｃｌｋｓ（ｍ＋１）は“０”であるため、デコーダ・クロックセレクタ５は信号Ｃｌｋｍを前倒し信号Ｃｌｋｆｉｘとして出力する。
【００３３】
ここで、タイミングｔ３における信号Ｃｌｋｓｍ（図４（ｅ））と、元のクロックＣＬＫと同一のタイミングであるクロック信号ＤＦＣＬＫ（図４（ａ））とを比較すればわかるように、信号Ｃｌｋｓｍはタイミングｔ４により近付けて前倒しして出力されていることが判る。
【００３４】
また、デコーダ・クロックセレクタ５は前倒し信号Ｃｌｋｆｉｘを出力した後、信号Ｃｌｋｓｍ以降の信号Ｃｌｋｓ（ｍ＋１）〜Ｃｌｋｓｎの出力を停止させるために禁止信号ｅｎ１〜ｅｎｍをイネーブルにし、ｅｎ（ｍ＋１）〜ｅｎｎをディセーブルにする。
【００３５】
上述のごとく、この実施形態によれば、クロック信号が論理“１”，“０”に変化するレベル変化を元のクロック信号のレベル変化よりもタイミング的に前になるように前倒しして出力するようにしたので、クロック信号がデータより遅れても、クロック信号と適切に同期させることができる。これにより、データの取り込みにエラーなどを生じることがない。
【００３６】
しかも、上述の実施形態では、より高精度に前倒ししたクロック信号を生成するために第１の遅延回路１０で比較的大きな遅延時間δＴだけ遅延させ、第２の遅延回路３０で比較的小さな遅延時間δｔで遅延させるようにしたので、δｔのみからなる遅延素子で構成する場合に比べて、全体の遅延素子を少なくできるとともにデコーダ４も小規模なもので済むという利点がある。
【００３７】
ただし、精度が要求されない場合には、図２に示した遅延回路３０，Ｄタイプフリップフロップ４１，４２…４ｎ，デコーダ・クロックセレクタ５を設けることなく、第１の遅延回路１０の遅延出力をラッチしてデコード出力を取り出してクロックの前倒し信号としてもよい。
【００３８】
図面を参照してこの発明の一実施形態を説明したが、本発明は、図示した実施形態に限定されるものではない。本発明と同一の範囲内において、または均等の範囲内において、図示した実施形態に対して種々の変更を加えることが可能である。
【００３９】
【発明の効果】
以上のように、この発明によれば、クロック信号を複数の第１遅延素子で順次遅延させ、クロック信号のレベルが変化するタイミングで対応する第１遅延素子から出力されるクロック信号のレベルを記憶し、クロック信号のレベルが次に変化するタイミングで、記憶出力のうち、一方のレベルから他方のレベルに変化する変化点での一方側のレベルの記憶出力に対応するクロック信号をデコード信号として出力するようにしたので、デコード信号をもとのクロック信号のレベルが変化するタイミングよりも前のタイミングで変化する前倒しクロック信号として用いることができる。
【００４０】
しかも、ロジック回路で構成できるので、回路構成を簡略化でき、動作も安定している。さらに、クロック信号のレベル変化を前倒ししているので、クロック信号の周波数を変更しても遅延量を調整することなくデータを取込むことができる。
【００４１】
また、より好ましくは、デコード信号をそれぞれが第１遅延素子よりも遅延時間が短い遅延量を有する複数の第２遅延素子で順次遅延させ、クロック信号のレベルが変化するタイミングで対応する第２遅延素子から出力されるクロック信号のレベルを記憶し、クロック信号のレベルが次に変化するタイミングで、各記憶出力のうち、一方のレベルから他方のレベルに変化する変化点での一方側のレベルの記憶出力に対応するクロック信号をデコード信号として出力することにより、大きな遅延量の第１遅延素子と遅延量の小さな第２遅延素子とを組合わせて、全体の遅延素子を少なくしかつデコード手段としても小規模なもので済ませることができるので、遅延時間の短い遅延素子を多数直列接続して構成する場合に比べて、回路構成を簡略化でき、消費電力も少なくできる。
【図面の簡単な説明】
【図１】この発明の一実施形態におけるクロック前倒し回路の回路図である。
【図２】図１に示したデコーダ・クロック発生器の回路図である。
【図３】図１に示したクロック前倒し回路の動作を説明するためのタイミング図である。
【図４】図２に示したデコーダ・クロック発生器の動作を説明するためのタイミング図である。
【図５】半導体基板上に内部回路が配置された集積回路を示す図である。
【図６】従来のクロック調整回路の一例を示す図である。
【図７】従来のクロック調整回路の動作を説明するためのタイミング図である。
【符号の説明】
１インバータ、２論理積ゲート、３デコーダ・クロック発生器、４デコーダ、５デコーダ・クロックセレクタ、１０，３０遅延回路、１１，１２…１ｎ，３１，３２…３ｎ遅延素子、２１，２２…２ｎ，４１，４２…４ｎＤタイプフリップフロップ。

Claims

クロック信号によってデータを取込む回路において、前記クロック信号のレベルの変化する位相が前記データのレベルの変化する位相よりも前に位置するように前倒しして出力するクロック前倒し回路であって、
それぞれが所定の遅延量を有して直列接続され、前記クロック信号を順次遅延させるための複数の第１遅延素子と、
前記複数の第１遅延素子のそれぞれに対応して設けられ、前記クロック信号のレベルが変化するタイミングで対応する第１遅延素子から出力されるクロック信号のレベルを記憶する第１記憶手段と、
前記クロック信号のレベルが次に変化するタイミングで、前記各第１記憶手段の記憶出力のうち、一方のレベルから他方のレベルに変化する変化点での一方側のレベルの記憶出力に対応するクロック信号をデコード信号として出力するデコード手段と、
前記デコード手段からデコード信号が出力されたことに応じて、前記他方のレベルを記憶している第１記憶手段に対応する第１遅延素子からクロック信号が出力されるのを禁止する禁止信号を当該遅延素子に与える禁止信号出力手段とを備えたことを特徴とする、クロック前倒し回路。
さらに、それぞれが前記第１遅延素子よりも遅延時間が短い遅延量を有して直列接続され、前記デコード手段から出力されたデコード信号を順次遅延させるための複数の第２遅延素子と、
前記複数の第２遅延素子のそれぞれに対応して設けられ、前記クロック信号のレベルが変化するタイミングで対応する第２遅延素子から出力されるクロック信号のレベルを記憶する第２記憶手段と、
前記クロック信号のレベルが次に変化するタイミングで、前記各第２記憶手段の記憶出力のうち、一方のレベルから他方のレベルに変化する変化点での一方側のレベルの記憶出力に対応するクロック信号を選択信号として出力する選択手段とを含み、
前記禁止信号出力手段は、前記選択手段から選択信号が出力されたことに応じて、前記他方のレベルを記憶している第２記憶手段に対応する第２遅延素子からクロック信号が出力されるのを禁止する禁止信号を当該遅延素子に与えることを特徴とする、請求項１に記載のクロック前倒し回路。
前記第１記憶手段は、前記クロック信号に応じて対応する第１遅延素子から出力されるクロック信号のレベルをラッチするラッチ回路であることを特徴とする、請求項１に記載のクロック前倒し回路。
前記第２記憶手段は、前記クロック信号に応じて対応する第２遅延素子から出力される信号のレベルをラッチするラッチ回路であることを特徴とする、請求項２に記載のクロック前倒し回路。