JPH0770229B2 - 読み出し専用メモリ装置 - Google Patents
読み出し専用メモリ装置Info
- Publication number
- JPH0770229B2 JPH0770229B2 JP4801687A JP4801687A JPH0770229B2 JP H0770229 B2 JPH0770229 B2 JP H0770229B2 JP 4801687 A JP4801687 A JP 4801687A JP 4801687 A JP4801687 A JP 4801687A JP H0770229 B2 JPH0770229 B2 JP H0770229B2
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- Japan
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- address
- input
- read
- memory
- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、読み出し専用メモリ装置に関し、特にメモリ
エリアを複数のページに分割し各ページ内のワードを指
定するアドレス信号はアドレスバスに接続するアドレス
端子から入力しページを選択するためのアドレス信号は
データバスに接続する端子より入力するページアドレス
型の読み出し専用メモリに関する。
エリアを複数のページに分割し各ページ内のワードを指
定するアドレス信号はアドレスバスに接続するアドレス
端子から入力しページを選択するためのアドレス信号は
データバスに接続する端子より入力するページアドレス
型の読み出し専用メモリに関する。
コンピュータにおいてCPU（中央処理装置）がアドレス
を指定できるアドレス空間よりメモリ装置のアドレス空
間が大きい場合には、メモリ装置のアドレス空間を複数
のページに分割しページの指定をデータバス上の信号に
より行うページアドレス方式によりこのメモリ装置の全
メモリエリアをCPUが使用できるようにする。
を指定できるアドレス空間よりメモリ装置のアドレス空
間が大きい場合には、メモリ装置のアドレス空間を複数
のページに分割しページの指定をデータバス上の信号に
より行うページアドレス方式によりこのメモリ装置の全
メモリエリアをCPUが使用できるようにする。
例えばCPUのアドレス空間が64Kワードとし、メモリ装置
を８個使用して、これらのメモリ装置のメモリエリアの
みでCPUのアドレス空間を構成可能という条件だと、１
個のメモリ装置に割当てられるCPUのアドレス空間は8K
ワードとなる。
を８個使用して、これらのメモリ装置のメモリエリアの
みでCPUのアドレス空間を構成可能という条件だと、１
個のメモリ装置に割当てられるCPUのアドレス空間は8K
ワードとなる。
このメモリ装置１個のアドレス空間が32Kワードとする
（メモリ容量は出力が８ビット構成だと32Kワード×８
ビット＝256Kビット）、CPUが割当てる8Kワードのアド
レス空間では不足する。このため、 8Kワード／ページ×４ページ＝32Kワード という構成にして、メモリ装置のアドレス空間を４つの
ページに分割し、各ページはCPUのアドレス空間に収ま
るようにし、ページ内のワードの指定は通常の方法通り
にCPUがアドレスバスに出力するアドレス信号で行い、
ページの指定はデータバス上の信号で行う。
（メモリ容量は出力が８ビット構成だと32Kワード×８
ビット＝256Kビット）、CPUが割当てる8Kワードのアド
レス空間では不足する。このため、 8Kワード／ページ×４ページ＝32Kワード という構成にして、メモリ装置のアドレス空間を４つの
ページに分割し、各ページはCPUのアドレス空間に収ま
るようにし、ページ内のワードの指定は通常の方法通り
にCPUがアドレスバスに出力するアドレス信号で行い、
ページの指定はデータバス上の信号で行う。
メモリエリアを複数のページに分割して使用される従来
の読み出し専用メモリ装置を第３図に示す。10は入力バ
ッファ、11はアドレス入力端子、20はアドレスデコー
ダ、30は読み出し専用メモリ、40は出力バッファ、41は
データ出力端子、50は入出力バッファ、51はアドレス入
力データ出力兼用端子である。読み出し専用メモリ30の
アドレス信号は、一部がアドレスバスに接続されるアド
レス入力端子11より入力され、残部がデータバスに接続
されデータ出力をする端子でかつアドレス入力端子を兼
ねるアドレス入力データ出力兼用端子51より入出力バッ
ファ50を介して入力される。読み出し専用メモリ30のメ
モリエリアは複数のベージに分割され、ページは端子51
から入力される信号で指定され、ページ内のアドレスは
アドレス入力端子11から入力される信号で指定される。
このような読み出し専用メモリ装置は外部に付加回路を
設けることなくページアドレス型のメモリ装置として使
用可能である。
の読み出し専用メモリ装置を第３図に示す。10は入力バ
ッファ、11はアドレス入力端子、20はアドレスデコー
ダ、30は読み出し専用メモリ、40は出力バッファ、41は
データ出力端子、50は入出力バッファ、51はアドレス入
力データ出力兼用端子である。読み出し専用メモリ30の
アドレス信号は、一部がアドレスバスに接続されるアド
レス入力端子11より入力され、残部がデータバスに接続
されデータ出力をする端子でかつアドレス入力端子を兼
ねるアドレス入力データ出力兼用端子51より入出力バッ
ファ50を介して入力される。読み出し専用メモリ30のメ
モリエリアは複数のベージに分割され、ページは端子51
から入力される信号で指定され、ページ内のアドレスは
アドレス入力端子11から入力される信号で指定される。
このような読み出し専用メモリ装置は外部に付加回路を
設けることなくページアドレス型のメモリ装置として使
用可能である。
上述した従来のアドレス信号の一部をデータ出力端子よ
り入力するページアドレス型の読み出し専用メモリ装置
においては、使用者が使用時において、全アドレスのう
ちのどれだけをアドレス入力端子よりとりこんで、どれ
だけをデータ出力端子よりとり込むかを決定することが
出来ない、すなわちメモリエリアの分割ページ数は固定
で、ページの分割数を選択できないという欠点がある。
り入力するページアドレス型の読み出し専用メモリ装置
においては、使用者が使用時において、全アドレスのう
ちのどれだけをアドレス入力端子よりとりこんで、どれ
だけをデータ出力端子よりとり込むかを決定することが
出来ない、すなわちメモリエリアの分割ページ数は固定
で、ページの分割数を選択できないという欠点がある。
本発明の読み出し専用メモリ装置は、読み出し専用メモ
リと、第１のアドレス信号を入力するアドレス入力端子
と、前記読み出し専用メモリからのデータ出力と第２の
アドレス信号の入力とを行うアドレス入力データ出力兼
用端子と、前記第１のアドレス信号の一部と前記第２の
アドレス信号の少くとも一部を切り換えて出力する切り
換え回路と、前記第１のアドレス信号の残部および前記
第２のアドレス信号を残部があれば前記第２のアドレス
信号の残部ならびに前記切り換え回路の出力を入力し前
記読み出し専用メモリのアドレスを選択するアドレスデ
コーダとを含んで構成される。
リと、第１のアドレス信号を入力するアドレス入力端子
と、前記読み出し専用メモリからのデータ出力と第２の
アドレス信号の入力とを行うアドレス入力データ出力兼
用端子と、前記第１のアドレス信号の一部と前記第２の
アドレス信号の少くとも一部を切り換えて出力する切り
換え回路と、前記第１のアドレス信号の残部および前記
第２のアドレス信号を残部があれば前記第２のアドレス
信号の残部ならびに前記切り換え回路の出力を入力し前
記読み出し専用メモリのアドレスを選択するアドレスデ
コーダとを含んで構成される。
〔実施例〕 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。10は入
力バッファ、11はアドレス入力端子、20はアドレスデコ
ーダ、30は読み出し専用メモリ、40は出力バッファ、41
はデータ出力端子、50は入出力バッファ、51はアドレス
入力データ出力兼用端子であり、以上のものは第３図に
示す従来のものと同一である。60は切り換え回路であ
り、入力バッファ10の信号の一部はアドレスデコーダ20
に送られ、入力バッファ10の信号の残りの一部が切り換
え回路60に送られる。62は記憶内容が１ビットのレジス
タ（またはPROM等）で、予め記憶内容の値を設定してお
く。切り換え回路60はアドレスデコーダ20へ供給する信
号の一部を入力バッファ10よりのものとする（モード
１）か、入出力バッファ50よりのものとするか（モード
２）を、レジスタ62の内容により決定する。使用者は予
め、レジスタ62に所定の値を設定しておくことにより上
述のモード１かモード２かの希望するモードを選択可能
である。
力バッファ、11はアドレス入力端子、20はアドレスデコ
ーダ、30は読み出し専用メモリ、40は出力バッファ、41
はデータ出力端子、50は入出力バッファ、51はアドレス
入力データ出力兼用端子であり、以上のものは第３図に
示す従来のものと同一である。60は切り換え回路であ
り、入力バッファ10の信号の一部はアドレスデコーダ20
に送られ、入力バッファ10の信号の残りの一部が切り換
え回路60に送られる。62は記憶内容が１ビットのレジス
タ（またはPROM等）で、予め記憶内容の値を設定してお
く。切り換え回路60はアドレスデコーダ20へ供給する信
号の一部を入力バッファ10よりのものとする（モード
１）か、入出力バッファ50よりのものとするか（モード
２）を、レジスタ62の内容により決定する。使用者は予
め、レジスタ62に所定の値を設定しておくことにより上
述のモード１かモード２かの希望するモードを選択可能
である。
モード１ではアドレスデコーダ20が入力する信号はすべ
てアドレス入力端子11から入力されたもので読み出し専
用メモリ30のアドレス空間はページに分割されない。モ
ード２ではアドレスデコーダ20が入力する信号はアドレ
ス入力端子から入力されたものとアドレスデータ出力兼
用端子51から入力されたものとで構成され読み出し専用
メモリ30のアドレス空間はページに分割される。モード
２の方がモードよりアドレス端子11から入力するアドレ
ス信号のビット数を少くできる。従って読み出し専用メ
モリ30が全メモリエリアを使用する場合にCPUのアドレ
ス空間をモード２の方がモード１より小さいもので済ま
すことができる。すなわち、使用するCPUのアドレス空
間に応じてモード１又は２を選択して読み出し専用メモ
リ30のメモリエリアをより有効に使用することができ
る。
てアドレス入力端子11から入力されたもので読み出し専
用メモリ30のアドレス空間はページに分割されない。モ
ード２ではアドレスデコーダ20が入力する信号はアドレ
ス入力端子から入力されたものとアドレスデータ出力兼
用端子51から入力されたものとで構成され読み出し専用
メモリ30のアドレス空間はページに分割される。モード
２の方がモードよりアドレス端子11から入力するアドレ
ス信号のビット数を少くできる。従って読み出し専用メ
モリ30が全メモリエリアを使用する場合にCPUのアドレ
ス空間をモード２の方がモード１より小さいもので済ま
すことができる。すなわち、使用するCPUのアドレス空
間に応じてモード１又は２を選択して読み出し専用メモ
リ30のメモリエリアをより有効に使用することができ
る。
例えば第１図において、読み出し専用メモリ30のアドレ
ス空間を32Kワードとする。このとき、CPUよりこのメモ
リに割当てられるアドレス空間が以下の場合を考える。
ス空間を32Kワードとする。このとき、CPUよりこのメモ
リに割当てられるアドレス空間が以下の場合を考える。
１）CPUが読み出し専用メモリ30に割当てるアドレス空
間が32Kワード以上であれば、モード１にしてアドレス
デコーダ20に入力する全アドレス信号をアドレス入力端
子11より、すなわちCPUより入力して使用できる。
間が32Kワード以上であれば、モード１にしてアドレス
デコーダ20に入力する全アドレス信号をアドレス入力端
子11より、すなわちCPUより入力して使用できる。
２）CPUが読み出し専用メモリ30に割当てるアドレス空
間が32Kワード以下で、たとえば8Kワードであれば、読
み出し専用メモリ30のアドレス空間を8Kワード×４ペー
ジの構成とし、モード２としてページ内の8Kワードのア
ドレスをCPUのアドレス信号を用いてアドレス入力端子1
1より入力し、４ページについてはアドレス入力データ
出力兼用端子51よりアドレス信号を入力することとな
る。
間が32Kワード以下で、たとえば8Kワードであれば、読
み出し専用メモリ30のアドレス空間を8Kワード×４ペー
ジの構成とし、モード２としてページ内の8Kワードのア
ドレスをCPUのアドレス信号を用いてアドレス入力端子1
1より入力し、４ページについてはアドレス入力データ
出力兼用端子51よりアドレス信号を入力することとな
る。
第３図に示した従来の読み出し専用メモリだと、上述の
１）と２）の場合で異なるメモリを使うか、メモリの他
に外部付加回路をつける必要がある。それに対して、本
実施例では同一のメモリ装置でも、モードを選択するこ
とにより１）と２）の場合に対応可能であり、読み出し
専用メモリの部品を種類を減らすことができる。
１）と２）の場合で異なるメモリを使うか、メモリの他
に外部付加回路をつける必要がある。それに対して、本
実施例では同一のメモリ装置でも、モードを選択するこ
とにより１）と２）の場合に対応可能であり、読み出し
専用メモリの部品を種類を減らすことができる。
第２図は本発明の他の実施例のブロック図である。10,1
1,20,30,40,41,50,51,60は第１図と同一である。アドレ
ス入力データ出力兼用端子51より３ビットのアドレス信
号が入力され、入出力バッファ50よりその３ビットのう
ちの１ビットはアドレスデコーダ20へ供給され、残りの
２ビットが切り換え回路60へ供給されている。切り換え
回路60は、切り換え信号入力端子61よりの入力信号によ
り、アドレスデコーダ20に対して、入力バッファ10より
の信号を供給する（モード１）か、入出力バッファ50よ
りの信号を供給する（モード２）かを決定する。使用者
は、使用時に切換え信号入力端子61より希望の信号を入
力する事により前述のモード１かモード２かを選択可能
である。
1,20,30,40,41,50,51,60は第１図と同一である。アドレ
ス入力データ出力兼用端子51より３ビットのアドレス信
号が入力され、入出力バッファ50よりその３ビットのう
ちの１ビットはアドレスデコーダ20へ供給され、残りの
２ビットが切り換え回路60へ供給されている。切り換え
回路60は、切り換え信号入力端子61よりの入力信号によ
り、アドレスデコーダ20に対して、入力バッファ10より
の信号を供給する（モード１）か、入出力バッファ50よ
りの信号を供給する（モード２）かを決定する。使用者
は、使用時に切換え信号入力端子61より希望の信号を入
力する事により前述のモード１かモード２かを選択可能
である。
例えば第２図において、読み出し専用メモリ30のアドレ
ス空間を32Kワードとする。切り換え回路60の切り換え
が、 １）入出力バッファ50よりの２ビットを選択すると、１
ビット＋２ビットの３ビットがページアドレスとなる３
ビットでは８ページを指定可能なので、読み出し専用メ
モリ30は4Kワード×８ページの構成となる。
ス空間を32Kワードとする。切り換え回路60の切り換え
が、 １）入出力バッファ50よりの２ビットを選択すると、１
ビット＋２ビットの３ビットがページアドレスとなる３
ビットでは８ページを指定可能なので、読み出し専用メ
モリ30は4Kワード×８ページの構成となる。
２）入力バッファ10よりのアドレスを選択すると、１ビ
ットのみがページアドレスとなる。つまり読み出し専用
メモリ30は16Kワード×２ページの構成となる。
ットのみがページアドレスとなる。つまり読み出し専用
メモリ30は16Kワード×２ページの構成となる。
このように２種類のページアドレス方式のメモリを、１
つの読み出し専用メモリで兼ねることができる。
つの読み出し専用メモリで兼ねることができる。
つまり、CPUのアドレス空間が異なっても、同一の読み
出し専用メモリ装置を使うことができる。
出し専用メモリ装置を使うことができる。
以上説明したように本発明の読み出し専用メモリ装置
は、専用時に使用者がアドレス入力データ出力兼用端子
からアドレス信号の一部を取り込むか否かを選択可能に
し、又はアドレス入力データ出力兼用端子から取り込む
アドレス信号のビット数を選択可能とすることにより、
メモリエリアをページに分割するか、またページ数を幾
つにするかを選択でき、データ格納用として各種のシス
テムに使用する場合にCPUのアドレス空間に適したアド
レス構成を選択できる効果がある。
は、専用時に使用者がアドレス入力データ出力兼用端子
からアドレス信号の一部を取り込むか否かを選択可能に
し、又はアドレス入力データ出力兼用端子から取り込む
アドレス信号のビット数を選択可能とすることにより、
メモリエリアをページに分割するか、またページ数を幾
つにするかを選択でき、データ格納用として各種のシス
テムに使用する場合にCPUのアドレス空間に適したアド
レス構成を選択できる効果がある。
近年は、漢字キャラクタパターン等の多くのシステムで
共通に使用可能なデータを読み立し専用メモリに格納す
る事が広く行なわれており、これをアドレス空間の大き
く異なるCPUを有するシステムで使用する場合、アドレ
ス空間を適用な数のページに分割してアドレス構成を最
適化出来る本発明の効果は絶大である。
共通に使用可能なデータを読み立し専用メモリに格納す
る事が広く行なわれており、これをアドレス空間の大き
く異なるCPUを有するシステムで使用する場合、アドレ
ス空間を適用な数のページに分割してアドレス構成を最
適化出来る本発明の効果は絶大である。
第１図は本発明の一実施例のブロック図、第２図は本発
明の他の実施例のブロック図、第３図は従来の読み出し
専用メモリ装置のブロック図である。 10……入力バッファ、11……アドレス入力端子、20……
アドレスデコーダ、30……メモリ、40……出力バッフ
ァ、41……データ出力端子、50……入出力バッファ、51
……アドレス入力データ出力兼用端子、60……切り換え
回路、61……切り換え信号入力端子、62……レジスタ。
明の他の実施例のブロック図、第３図は従来の読み出し
専用メモリ装置のブロック図である。 10……入力バッファ、11……アドレス入力端子、20……
アドレスデコーダ、30……メモリ、40……出力バッフ
ァ、41……データ出力端子、50……入出力バッファ、51
……アドレス入力データ出力兼用端子、60……切り換え
回路、61……切り換え信号入力端子、62……レジスタ。
Claims (1)
- 【請求項１】読み出し専用メモリと、第１のアドレス信
号を入力するアドレス入力端子と、前記読み出し専用メ
モリからのデータ出力と第２のアドレス信号の入力とを
行うアドレス入力データ出力兼用端子と、前記第１のア
ドレス信号の一部と前記第２のアドレス信号の少くとも
一部を切り換えて出力する切り換え回路と、前記第１の
アドレス信号の残部および前記第２のアドレス信号を残
部があれば前記第２のアドレス信号の残部ならびに前記
切り換え回路の出力を入力し前記読み出し専用メモリの
アドレスを選択するアドレスデコーダとを含むことを特
徴とする読み出し専用メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4801687A JPH0770229B2 (ja) | 1987-03-02 | 1987-03-02 | 読み出し専用メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4801687A JPH0770229B2 (ja) | 1987-03-02 | 1987-03-02 | 読み出し専用メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63214999A JPS63214999A (ja) | 1988-09-07 |
| JPH0770229B2 true JPH0770229B2 (ja) | 1995-07-31 |
Family
ID=12791508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4801687A Expired - Fee Related JPH0770229B2 (ja) | 1987-03-02 | 1987-03-02 | 読み出し専用メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770229B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179124A (ja) * | 2004-12-22 | 2006-07-06 | Renesas Technology Corp | 半導体記憶装置 |
-
1987
- 1987-03-02 JP JP4801687A patent/JPH0770229B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63214999A (ja) | 1988-09-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |