JPS63214999A - 読み出し専用メモリ装置 - Google Patents
読み出し専用メモリ装置Info
- Publication number
- JPS63214999A JPS63214999A JP62048016A JP4801687A JPS63214999A JP S63214999 A JPS63214999 A JP S63214999A JP 62048016 A JP62048016 A JP 62048016A JP 4801687 A JP4801687 A JP 4801687A JP S63214999 A JPS63214999 A JP S63214999A
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- JP
- Japan
- Prior art keywords
- address
- read
- mode
- switching circuit
- input
- Prior art date
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- Granted
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- 238000010586 diagram Methods 0.000 description 5
- 238000013500 data storage Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、読み出し専用メモリ装置に関し、特にアドレ
スの一部をデータ出力を行う端子より入力する読み出し
専用メモリ装置に関する。
スの一部をデータ出力を行う端子より入力する読み出し
専用メモリ装置に関する。
従来のこの種の読み出し専用メモリ装置を第３図に示す
、１０は入力バッファ、１１はアドレス入力端子、２０
はアドレスデコーダ、３０は読み出し専用メモリ、４０
は出力バッファ、４１はデータ出力端子、５０は人出力
バッファ、５１はデータ出力端子である。読み出し専用
メモリ３０のアドレス信号は、アドレス入力端子１１と
、データ出力をする端子でかつアドレス入力端子をも兼
ねるデータ出力端子５１より入力される。
、１０は入力バッファ、１１はアドレス入力端子、２０
はアドレスデコーダ、３０は読み出し専用メモリ、４０
は出力バッファ、４１はデータ出力端子、５０は人出力
バッファ、５１はデータ出力端子である。読み出し専用
メモリ３０のアドレス信号は、アドレス入力端子１１と
、データ出力をする端子でかつアドレス入力端子をも兼
ねるデータ出力端子５１より入力される。
上述した従来のアドレス信号の一部をデータ出力端子１
より入力する読み出し専用メモリ装置においては、使用
者が使用時において、全アドレスのうちのどれだけをア
ドレス入力端子よりとりこんで、どれだけをデータ出力
端子よりとり込むかを決定することが出来ないという欠
点がある。
より入力する読み出し専用メモリ装置においては、使用
者が使用時において、全アドレスのうちのどれだけをア
ドレス入力端子よりとりこんで、どれだけをデータ出力
端子よりとり込むかを決定することが出来ないという欠
点がある。
本発明の読み出し専用メモリ装置は、読み出し専用メモ
リと、第１のアドレス信号を入力するアドレス入力端子
と、前記読み出し専用メモリからのデータ出力と第２の
アドレス信号の入力とを行うデータ出力端子と、前記第
１のアドレス信号の一部と前記第２のアドレス信号の少
くとも一部を切り換えて出力する切り換え回路と、前記
第１のアドレス信号の残部および前記第２のアドレス信
号を残部があれば前記第２のアドレス信号の残部ならび
に前記切り換え回路の出力を入力し前記読み出し専用メ
モリのアドレスを選択するアドレスデコーダとを含んで
構成される。
リと、第１のアドレス信号を入力するアドレス入力端子
と、前記読み出し専用メモリからのデータ出力と第２の
アドレス信号の入力とを行うデータ出力端子と、前記第
１のアドレス信号の一部と前記第２のアドレス信号の少
くとも一部を切り換えて出力する切り換え回路と、前記
第１のアドレス信号の残部および前記第２のアドレス信
号を残部があれば前記第２のアドレス信号の残部ならび
に前記切り換え回路の出力を入力し前記読み出し専用メ
モリのアドレスを選択するアドレスデコーダとを含んで
構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
１０は入力バッファ、１１はアドレス入力端子、２０は
アドレスデコーダ、３０は読み出し専用メモリ、４０は
出力バッファ、４１はデータ出力端子、５０は入出力バ
ッファ、５１はデータ出力端子であり、以上のものは第
３図に示す従来のものと同一である。６０は切り換え回
路であり、入力バッファ１０の一部はアドレスデコーダ
に送られ、入力バッファの残りの一部が切り換え回路６
０に送られる。６２は記憶内容が１ビツトのレジスタ（
またはＦＲＯＭ等）で、予め記憶内容の値を設定してお
く、切り換え回路６０はアドレスデコーダ２０へ供給す
る信号の一部を入力バッファ１０よりのものとする（モ
ード１）か、人出力バッファ５０よりのもとするか（モ
ード２）を、レジスタ６２の内容により決定する。使用
者は予め、レジスタ６２に所定の値を設定しておくこと
により上述のモード１かモード２かの希望するモードを
選択可能である。
アドレスデコーダ、３０は読み出し専用メモリ、４０は
出力バッファ、４１はデータ出力端子、５０は入出力バ
ッファ、５１はデータ出力端子であり、以上のものは第
３図に示す従来のものと同一である。６０は切り換え回
路であり、入力バッファ１０の一部はアドレスデコーダ
に送られ、入力バッファの残りの一部が切り換え回路６
０に送られる。６２は記憶内容が１ビツトのレジスタ（
またはＦＲＯＭ等）で、予め記憶内容の値を設定してお
く、切り換え回路６０はアドレスデコーダ２０へ供給す
る信号の一部を入力バッファ１０よりのものとする（モ
ード１）か、人出力バッファ５０よりのもとするか（モ
ード２）を、レジスタ６２の内容により決定する。使用
者は予め、レジスタ６２に所定の値を設定しておくこと
により上述のモード１かモード２かの希望するモードを
選択可能である。
第２図は本発明の他の実施例のブロック図である。１０
，１１，２０，３０，４０，４１，５０゜５１．６０は
第１図と同一である。データ出力端子５１より３ビツト
のアドレス信号が入力され、人出力バッファ５０よりそ
の３ビツトのうちの１ビツトはアドレスデコーダ２０へ
供給され、残りの２ビツトが切り換え回路６０へ供給さ
れている。
，１１，２０，３０，４０，４１，５０゜５１．６０は
第１図と同一である。データ出力端子５１より３ビツト
のアドレス信号が入力され、人出力バッファ５０よりそ
の３ビツトのうちの１ビツトはアドレスデコーダ２０へ
供給され、残りの２ビツトが切り換え回路６０へ供給さ
れている。
切り換え回路６０は、切り換え信号入力端子６１よりの
入力信号により、アドレスデコーダ２０に対して、入力
バッファ１０よりの信号を供給する（モード１）か、入
出力バッファ５０よりの信号を供給する（モード２）か
を決定する。使用者は、使用時に切換え信号入力端子６
１より希望の信号を入力する事により前述のモード１か
モード２がを選択可能である。
入力信号により、アドレスデコーダ２０に対して、入力
バッファ１０よりの信号を供給する（モード１）か、入
出力バッファ５０よりの信号を供給する（モード２）か
を決定する。使用者は、使用時に切換え信号入力端子６
１より希望の信号を入力する事により前述のモード１か
モード２がを選択可能である。
以上説明したように本発明は使用時に使用者がデータ入
力端子からアドレス信号の一部を取り込むか否かを選択
可能である効果がある。特に本発明の読み出し専用メモ
リ装置はデータ格納用として、各種のシステムに使用す
る場合、適用システムに最適なアドレス構成をとる事が
可能である。
力端子からアドレス信号の一部を取り込むか否かを選択
可能である効果がある。特に本発明の読み出し専用メモ
リ装置はデータ格納用として、各種のシステムに使用す
る場合、適用システムに最適なアドレス構成をとる事が
可能である。
近年は、漢字キャラクタパターン等の多くのシステムで
、共通に使用可能なデータを読み出し専用メモリに格納
する事が広く行なわれており、これをアドレス空間の大
きく異なるＣＰＵを有するシステムで使用する場合、ア
ドレス構成を最適化出来る本発明の効果は絶大である。
、共通に使用可能なデータを読み出し専用メモリに格納
する事が広く行なわれており、これをアドレス空間の大
きく異なるＣＰＵを有するシステムで使用する場合、ア
ドレス構成を最適化出来る本発明の効果は絶大である。
第１図は本発明の一実施例のブロック図、第２図は本発
明の他の実施例のブロック図、第３図は従来の読み出し
専用メモリ装置のブロック図である。 １０・・・入力バッファ、１１・・・アドレス入力端子
、２０・・・アドレスデコーダ、３０・・・メモリ、４
０・・・出力バッファ、４１・・・データ出力端子、５
０・・・入出力バッファ、５１・・・データ出力端子、
６ｏ・・・切り換え回路、６１・・・切り換え信号入力
端子、６２・・・レジスタ。 第２図 茶３図
明の他の実施例のブロック図、第３図は従来の読み出し
専用メモリ装置のブロック図である。 １０・・・入力バッファ、１１・・・アドレス入力端子
、２０・・・アドレスデコーダ、３０・・・メモリ、４
０・・・出力バッファ、４１・・・データ出力端子、５
０・・・入出力バッファ、５１・・・データ出力端子、
６ｏ・・・切り換え回路、６１・・・切り換え信号入力
端子、６２・・・レジスタ。 第２図 茶３図
Claims (1)
- 読み出し専用メモリと、第１のアドレス信号を入力する
アドレス入力端子と、前記読み出し専用メモリからのデ
ータ出力と第２のアドレス信号の入力とを行うデータ出
力端子と、前記第１のアドレス信号の一部と前記第２の
アドレス信号の少くとも一部を切り換えて出力する切り
換え回路と、前記第１のアドレス信号の残部および前記
第２のアドレス信号を残部があれば前記第２のアドレス
信号の残部ならびに前記切り換え回路の出力を入力し前
記読み出し専用メモリのアドレスを選択するアドレスデ
コーダとを含むことを特徴とする読み出し専用メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4801687A JPH0770229B2 (ja) | 1987-03-02 | 1987-03-02 | 読み出し専用メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4801687A JPH0770229B2 (ja) | 1987-03-02 | 1987-03-02 | 読み出し専用メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63214999A true JPS63214999A (ja) | 1988-09-07 |
| JPH0770229B2 JPH0770229B2 (ja) | 1995-07-31 |
Family
ID=12791508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4801687A Expired - Fee Related JPH0770229B2 (ja) | 1987-03-02 | 1987-03-02 | 読み出し専用メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770229B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179124A (ja) * | 2004-12-22 | 2006-07-06 | Renesas Technology Corp | 半導体記憶装置 |
-
1987
- 1987-03-02 JP JP4801687A patent/JPH0770229B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179124A (ja) * | 2004-12-22 | 2006-07-06 | Renesas Technology Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770229B2 (ja) | 1995-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |