JPS6129957A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、中央処理装置におけるメモリ制御回路に関
するものであり、特に、使用されるメモリ構成、容量等
の変更に対して柔軟に対応することができ、拡張性に富
んだメモリ構成にすることのできるメモリ制御回路に関
するものである。

〔従来の技術〕

従来、このようなメモリ制御回路としては１例えば第１
図に示すものがあった。この第１図において、ｌは例え
ばマイクロプロセッサユニットのような中央処理装置、
、２．Ｊは中央処理装置ｌから出力されるアドレス信号
、弘はアドレス信号コ。

Ｊをデコードして選択的に任意所望な７個の信号を出力
するデコード回路、左〜ｔはデコード回路ダから出力さ
れるメモリ選択信号であり、これらの信号はそれぞれに
対応するメモリ９〜メモリ／コに印加されるものである
。

次に、このような従来の回路の動作について説明する。

中央処理装置ｌから出力された所定のアドレス信号コ、
３は、デコード回路ダに印加されて、デコードされる。

そして、デコード回路ダから出力されるメモリ選択信号
５〜ｔの中の任意所望の１個が選択され、この選択され
たメモリ選択信号が印加されているメモリが一義的に選
択されることになる。すなわち、上記所定のアドレス信
号によって決定される選択条件に従ったメモリの選択を
することができる。そして、このようにして選択された
メモリは、このメモリ選択信号が出力されている間に、
中央処理ｉｔ／からのアクセスが可能になる。

従来のメモリ制御回路は、上記された構成を有し、動作
をするようにされているので、アドレス信号とメモリと
の対応間・係が一義的に決められているために、メモリ
構成も一義的に決められることとなり、メモリ構成やメ
モリ容量を変更する場合の柔軟性、拡張性等に欠けると
いう欠点がある。

〔発明の概要〕

この発明は、上記された従来のメモリ制御回路の欠点を
除去するためになされたもので、この発明によれば、デ
コード回路の前段にアドレス選択回路を設けることによ
りデコード条件を変更することが可能になり、メモリ構
成やメモリ容量が変更される場合でも、メモリの組み合
わせを必要に応じて任意に設定することができるメモリ
制御回路が提供されるものである。

〔発明の実施例〕

以下、この発明の実施例を第２図に基づいて説明する。

この第２図において、１３は状態設定回路、／Ａはアド
レス選択回路であり、前記状態設定回路１３からの出力
信号ｉｐ、ｉｓはアドレス選択回路ｌ乙に入力される。

このアドレス選択回路／Ａは、中央処理装置ｌとデコー
ド回路弘との間に設ゆられて、上記状態設定回路１３か
らの出力信号ｉ４Ｉ、ｉｓと中央処理装置ｌからのアド
レス信号コ、Ｊとからデコード回路弘への信号／り。

１ｇを出力するものである。なお、この第一図において
、同一符号は第１図のものと同一または相当部分を示し
ている。

上記の構成を有するこの発明の実施例において。

中央処理装置ｌからの信号２．３がアドレス選択回路／
６に入力され、また１例えば適当なスイッチ手段からな
る状態設定回路１３によって予め設定されている条件に
従い、所定の信号／４４．／Ａｒも上記アドレス選択回
路／ＡＫ入力される。そして、これら双方からの信号コ
、３と信号ｉ４ｔ、ｔｓとにより、任意所望の選択条件
が決定される・なお、これら双方の信号コ、３と信号ｉ
ｑ、ｉｓとから任意の組み合わせ出力をデコード回路ダ
に対する信号ｌり、７ｇとして得ることは容易になされ
うろことである。この結果、中央処理装置ｌからのアド
レス信号２．３に対応する信号ｌり、／ざがデコード回
路ダに印加され、メモリ選択信号ｊ〜ｇの中の任意所望
の１個が選択的に出力されることになる。また、上記状
態設定回路１３の設定条件を別異の状態に変更すること
により、信号外。

／３について、さらに別異の組み合わせが得られ。

その結果、中央処理装置ｌからのアドレス信号、２゜３
に対応する信号ｉ’ｙ、ｔざをも別異の組み合わせにす
ることができ、ひいてはメモリ選択条件を変更すること
が可能となる。

なお、上記実施例ではアドレス選択回路／ＡＫ接続する
状態設定回路１３としてスイッチ手段によるものをあげ
たが、これに限らず、アドレス選択回路１６の選択条件
を外部から設定できるレジスタ手段等でも同様の効果を
奏することができる・〔発明の効果〕 上記された説明のように、この発明によれば。

メモリ選択条件をアドレス選択回路により、任意に設定
することができる構成としたために、メモリ構成やメモ
リ容量が変更される場合でも、メモリの組み合わせを任
意に行なうことが可能であり。

柔軟性があり、かつ、拡張性に富んだメモリ構成とする
ことができるという効果がある。

【図面の簡単な説明】

第１図は従来のメモリ制御回路を示すブロック図、第２
図はこの発明の実施例によるメモリ制御回路を示すブロ
ック図である。 ／は中央処理装置、ダはデコード回路、９〜／Ｊはメモ
リ、／Ｊは状態設定回路、／６はアドレス選択回路。

Claims (3)

【特許請求の範囲】
1. （１）中央処理装置のためのメモリ制御回路において、
   アクセスすべきメモリの選択を行うためのデコード回路
   と、そのデコード条件を選択するためのアドレス選択回
   路と、このアドレス選択回路の選択条件を設定するため
   の状態設定回路とを備えたことを特徴とするメモリ制御
   回路。
2. （２）前記状態設定回路はスイッチ手段からなることを
   特徴とする特許請求の範囲第１項記載のメモリ制御回路
   。
3. （３）前記状態設定回路はレジスタ手段からなることを
   特徴とする特許請求の範囲第１項記載のメモリ制御回路
   。