JPH01227293A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH01227293A JPH01227293A JP63053143A JP5314388A JPH01227293A JP H01227293 A JPH01227293 A JP H01227293A JP 63053143 A JP63053143 A JP 63053143A JP 5314388 A JP5314388 A JP 5314388A JP H01227293 A JPH01227293 A JP H01227293A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- inversion
- address
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 108091058543 REG3 Proteins 0.000 description 2
- 102100027336 Regenerating islet-derived protein 3-alpha Human genes 0.000 description 2
- 101500021165 Aplysia californica Myomodulin-A Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、1組のアドレスコードおよび特定のアドレス
−ビットに応じ、複数のデータ中から対応するデータを
老択して送出するメモリ回路に関するものである。
−ビットに応じ、複数のデータ中から対応するデータを
老択して送出するメモリ回路に関するものである。
第2図は従来例のブロック図であり、アドレスデコーダ
(以下、ADEC)1、主メモリ(以下、MM)2、お
よび、レジスタ(以下、REG)3を設け、ADECl
の下位ビット入力へ1組のアドレスコード4を与えると
共に、最上位ビット入力へ特定のビットとしてREG3
の出力を与え、これに応するADEClのデコード出力
によりMM2のアドレス指定を行ない、これによりM
M 2のデータを選択して送出データ5とし、かつ、M
M2より送出される送出データ5のディスパリティを表
わすディスパリティ信号DPをREG3により保持させ
、これをADEClへ与えるものとなっている。
(以下、ADEC)1、主メモリ(以下、MM)2、お
よび、レジスタ(以下、REG)3を設け、ADECl
の下位ビット入力へ1組のアドレスコード4を与えると
共に、最上位ビット入力へ特定のビットとしてREG3
の出力を与え、これに応するADEClのデコード出力
によりMM2のアドレス指定を行ない、これによりM
M 2のデータを選択して送出データ5とし、かつ、M
M2より送出される送出データ5のディスパリティを表
わすディスパリティ信号DPをREG3により保持させ
、これをADEClへ与えるものとなっている。
したがって、例えば、特定状頭のデータ群と、これと反
転関係を有する他のデータ群とをエリア別にMM2へ格
納しておくことにより、1組のアドレスコード4により
複数のデータ中から所望のものを選択して匝み出すこと
ができる。
転関係を有する他のデータ群とをエリア別にMM2へ格
納しておくことにより、1組のアドレスコード4により
複数のデータ中から所望のものを選択して匝み出すこと
ができる。
しかし、第2図の構成においては、MM2が複数のデー
タを各エリア毎に格納していることを要し、これらのア
ドレスとADEClのデコード出力とを1=1により対
応させねはならず、MM2の容量に応じて回路規模が大
となり、高価となる欠点を生じている。
タを各エリア毎に格納していることを要し、これらのア
ドレスとADEClのデコード出力とを1=1により対
応させねはならず、MM2の容量に応じて回路規模が大
となり、高価となる欠点を生じている。
前述の課題を解決するため、本発明はっぎの手段により
構成するものとなっている。
構成するものとなっている。
すなわち、上述のメモリ回路において、枚数のデータを
格納したMMと、アドレスコードにしたがうデコード出
力中対応する複数のデータが同等もしくは反転する関係
となるビットをMMへ与えると共に複数のデータが同等
もしくは反転しない関係となるビットを第1の補助メモ
リへ与えるADECと、ADECのデコード出力および
REGの内容に応するアドレス指定信号を送出しM M
へ与える第1の補助メモリと、MMの送出°するディス
パリティ信号およびREGの内容に応じ反転有無を示す
反転信号およびスティタス信号を送出しこのスティタス
信号によりREGの内容を1Nfiする第2の補助メモ
リと、反転仏事に応じλIMからの送出データの反転有
無を定める反転器とを備えたものである。
格納したMMと、アドレスコードにしたがうデコード出
力中対応する複数のデータが同等もしくは反転する関係
となるビットをMMへ与えると共に複数のデータが同等
もしくは反転しない関係となるビットを第1の補助メモ
リへ与えるADECと、ADECのデコード出力および
REGの内容に応するアドレス指定信号を送出しM M
へ与える第1の補助メモリと、MMの送出°するディス
パリティ信号およびREGの内容に応じ反転有無を示す
反転信号およびスティタス信号を送出しこのスティタス
信号によりREGの内容を1Nfiする第2の補助メモ
リと、反転仏事に応じλIMからの送出データの反転有
無を定める反転器とを備えたものである。
したがって、反転器によりMMの送出データがそのまま
あるいは反転されて送出されるものとなり、かつ、第1
の補助メモリがアドレス指定に関与し、特定状態のデー
タと、これと反転関係を有するデータとが選択に応じて
送出される。
あるいは反転されて送出されるものとなり、かつ、第1
の補助メモリがアドレス指定に関与し、特定状態のデー
タと、これと反転関係を有するデータとが選択に応じて
送出される。
以下、実施例を示す第1図のブロック図によって本発明
の詳細な説明する。
の詳細な説明する。
同図においては、1組のアドレスコード4が与えられる
ADEClのデコード出力中、対応する複数の送出デー
タ5が同等もしくは反転する関係となるビットをMM2
のアドレス入力へ与えると共に、同様の送出データ5が
同等もしくは反転しない関係となるビットを第1の補助
メモリ(以下、S M ) 6へ与えておシ、3M6に
はREG7の出力も与えられている。
ADEClのデコード出力中、対応する複数の送出デー
タ5が同等もしくは反転する関係となるビットをMM2
のアドレス入力へ与えると共に、同様の送出データ5が
同等もしくは反転しない関係となるビットを第1の補助
メモリ(以下、S M ) 6へ与えておシ、3M6に
はREG7の出力も与えられている。
3M6は、ADEClのデコード出力およびREG7の
内容に応するアドレス指定信号を送出し、MM2へ与え
ており、MM2は、ADEClおよび3M6の各出力に
応じてデータを送出すると共に、これのディスパリティ
を示すディスパリティ信号DPを送出し、これを第2の
8M8へ与えている。
内容に応するアドレス指定信号を送出し、MM2へ与え
ており、MM2は、ADEClおよび3M6の各出力に
応じてデータを送出すると共に、これのディスパリティ
を示すディスパリティ信号DPを送出し、これを第2の
8M8へ与えている。
8M8は、ディスパリティ信号DPおよびREG7の内
容に応じ、送出データ5の反転有無を示す反転信号Is
を送出すると共に、送出データ5の状伸を示すスティタ
ス信号STを送出しておジ、これによりREG7の内容
を更新するものとなっている。
容に応じ、送出データ5の反転有無を示す反転信号Is
を送出すると共に、送出データ5の状伸を示すスティタ
ス信号STを送出しておジ、これによりREG7の内容
を更新するものとなっている。
また、MM2の出力には反転器(以下、INV)9が挿
入されておシ、これが反転信号ISに応じて送出データ
5の反転有無を定めるものとなっている。
入されておシ、これが反転信号ISに応じて送出データ
5の反転有無を定めるものとなっている。
したがって、8M8により送出データ5のINV9によ
る反転有無が制(至)されると共に、3M6がMM2の
アドレス指定に関与し、これらの何部により全般的な回
路規模の増大が低減される。
る反転有無が制(至)されると共に、3M6がMM2の
アドレス指定に関与し、これらの何部により全般的な回
路規模の増大が低減される。
以上の説明により明らかなとおり本発明によれば、MM
のアドレス指定に関与する第1のSMと、出力データの
反転有無を定めるINVと、これを制御する第2のSM
とを備えたことにより、ADECとMMの回路規模増大
が低減され、各種電子装置のメモリ回路において顕著な
効果が得られる。
のアドレス指定に関与する第1のSMと、出力データの
反転有無を定めるINVと、これを制御する第2のSM
とを備えたことにより、ADECとMMの回路規模増大
が低減され、各種電子装置のメモリ回路において顕著な
効果が得られる。
第1図は本発明の実施例を示すブロック図、第2図は従
来例のブロック図である。 1・会・拳アドレスデコーダ、2・会・会主メモリ、4
.・0.アドレスコード、5**e*送出データ、6.
8−−・、補助メモリ、70.。 φレジスタ。
来例のブロック図である。 1・会・拳アドレスデコーダ、2・会・会主メモリ、4
.・0.アドレスコード、5**e*送出データ、6.
8−−・、補助メモリ、70.。 φレジスタ。
Claims (1)
- 1組のアドレスコードおよび特定のアドレスビットに応
じ、複数のデータ中から対応するデータを選択して送出
するメモリ回路において、複数のデータを格納した主メ
モリと、アドレスコードにしたがうデコード出力中対応
する前記複数のデータが同等もしくは反転する関係とな
るビットを前記主メモリへ与えると共に前記複数のデー
タが同等もしくは反転しない関係となるビットを第1の
補助メモリへ与えるアドレスデコーダと、該アドレスデ
コーダのデコード出力およびレジスタの内容に応するア
ドレス指定信号を送出し前記主メモリへ与える前記第1
の補助メモリと、前記主メモリの送出するディスパリテ
イ信号および前記レジスタの内容に応じ反転有無を示す
反転信号およびステイタス信号を送出し該ステイタス信
号により前記レジスタの内容を更新する第2の補助メモ
リと、前記反転信号に応じ前記主メモリからの送出デー
タの反転有無を定める反転器とを備えたことを特徴とす
るメモリ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63053143A JPH01227293A (ja) | 1988-03-07 | 1988-03-07 | メモリ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63053143A JPH01227293A (ja) | 1988-03-07 | 1988-03-07 | メモリ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01227293A true JPH01227293A (ja) | 1989-09-11 |
Family
ID=12934609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63053143A Pending JPH01227293A (ja) | 1988-03-07 | 1988-03-07 | メモリ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01227293A (ja) |
-
1988
- 1988-03-07 JP JP63053143A patent/JPH01227293A/ja active Pending
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