JPS63142434A - 割込み制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 割込みコードで選択した割込みマツピングレジスタの内
容で割込みアドレスレジスタの内容を出力する。これに
より、割込みコードと割込みアドレスレジスタの内容と
の固定的関係を解き、割込みコードに対する割込みアド
レスの可変的な設定を可能にする。

〔産業上の利用分野〕

本発明は割込み制御方式に関し、更に詳しく言えば、割
込みコードに対する割込みアドレスの可変的設定を可能
にして割込み処理を行なうことのできる割込み制御方式
に関する。

データ通信装置には、第３図に示すようにその中央処理
装置（ＣＰＵ）２の制御の下にあるデータ転送装置３へ
複数の入出力装置（回線）４１　・・・４．から与えら
れる割込みに応答してデータ転送装置３は入出力装置と
通信装置メモリ５との間で必要なデータの授受制御を行
なう構成のものがある。その割込み処理に際して、入出
力装置がら割込み線６を介してデータ転送装置３へ割込
みコードを与えてそのコード対応の（予め中央処理装置
から与えられている）割込みアドレスを基にして上述割
込み処理制御に入るのであるが、その割込み処理制御性
、そのハードウェアの使用効率等の向上という観点から
割込みコードと割込みアドレスとの関係を眺めてみる必
要がある。

〔従来の技術〕

第４図は従来のデータ転送装置の割込み制御回路を示す
。これは成る入出力装置による割込みに際してその入出
力装置からの割込みコード１０をデコーダ１２でデコー
ドして得られる割込みコードデコード信号１４によって
決まる割込みアドレスレジスタ１６＋　　（ｉは１・・
・ｎのうちの１つ）の内容を割込みアドレス選択回路１
８を介して出力し、割込み処理に供せんとするものであ
る。その割込み処理に用いられる割込みアドレスレジス
タ１６１及びその他の割込みアドレスレジスタ１６＋　
　・・　１６ｚ−＋、１６ｉ＋＋　　・・　１６ｎの内
容は中央処理装置２からデータバス７を介して与えられ
るデータを中央処理装置２からアドレスバス８へ出力さ
れたアドレスで指定されたレジスタにセットする如（し
て予めセットされている。

〔発明が解決しようとする問題点〕

上述したところから明らかなように、割込みコードに対
する割込みアドレスの関係は１対１に固定している。こ
れは中央処理装置は固定した関係でのみ割込みアドレス
を設定し得るに過ぎなかった。それがため、例えば、異
なる割込みコードに対して同一の割込みアドレスを割り
付けるのにその割込みコード数だけの割込みアドレスレ
ジスタを使用しなければならないばかりでなく、それら
割込みアドレスレジスタへの同一割込みアドレスのセッ
ト処理を中央処理装置で負担しなければならないし、又
、割込みアドレスレジスタは割込みに専用されている等
、その系の柔軟な使用を妨げる構成でその系は構築され
ていた。

本発明は、斯かる問題点に鑑みて創作されたもので、割
込みアドレス出力系に柔軟性を付与し得る割込み制御方
式を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図を示す。この図におい
て、５０は割込みマツピングデータ格納部で、そのマン
ピング内容は中央処理装置２によってセントされる。５
２は入出力装置４からの割込みコード対応の割込みマツ
ピングデータ格納部内容を出力するマツピング内容選択
手段である。

５４１　・・・５ｔｎは割込みアドレス格納部である。

これら割込みアドレス格納部５４１　・・・５４ｏのう
ちのマツピング内容選択手段５２の出力で決まる割込み
アドレス格納部内容を割込みアドレス選択手段５６を介
して出力するようにして本発明は構成されている。

〔作　用〕

入出力装置による割込みに先立って、割込みマツピング
データ格納部５０及び割込みアドレス格納部５４．・・
・５４．に所要の値が中央処理装置２によってセットさ
れる。入出力装置４による割込みに際してそこから与え
られる割込みコードに応じて決まる割込みマツピングデ
ータ格納部５０の内容がマツピング内容選択手段５２を
介して割込みアドレス選択手段５６へ与えられる。その
割込みアドレス選択手段５６はそこに与えられた割込み
マッピングデータ格納部内容に対応する割込みアドレス
格納部５４１　　（ｉは１・・・ｎのうちの１つ）の割
込みアドレスを上述割込みのための処理アドレスとして
出力する。

かくして、割込みコードに対し任意の割込みアドレスを
設定することが可能となる。

〔実施例〕

第２図は第３図に示されるデータ通信システムのデータ
転送装置３に設けられる本発明の割込み制御回路例を示
す。この図において、３０は第１図の割込みマツピング
データ格納部５０に対応する割込みマンピングレジスタ
であるが、そのレジスタ容量を８ビツトとした例を示す
。１６１　・・・１６４は第１図の割込みアドレス格納
部５４゜・・・５４ｏに対応する割込みアドレスレジス
タである。これらのレジスタ３０．１６＋　　・・・１
６４はデータバス７に接続されており、それらへの書込
み技法は従来と同様である。２４は２ビット割込み線６
に接続された２ｔ０４デコーダ、２６はデコーダ２４の
出力で割込みマツピングレジスタ３０の内容を選択して
出力する８ｔ０２ビツトセレクタであり、これら両者が
第１図のマツピング内容選択手段５２に対応する。１８
は８ｔ。

２ビツトセレクタ２６の出力で割込みアドレスレジスタ
１６１　・・・１６４のうちの１つを選択してその割込
みアドレスを出力する割込みアドレス選択回路（第１図
の割込みアドレス選択手段５６対応）である。該回路Ｉ
８の出力はアドレスバス８に接続されている。

このように割込み制御回路を構成することにより、割込
みコードに対し割込みアドレスを可変的に設定すること
が可能となる。これはデコーダ２４でデコードされた割
込みコードの４ピツＩ・デコード信号に応答するセレク
タ２６にて割込みマツピングレジスタ３０の８ビツトの
うちの２ビットを選択し、この２ビット信号により割込
みアドレス選択回路１８をして割込みアドレスレジスタ
１６１　・・・１６４のうちの１つを出力せしめるよう
にしたからである。これを具体例で示せば、次のように
なる。

例えば、下表のような割込みコードと割込みマツピング
レジスタの内容との対応関係を設定するものとする。

上表中の割込みマツピングレジスタの内容欄の数字０．
１．２．３はこの数字の順番で割込みアドレスレジスタ
１６．・・・１６４の各々を選択するために割込みアド
レス選択回路１８で用いられる選択情報を表している。

従って、上表中の例１は従来方式と同じく割込みコード
と割込みアドレスレジスタとは１対１の関係にある場合
である。

その例２は各別込みコードに対して同一の割込みアドレ
スを割り付ける場合を示す。マツピングされていない他
の割込みアドレスレジスタはＣＰＵが他の用途に使用で
きる。

なお、上記実施例においては、割込みマツピングレジス
タ３０を１個用いてその内容の一部をデコーダ２４の出
力で選択する場合について説明したが、複数の割込みマ
ツピングレジスタを用いる構成にしてもよい。

〔発明の効果〕 以上述べたように本発明によれば、割込みコードに対す
る割込みアドレスを可変的に設定することが可能になり
、割込み処理のための割込みアドレス設定に柔軟性を与
えることができるし、ハードウェアの多重使用を可能に
する等の効果が得られる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の割込み制御回路例を示す図、第３図は
データ通信システムの構成図、第４図は従来の割込み制
御回路図である。 第１図及び第２図において、 ２は中央処理装置、 ４は入出力装置、 ５０は割込みマッピングデータ格納部（第２図における
割込みマツピングレジスタに対応する）、５２はマツピ
ング内容選択手段（第２図におけるデコーダ２４及びセ
レクタ２６に対応する）、５４、・・・５４ｏは割込み
アドレス格納部（第２図における割込みアドレスレジス
タに対応する）、 °５６は割込みアドレス選択手段（第２図における割込
みアドレス選択回路に対応する）である。 本肥Ｖ３Ｍの割込書副御目消賓列 第２図

Claims (1)

1. 【特許請求の範囲】 割込みコードに応じて決まる割込み処理を行なうシステ
   ムにおいて、 該システムの中央処理装置（２）によってマッピング内
   容がセットされる割込みマッピングデータ格納部（５０
   ）と、 入出力装置（４）からの割込みコードに対応する割込み
   マッピングレジスタ内容を出力するマッピング内容選択
   手段（５２）と、 前記中央処理装置（２）によって割込みアドレスがセッ
   トされる割込みアドレス格納部（５４、・・・５４ｎ）
   と、 前記マッピング内容選択手段（５２）の出力に応じて決
   まる割込みアドレスレジスタの内容を出力する割込みア
   ドレス選択手段（５６）とを設けて、 割込みコードに対する割込みアドレスを可変的に設定し
   て割込み処理を行なわせることを特徴とする割込み制御
   方式。