JPH02282844A - メモリ空間拡張方式 - Google Patents
メモリ空間拡張方式Info
- Publication number
- JPH02282844A JPH02282844A JP10335689A JP10335689A JPH02282844A JP H02282844 A JPH02282844 A JP H02282844A JP 10335689 A JP10335689 A JP 10335689A JP 10335689 A JP10335689 A JP 10335689A JP H02282844 A JPH02282844 A JP H02282844A
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- Japan
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- board
- memory
- address
- signal
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は汎用の拡張バスを持つ本体とその拡張バスに接
続される複数のオプションボードからなるパーソナルコ
ンピュータシステムにおけるメモリの拡張方式Kl、特
に限られたメモリ空間を複数のオプションで有効に使用
するためのメモリ空間拡張方式に関するものである。
続される複数のオプションボードからなるパーソナルコ
ンピュータシステムにおけるメモリの拡張方式Kl、特
に限られたメモリ空間を複数のオプションで有効に使用
するためのメモリ空間拡張方式に関するものである。
16ビツトパーソナルコンピユータにおいては、メモリ
のアドレス空間として2進数20ビツト(1Mバイト)
が定義されているが、この空間を一時的にプログラムや
データを記憶するためのRAM領域や、デイスプレィ表
示用の画像データを保持するためのビデオRAM領域な
どに分割して使用している。このため、オプションを制
御する丸めのプログラムを格納するためKiFIJl)
当てられるアドレス空間が非常に狭くなってしまう。し
たがって、同時に使う可能性の少ないオプションに対し
て同じ番地を与えるという方法でメモリを拡張してい丸
。
のアドレス空間として2進数20ビツト(1Mバイト)
が定義されているが、この空間を一時的にプログラムや
データを記憶するためのRAM領域や、デイスプレィ表
示用の画像データを保持するためのビデオRAM領域な
どに分割して使用している。このため、オプションを制
御する丸めのプログラムを格納するためKiFIJl)
当てられるアドレス空間が非常に狭くなってしまう。し
たがって、同時に使う可能性の少ないオプションに対し
て同じ番地を与えるという方法でメモリを拡張してい丸
。
上述したような従来の方式では、同じメモリ空1’14
KIIJj)当てられたボードを一つのシステム内で同
時に使えないため、システムを設計する上で非常に制約
を受けることになるという課題があった。
KIIJj)当てられたボードを一つのシステム内で同
時に使えないため、システムを設計する上で非常に制約
を受けることになるという課題があった。
ま九、ボードの種類は、時の経過と共に増加して行く丸
め、制約も増えて行くことになシ、システムが設計でき
なくなるという課題があった。
め、制約も増えて行くことになシ、システムが設計でき
なくなるという課題があった。
本発明のメモリ空間拡張方式は、汎用の拡張バスを持つ
本体とその拡張バスに接続される複数のオプションボー
ドからなるパーソナルコンピュータシステムにおいて、
各オプションボードはシステム内で共通のアドレスをデ
コードする回路とボード固有に指定されたデータビット
を保持するレジスタを持ち、共通アドレスに対しデータ
書す込み命令が出力されたとき、ボード固有のデータビ
ットが「0コであった場合、自分自身の持つメモリ?使
用可能の状態にするようにしたものである。
本体とその拡張バスに接続される複数のオプションボー
ドからなるパーソナルコンピュータシステムにおいて、
各オプションボードはシステム内で共通のアドレスをデ
コードする回路とボード固有に指定されたデータビット
を保持するレジスタを持ち、共通アドレスに対しデータ
書す込み命令が出力されたとき、ボード固有のデータビ
ットが「0コであった場合、自分自身の持つメモリ?使
用可能の状態にするようにしたものである。
本発明においては、システム共通のアドレスに対する書
き込み命令が出力きれたとき、オプションボードは、自
身に対し1III#)当てられ九データのビットが「0
」でらるかどうかを記憶し、「0」であったときのみボ
ード上に搭載されているメモリの内容が読めるようにし
ている。そして、オプションボードはシステムで決めら
れた一つのアドレスに対し書き込み命令が実行されたと
きそのボルドに割り当てられている特定のデータビット
がrOJでおれば自分自身のボード上にあるメモリをシ
ステムからアクセスできる状態にし、そうでなければそ
のメモリ9間に対するいっさいのアクセスに対し応答し
ない。
き込み命令が出力きれたとき、オプションボードは、自
身に対し1III#)当てられ九データのビットが「0
」でらるかどうかを記憶し、「0」であったときのみボ
ード上に搭載されているメモリの内容が読めるようにし
ている。そして、オプションボードはシステムで決めら
れた一つのアドレスに対し書き込み命令が実行されたと
きそのボルドに割り当てられている特定のデータビット
がrOJでおれば自分自身のボード上にあるメモリをシ
ステムからアクセスできる状態にし、そうでなければそ
のメモリ9間に対するいっさいのアクセスに対し応答し
ない。
以下、図面に基づき本発明の実施例を詳細に説明する。
第1図および第2図は本発明の実施例を示すブロック図
で、第1図は本発明のシステム構成を示すものでちる。
で、第1図は本発明のシステム構成を示すものでちる。
第1図において、1は汎用の拡張バスを持つパーソナル
コンビュ〜り本体、2aおよび2bはそ0拡張バスに接
続されるオプションボード「o」およびオプションボー
ド「1」、3は拡張バス信号線である。なお、図では拡
張バスとオプションボードをパーソナルコンピュータ本
体1と別に図示しているが、物理的には、これらはバー
ンナルコンピュータ本体に内蔵される。
コンビュ〜り本体、2aおよび2bはそ0拡張バスに接
続されるオプションボード「o」およびオプションボー
ド「1」、3は拡張バス信号線である。なお、図では拡
張バスとオプションボードをパーソナルコンピュータ本
体1と別に図示しているが、物理的には、これらはバー
ンナルコンピュータ本体に内蔵される。
第2図は第1図におけるオプションボードの内部構成を
示すものである。
示すものである。
この第2図において第1図と同一符号のものは相当部分
を示し、11はシステム共通アドレスとボード専用のア
ドレスをデコードするアドレスデコード回路で、システ
ム内で共通のアドレスをデコードする回路である。12
は拡張バスのデータをボードに入力するレシーバ回路、
13はアドレスデコード回路11が出力するアドレス一
致信号(sysAD)と拡張バスからの書き込み指示を
示す信号(LOW)の論理積をとり、拡張バスからのデ
ータを取り込むタイきングを作りだすアンド回路、14
は拡張バスに出力されたデータを記憶し、記憶し九内容
がrlJであればアドレスデコード回路11のボード専
用アドレスのデコードとメモリのアクセスを禁止する信
号(REVET)を作シ出すためのフリッグ70ツブ回
路(、F/F )で、これらはボード固有に指定された
データビットを保持するレジスタを構成している。15
はオプションボード上にあるメモリへのアクセスでbる
ことをデコードするメモリアドレスデコード回路、16
はメモリからのデータを拡張バスに出力するためのメモ
リデータバッファ、1γはメモリである。
を示し、11はシステム共通アドレスとボード専用のア
ドレスをデコードするアドレスデコード回路で、システ
ム内で共通のアドレスをデコードする回路である。12
は拡張バスのデータをボードに入力するレシーバ回路、
13はアドレスデコード回路11が出力するアドレス一
致信号(sysAD)と拡張バスからの書き込み指示を
示す信号(LOW)の論理積をとり、拡張バスからのデ
ータを取り込むタイきングを作りだすアンド回路、14
は拡張バスに出力されたデータを記憶し、記憶し九内容
がrlJであればアドレスデコード回路11のボード専
用アドレスのデコードとメモリのアクセスを禁止する信
号(REVET)を作シ出すためのフリッグ70ツブ回
路(、F/F )で、これらはボード固有に指定された
データビットを保持するレジスタを構成している。15
はオプションボード上にあるメモリへのアクセスでbる
ことをデコードするメモリアドレスデコード回路、16
はメモリからのデータを拡張バスに出力するためのメモ
リデータバッファ、1γはメモリである。
そして、共通アドレスに対しデータ書き込み命令が出力
されたとき、ボード固有のデータビットが「0」であっ
た場合、自分自身の持つメモリを使用可能の状態にする
ように構成されている。
されたとき、ボード固有のデータビットが「0」であっ
た場合、自分自身の持つメモリを使用可能の状態にする
ように構成されている。
第3図は本発明のメモリ空間拡張方式を持つパーソナル
コンピュータのメモリ空間を示すメモリエリア図である
。
コンピュータのメモリ空間を示すメモリエリア図である
。
この図において、アドレスC00OO(16進a)から
DFFPFlでがオグンヨンボード上のメモリに割夛当
てられておシ、/の記号は、複数のボードで使われてい
ることを示す。
DFFPFlでがオグンヨンボード上のメモリに割夛当
てられておシ、/の記号は、複数のボードで使われてい
ることを示す。
下記衣はアドレス拡張方式におけるシステム命令の例で
6り、オプションrOJがこの例に示したオプションで
ある。
6り、オプションrOJがこの例に示したオプションで
ある。
システム命令
命令アドレス(SYSAD) : 000010001
1100000(08EO)つぎに、第2図を参照して
本発明のアドレス拡張方式を持つ九システムで、同じメ
モリ空間を持つオプションの1つを動作させる方法につ
いて説明する。
1100000(08EO)つぎに、第2図を参照して
本発明のアドレス拡張方式を持つ九システムで、同じメ
モリ空間を持つオプションの1つを動作させる方法につ
いて説明する。
電源が投入されたとき、フリップフロップ14は「1」
にセットされておシ、アドレスデコード回路11のボー
ド専用アドレスデコード部分およびメモリアドレスデコ
ード回路15は機能しないようになっている。また、ボ
ード上のメモリ1Tはシステム側から読めないようにな
っている。
にセットされておシ、アドレスデコード回路11のボー
ド専用アドレスデコード部分およびメモリアドレスデコ
ード回路15は機能しないようになっている。また、ボ
ード上のメモリ1Tはシステム側から読めないようにな
っている。
読み出したいメモリの搭載されているオプションボード
を指定するとき、本体に内蔵されているプログラムは、
読み出したいボードに核幽するデータビット(この場合
ビットrob)のみを「0」にして、システム共通アド
レスに対し書き込み命令を実行する。
を指定するとき、本体に内蔵されているプログラムは、
読み出したいボードに核幽するデータビット(この場合
ビットrob)のみを「0」にして、システム共通アド
レスに対し書き込み命令を実行する。
この命令が実行され九とき、オプションはアドレスデコ
ード回路11で生成され九アドレス一致信号(5Y8A
D)と、書き込み命令であることを示す信号(IOW)
の論理積を取った信号によシデータパスの信号と7リツ
プフロツプ14に記憶する。
ード回路11で生成され九アドレス一致信号(5Y8A
D)と、書き込み命令であることを示す信号(IOW)
の論理積を取った信号によシデータパスの信号と7リツ
プフロツプ14に記憶する。
記憶した信号のレベルが「0」の時、アドレスデコード
回路11は、このオプション専用のアドレスをデコード
する回路を動作可能の状態にし、またメモリアドレスデ
コード回路15も機能するようになる。以後このオプシ
ョンボード上にあるメモリに対し読み出し命令が出され
たとき、メモリデータバッファ16が開いて、メモリ1
T内の指定された番地に書き込まれているデータが読み
出される。
回路11は、このオプション専用のアドレスをデコード
する回路を動作可能の状態にし、またメモリアドレスデ
コード回路15も機能するようになる。以後このオプシ
ョンボード上にあるメモリに対し読み出し命令が出され
たとき、メモリデータバッファ16が開いて、メモリ1
T内の指定された番地に書き込まれているデータが読み
出される。
以上説明したように、本発明のメモリ空間拡張方式は、
システム共通のアドレスに対する書き込み命令が出力さ
れ九とき、オプションボードは、自身に対し割り当てら
れたデータのビットが「0」であるかどうかを記憶し、
「0」であったときのみボード上に搭載されているメモ
リの内容が読めるようにしている。
システム共通のアドレスに対する書き込み命令が出力さ
れ九とき、オプションボードは、自身に対し割り当てら
れたデータのビットが「0」であるかどうかを記憶し、
「0」であったときのみボード上に搭載されているメモ
リの内容が読めるようにしている。
そのため、複数のボードに搭載されているメモリに同一
の番地を割シ当てても同時にシステムから読めるボード
は1つであるため、複数のボードを同時にシステムに接
続しても誤動作しなくなシ、システム設計が容易になる
という効果がある。
の番地を割シ当てても同時にシステムから読めるボード
は1つであるため、複数のボードを同時にシステムに接
続しても誤動作しなくなシ、システム設計が容易になる
という効果がある。
第1図および第2図は本発明の実施例を示すブロック図
、第3図は本発明のメモリ空間拡張方式ヲ持つパーソナ
ルコンピュータのメモリ空間を示すメモリエリア図であ
る。 1e・e・バーンナルコンピュータ本体、28so・争
オプションボード「O」、2b ・l111・オプシ
ョンボード「1」、11・・・・アドレスデコード回路
、12・―・・レシーバ回路、130拳・・アント回路
、14・e・・フリップフロップ回路、15・・・・メ
モリアドレスデコード回路、16壷会・φメモリデータ
バッファ、1TΦ・・・メモリ。 特許出原人 日 本 電 気 株 式 日本電気エンジニアリング株式会社 代 理 人 山 川 政 樹 第 図 第 図
、第3図は本発明のメモリ空間拡張方式ヲ持つパーソナ
ルコンピュータのメモリ空間を示すメモリエリア図であ
る。 1e・e・バーンナルコンピュータ本体、28so・争
オプションボード「O」、2b ・l111・オプシ
ョンボード「1」、11・・・・アドレスデコード回路
、12・―・・レシーバ回路、130拳・・アント回路
、14・e・・フリップフロップ回路、15・・・・メ
モリアドレスデコード回路、16壷会・φメモリデータ
バッファ、1TΦ・・・メモリ。 特許出原人 日 本 電 気 株 式 日本電気エンジニアリング株式会社 代 理 人 山 川 政 樹 第 図 第 図
Claims (1)
- 汎用の拡張バスを持つ本体とその拡張バスに接続される
複数のオプションボードからなるパーソナルコンピュー
タシステムにおいて、各オプションボードはシステム内
で共通のアドレスをデコードする回路とボード固有に指
定されたデータビットを保持するレジスタを持ち、共通
アドレスに対しデータ書き込み命令が出力されたとき、
ボード固有のデータビットが「0」であつた場合、自分
自身の持つメモリを使用可能の状態にすることを特徴と
するメモリ空間拡張方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10335689A JPH02282844A (ja) | 1989-04-25 | 1989-04-25 | メモリ空間拡張方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10335689A JPH02282844A (ja) | 1989-04-25 | 1989-04-25 | メモリ空間拡張方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02282844A true JPH02282844A (ja) | 1990-11-20 |
Family
ID=14351856
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10335689A Pending JPH02282844A (ja) | 1989-04-25 | 1989-04-25 | メモリ空間拡張方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02282844A (ja) |
-
1989
- 1989-04-25 JP JP10335689A patent/JPH02282844A/ja active Pending
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