JPH0341862B2 - - Google Patents
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- JPH0341862B2 JPH0341862B2 JP57169136A JP16913682A JPH0341862B2 JP H0341862 B2 JPH0341862 B2 JP H0341862B2 JP 57169136 A JP57169136 A JP 57169136A JP 16913682 A JP16913682 A JP 16913682A JP H0341862 B2 JPH0341862 B2 JP H0341862B2
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- 230000015654 memory Effects 0.000 claims description 124
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101150102573 PCR1 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
Description
産業上の利用分野
本発明はマルチプロセツサシステム構成時にお
ける共有メモリのアクセス機構及びメモリアクセ
ス空間の制御に関するものである。 従来例の構成とその問題点 マルチプロセツサシステム構成法については、
これまで数多くの提案がある。従来の共有メモリ
を有するマルチプロセツサシステムの一構成ブロ
ツク図を第１図に示す。第１図に示したマルチプ
ロセツサシステムは、プロセツサＡ１、プロセツ
サＢ２の２つのプロセツサを有するデユアル構成
である。メモリＡ３はプロセツサＡ１の、またメ
モリＢ４はプロセツサＢ２の専用メモリである。
メモリＣ５はプロセツサＡ１及びプロセツサＢ２
の共有メモリであり、共有メモリ制御回路６を介
してアクセスされる。７はプロセツサＡ１のメモ
リアクセス制御線、８はプロセツサＢ２のメモリ
アクセス制御線であり、プロセツサＡ１あるいは
プロセツサＢ２よりメモリＣ５をアクセスするこ
とができる。一般に、メモリアクセス制御線はア
ドレス信号線、データ信号線及びメモリ書込み制
御線よりなる。共有メモリ制御回路６には、プロ
セツサＡ１及びプロセツサＢ２より共有メモリ制
御線１０，１１を介して共有メモリ使用信号が印
加され、共有メモリＣ５の使用権が確立される。 上記従来の構成例において、共有メモリＣ５が
独立にアクセスされる複数のメモリユニツトから
なる場合、マルチプロセツサシステム構成上の一
つの大きな課題は、共有メモリの効率的な利用を
可能とする共有メモリアクセス方法である。 発明の目的 本発明の目的は、上記課題に鑑み、独立な複数
の共有メモリを有するマルチプロセツサにおい
て、効率的な利用を可能とするとともに、柔軟な
メモリ空間の構成を可能とする共有メモリアクセ
ス制御回路を提供することである。 発明の構成 上記目的を達成するために、本発明は、複数の
プロセツサから設定可能で、複数のメモリユニツ
トからなる共有メモリのアクセスモードを指定す
る手段を有するプロセツサ制御レジスタと、入力
として前記各プロセツサのメモリアドレス信号
線、データ信号線、メモリ書込み信号線からなる
メモリアクセス制御線を有し、出力として前記複
数のメモリユニツトからなる共有メモリをアクセ
スする複数のメモリアクセス制御線を有するアド
レス空間制御回路とを具備し、前記複数のプロセ
ツサが出力するメモリアドレス信号を前記プロセ
ツサ制御レジスタの内容によつて変換する手段を
前記アドレス空間制御回路に設けて構成したもの
である。 実施例の説明 以下本発明の一実施例を図面に基づいて説明す
る。第２図は共有メモリアクセスを可能とするデ
ユアルプロセツサシステムの構成ブロツク図であ
る。 第２図において、１，２，３，４は第１図と同
様であり、即ちそれぞれプロセツサＡ、プロセツ
サＢ、メモリＡ及びメモリＢである。メモリＡ
３、メモリＢ４はそれぞれプロセツサＡ１、プロ
セツサＢ２と、アドレス信号線１６，１９、デー
タ信号線１７，２０、メモリ書込み制御線１８，
２１を介して接続され、各プロセツサの専用メモ
リとして使用される。一方、メモリＣ５Ａ、メモ
リＤ５ＢはプロセツサＡ１、プロセツサＢ２の共
有メモリである。 プロセツサ制御レジスタ１２はプロセツサの動
作モードを定める制御レジスタであり、プロセツ
サＡ１、プロセツサＢ２よりプロセツサ制御線１
４，１５を介して設定可能となつている。本発明
に関しては、共有メモリのアクセスモード指定に
プロセツサ制御レジスタ１２を使用する。説明を
簡単にするために、共有メモリアクセスモード指
定フイールド以外のプロセツサ制御レジスタ１２
のモード指定については省略する。 １３はアドレス空間制御回路であり、次の(a)、
(b)の処理機能を有する。 (a) プロセツサＡ１、プロセツサＢ２のデータ信
号線１６，１９メモリ書込み制御線１８，２１
をプロセツサ制御レジスタ１２の内容によつ
て、メモリＣ５Ａ、メモリＤ５Ｂに仲介する。 (b) アドレス信号線１６，１９上のアドレス信号
のメモリユニツト選択部に関しては、プロセツ
サ制御レジスタ１２の内容によつてアドレス変
換し、メモリユニツト選択信号を生成し、メモ
リユニツト選択部より下位のアドレス部は何ら
修飾を加えずに、先に述べたメモリユニツト選
択信号とともに、アドレス信号線２４，２７を
介してメモリＣ５Ａ、メモリＤ５Ｂへ送出す
る。 その結果、プロセツサＡ１、プロセツサＢ２と
も、メモリＣ５Ａ、メモリＤ５Ｂのいずれもアク
セス可能となる。 次に、本発明のポイントであるアドレス変換に
ついて述べる。第３図は、プロセツサ制御レジス
タ１２の共有メモリアクセスモード指定フイール
ドの状態によるプロセツサＡ１、プロセツサＢ２
のメモリ配置を示したものである。説明を簡単に
するために、メモリＡ１、メモリＢ２は2K語、
メモリＣ５Ａ、メモリＤ５Ｂは1K語であるとす
る。 プロセツサ制御レジスタ１２の共有メモリアク
セスモード指定フイールドの２ビツトによつて、
各プロセツサのメモリ配置は次の４つの状態を取
りうる。 モード(イ) プロセツサＡはメモリＡ、メモリＣより、プロ
セツサＢはメモリＢ、メモリＤよりなるそれぞれ
連続した3K語のアクセス空間を有する。 モード(ロ) プロセツサＡはメモリＡ、メモリＤより、プロ
セツサＢはメモリＢ、メモリＣよりなるそれぞれ
連続した3K語のアクセス空間を有する。 モード(ハ) プロセツサＡはメモリＡ、メモリＣ、メモリＤ
より、プロセツサＢはメモリＢよりなるそれぞれ
連続した4K語及び2K語のアクセス空間を有す
る。 モード(ニ) プロセツサＡはメモリＡより、プロセツサＢは
メモリＢ、メモリＣ、メモリＤよりなるそれぞれ
連続した2K語及び4K語のアクセス空間を有す
る。 第３図に示したメモリアクセスモードを実現す
るアドレス空間制御回路１３のメモリユニツト選
択信号生成部の真理値表を第１表に示す。第１表
において、PCR0 PCR1はプロセツサ制御レジス
タの状態をADA10、ADA11はプロセツサＡのア
ドレス信号の10ビツト、11ビツト目を、ADB10、
ADB11はプロセツサＢのアドレス信号の10ビツ
ト、11ビツト目を示す。以上の６信号が入力信号
であり、
ける共有メモリのアクセス機構及びメモリアクセ
ス空間の制御に関するものである。 従来例の構成とその問題点 マルチプロセツサシステム構成法については、
これまで数多くの提案がある。従来の共有メモリ
を有するマルチプロセツサシステムの一構成ブロ
ツク図を第１図に示す。第１図に示したマルチプ
ロセツサシステムは、プロセツサＡ１、プロセツ
サＢ２の２つのプロセツサを有するデユアル構成
である。メモリＡ３はプロセツサＡ１の、またメ
モリＢ４はプロセツサＢ２の専用メモリである。
メモリＣ５はプロセツサＡ１及びプロセツサＢ２
の共有メモリであり、共有メモリ制御回路６を介
してアクセスされる。７はプロセツサＡ１のメモ
リアクセス制御線、８はプロセツサＢ２のメモリ
アクセス制御線であり、プロセツサＡ１あるいは
プロセツサＢ２よりメモリＣ５をアクセスするこ
とができる。一般に、メモリアクセス制御線はア
ドレス信号線、データ信号線及びメモリ書込み制
御線よりなる。共有メモリ制御回路６には、プロ
セツサＡ１及びプロセツサＢ２より共有メモリ制
御線１０，１１を介して共有メモリ使用信号が印
加され、共有メモリＣ５の使用権が確立される。 上記従来の構成例において、共有メモリＣ５が
独立にアクセスされる複数のメモリユニツトから
なる場合、マルチプロセツサシステム構成上の一
つの大きな課題は、共有メモリの効率的な利用を
可能とする共有メモリアクセス方法である。 発明の目的 本発明の目的は、上記課題に鑑み、独立な複数
の共有メモリを有するマルチプロセツサにおい
て、効率的な利用を可能とするとともに、柔軟な
メモリ空間の構成を可能とする共有メモリアクセ
ス制御回路を提供することである。 発明の構成 上記目的を達成するために、本発明は、複数の
プロセツサから設定可能で、複数のメモリユニツ
トからなる共有メモリのアクセスモードを指定す
る手段を有するプロセツサ制御レジスタと、入力
として前記各プロセツサのメモリアドレス信号
線、データ信号線、メモリ書込み信号線からなる
メモリアクセス制御線を有し、出力として前記複
数のメモリユニツトからなる共有メモリをアクセ
スする複数のメモリアクセス制御線を有するアド
レス空間制御回路とを具備し、前記複数のプロセ
ツサが出力するメモリアドレス信号を前記プロセ
ツサ制御レジスタの内容によつて変換する手段を
前記アドレス空間制御回路に設けて構成したもの
である。 実施例の説明 以下本発明の一実施例を図面に基づいて説明す
る。第２図は共有メモリアクセスを可能とするデ
ユアルプロセツサシステムの構成ブロツク図であ
る。 第２図において、１，２，３，４は第１図と同
様であり、即ちそれぞれプロセツサＡ、プロセツ
サＢ、メモリＡ及びメモリＢである。メモリＡ
３、メモリＢ４はそれぞれプロセツサＡ１、プロ
セツサＢ２と、アドレス信号線１６，１９、デー
タ信号線１７，２０、メモリ書込み制御線１８，
２１を介して接続され、各プロセツサの専用メモ
リとして使用される。一方、メモリＣ５Ａ、メモ
リＤ５ＢはプロセツサＡ１、プロセツサＢ２の共
有メモリである。 プロセツサ制御レジスタ１２はプロセツサの動
作モードを定める制御レジスタであり、プロセツ
サＡ１、プロセツサＢ２よりプロセツサ制御線１
４，１５を介して設定可能となつている。本発明
に関しては、共有メモリのアクセスモード指定に
プロセツサ制御レジスタ１２を使用する。説明を
簡単にするために、共有メモリアクセスモード指
定フイールド以外のプロセツサ制御レジスタ１２
のモード指定については省略する。 １３はアドレス空間制御回路であり、次の(a)、
(b)の処理機能を有する。 (a) プロセツサＡ１、プロセツサＢ２のデータ信
号線１６，１９メモリ書込み制御線１８，２１
をプロセツサ制御レジスタ１２の内容によつ
て、メモリＣ５Ａ、メモリＤ５Ｂに仲介する。 (b) アドレス信号線１６，１９上のアドレス信号
のメモリユニツト選択部に関しては、プロセツ
サ制御レジスタ１２の内容によつてアドレス変
換し、メモリユニツト選択信号を生成し、メモ
リユニツト選択部より下位のアドレス部は何ら
修飾を加えずに、先に述べたメモリユニツト選
択信号とともに、アドレス信号線２４，２７を
介してメモリＣ５Ａ、メモリＤ５Ｂへ送出す
る。 その結果、プロセツサＡ１、プロセツサＢ２と
も、メモリＣ５Ａ、メモリＤ５Ｂのいずれもアク
セス可能となる。 次に、本発明のポイントであるアドレス変換に
ついて述べる。第３図は、プロセツサ制御レジス
タ１２の共有メモリアクセスモード指定フイール
ドの状態によるプロセツサＡ１、プロセツサＢ２
のメモリ配置を示したものである。説明を簡単に
するために、メモリＡ１、メモリＢ２は2K語、
メモリＣ５Ａ、メモリＤ５Ｂは1K語であるとす
る。 プロセツサ制御レジスタ１２の共有メモリアク
セスモード指定フイールドの２ビツトによつて、
各プロセツサのメモリ配置は次の４つの状態を取
りうる。 モード(イ) プロセツサＡはメモリＡ、メモリＣより、プロ
セツサＢはメモリＢ、メモリＤよりなるそれぞれ
連続した3K語のアクセス空間を有する。 モード(ロ) プロセツサＡはメモリＡ、メモリＤより、プロ
セツサＢはメモリＢ、メモリＣよりなるそれぞれ
連続した3K語のアクセス空間を有する。 モード(ハ) プロセツサＡはメモリＡ、メモリＣ、メモリＤ
より、プロセツサＢはメモリＢよりなるそれぞれ
連続した4K語及び2K語のアクセス空間を有す
る。 モード(ニ) プロセツサＡはメモリＡより、プロセツサＢは
メモリＢ、メモリＣ、メモリＤよりなるそれぞれ
連続した2K語及び4K語のアクセス空間を有す
る。 第３図に示したメモリアクセスモードを実現す
るアドレス空間制御回路１３のメモリユニツト選
択信号生成部の真理値表を第１表に示す。第１表
において、PCR0 PCR1はプロセツサ制御レジス
タの状態をADA10、ADA11はプロセツサＡのア
ドレス信号の10ビツト、11ビツト目を、ADB10、
ADB11はプロセツサＢのアドレス信号の10ビツ
ト、11ビツト目を示す。以上の６信号が入力信号
であり、
【表】
出力信号はSMC、SMDである。SMCはメモリＣ
５ＡのSMDはメモリＤ５Ｂのメモリユニツト選
択信号である。 第１表に示した真理値表を実現する回路例を第
４図に示す。 上記共有メモリアクセス制御回路が最も有効で
あるのは、モード(イ)とモード(ロ)である。モード(イ)
でプロセツサＡがメモリＣのデータを処理してい
る間、プロセツサＢがメモリＤを入出力データ領
域として使用する。プロセツサＢが入出力を終了
し、かつプロセツサＡが処理終了後、モード(ロ)に
切換え、プロセツサＡは、プロセツサＢが入出力
処理したメモリＤのデータを処理し、プロセツサ
Ｂは、プロセツサＡが処理したデータが格納され
ているメモリＣの内容を出力するとともに、入力
動作を実行する。 次に、モード(ハ)、モード(ニ)の効果を示す。モー
ド(ハ)はプロセツサＢが共有メモリを必要としない
時、プロセツサＡのメモリとして、メモリＣ、メ
モリＤをメモリＡに連続したアクセス空間として
使用できることを、モード(ニ)はプロセツサＡが共
有メモリを必要としない時、プロセツサＢがメモ
リＣ、メモリＤをメモリＢに連続したアクセス空
間として使用できることを示している。ここで、
連続したアクセス空間を構成していることは、プ
ロセツサのプログラム作成上、その開発効率向上
に大きく寄与する。 なお、以上で説明した実施例においては、プロ
セツサ及び共有メモリとも２つの場合を説明した
が、いずれの個数も２つとする必要はなく、一般
的な複数の場合に拡張可能である。 発明の効果 以上述べたように、本発明によれば独立な複数
の共有メモリを有するマルチプロセツサにおい
て、共有メモリアクセス制御回路を採用すること
により、複数の共有メモリを各プロセツサに対し
て再配置したり、又一方のプロセツサのみに対し
て配置することが可能となり、共有メモリを効率
よく利用可能なメモリアクセス方法が得られる。
５ＡのSMDはメモリＤ５Ｂのメモリユニツト選
択信号である。 第１表に示した真理値表を実現する回路例を第
４図に示す。 上記共有メモリアクセス制御回路が最も有効で
あるのは、モード(イ)とモード(ロ)である。モード(イ)
でプロセツサＡがメモリＣのデータを処理してい
る間、プロセツサＢがメモリＤを入出力データ領
域として使用する。プロセツサＢが入出力を終了
し、かつプロセツサＡが処理終了後、モード(ロ)に
切換え、プロセツサＡは、プロセツサＢが入出力
処理したメモリＤのデータを処理し、プロセツサ
Ｂは、プロセツサＡが処理したデータが格納され
ているメモリＣの内容を出力するとともに、入力
動作を実行する。 次に、モード(ハ)、モード(ニ)の効果を示す。モー
ド(ハ)はプロセツサＢが共有メモリを必要としない
時、プロセツサＡのメモリとして、メモリＣ、メ
モリＤをメモリＡに連続したアクセス空間として
使用できることを、モード(ニ)はプロセツサＡが共
有メモリを必要としない時、プロセツサＢがメモ
リＣ、メモリＤをメモリＢに連続したアクセス空
間として使用できることを示している。ここで、
連続したアクセス空間を構成していることは、プ
ロセツサのプログラム作成上、その開発効率向上
に大きく寄与する。 なお、以上で説明した実施例においては、プロ
セツサ及び共有メモリとも２つの場合を説明した
が、いずれの個数も２つとする必要はなく、一般
的な複数の場合に拡張可能である。 発明の効果 以上述べたように、本発明によれば独立な複数
の共有メモリを有するマルチプロセツサにおい
て、共有メモリアクセス制御回路を採用すること
により、複数の共有メモリを各プロセツサに対し
て再配置したり、又一方のプロセツサのみに対し
て配置することが可能となり、共有メモリを効率
よく利用可能なメモリアクセス方法が得られる。
第１図は従来の共有メモリを有するマルチプロ
セツサシステムの構成ブロツク図、第２図は本発
明による共有メモリアクセス制御回路を有するマ
ルチプロセツサ構成ブロツク図、第３図はプロセ
ツサＡ、プロセツサＢのメモリ配置例を示す図、
第４図は第１表の真理値表を実現する回路例を示
す図である。 １，２……プロセツサ、３，４……専用メモ
リ、５Ａ，５Ｂ……共有メモリ、１２……プロセ
ツサ制御レジスタ、１３……アドレス空間制御回
路。
セツサシステムの構成ブロツク図、第２図は本発
明による共有メモリアクセス制御回路を有するマ
ルチプロセツサ構成ブロツク図、第３図はプロセ
ツサＡ、プロセツサＢのメモリ配置例を示す図、
第４図は第１表の真理値表を実現する回路例を示
す図である。 １，２……プロセツサ、３，４……専用メモ
リ、５Ａ，５Ｂ……共有メモリ、１２……プロセ
ツサ制御レジスタ、１３……アドレス空間制御回
路。
Claims (1)
- １ ２個のプロセツサから設定可能で、２個のメ
モリユニツトからなる共有メモリの各プロセツサ
のアドレス空間上の配置を定めるアクセスモード
を指定する手段を有するプロセツサ制御レジスタ
と、入力として前記各プロセツサのメモリアドレ
ス信号線、データ信号線、メモリ書込み信号線か
らなるメモリアクセス制御線を有し、出力として
前記複数のメモリユニツトからなる共有メモリを
アクセスする複数のメモリアクセス制御線を有す
るアドレス空間制御回路とを具備し、前記アドレ
ス空間制御回路は、前記プロセツサ制御レジスタ
の内容によつて、前記２つの共有メモリを前記各
プロセツサのアドレス空間上に各々対応させて配
置する第１の制御、前記第１の制御とは逆に前記
２つの共有メモリを配置する第２の制御、前記２
つの共有メモリを一方の前記プロセツサのアドレ
ス空間上に連続させて配置する第３の制御、前記
２つの共有メモリを他方の前記プロセツサのアド
レス空間上に連続させて配置する第４の制御を行
なう。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169136A JPS5957358A (ja) | 1982-09-27 | 1982-09-27 | 共有メモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169136A JPS5957358A (ja) | 1982-09-27 | 1982-09-27 | 共有メモリアクセス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5957358A JPS5957358A (ja) | 1984-04-02 |
| JPH0341862B2 true JPH0341862B2 (ja) | 1991-06-25 |
Family
ID=15880947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169136A Granted JPS5957358A (ja) | 1982-09-27 | 1982-09-27 | 共有メモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957358A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292054A (ja) * | 1985-10-18 | 1987-04-27 | Usac Electronics Ind Co Ltd | 動的アクセスメモリ装置 |
| JPS6488853A (en) * | 1987-09-30 | 1989-04-03 | Yokogawa Medical Syst | Memory mechanism for high speed arithmetic unit |
| JPH01197864A (ja) * | 1988-02-02 | 1989-08-09 | Pfu Ltd | バス・ウインドウ制御方式 |
| US7822105B2 (en) * | 2003-09-02 | 2010-10-26 | Sirf Technology, Inc. | Cross-correlation removal of carrier wave jamming signals |
| JP2010154922A (ja) * | 2008-12-26 | 2010-07-15 | Kyoraku Sangyo Kk | メモリ制御装置及び遊技機 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52110537A (en) * | 1976-03-15 | 1977-09-16 | Toshiba Corp | Multiple data processing system |
-
1982
- 1982-09-27 JP JP57169136A patent/JPS5957358A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52110537A (en) * | 1976-03-15 | 1977-09-16 | Toshiba Corp | Multiple data processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5957358A (ja) | 1984-04-02 |
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