JPS6037933B2 - 電子計算機のメモリ・アクセス方式 - Google Patents
電子計算機のメモリ・アクセス方式Info
- Publication number
- JPS6037933B2 JPS6037933B2 JP55155511A JP15551180A JPS6037933B2 JP S6037933 B2 JPS6037933 B2 JP S6037933B2 JP 55155511 A JP55155511 A JP 55155511A JP 15551180 A JP15551180 A JP 15551180A JP S6037933 B2 JPS6037933 B2 JP S6037933B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- time
- access
- memory access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Description
【発明の詳細な説明】
本発明は、電子計算機のメモリ・アクセス方式に関し、
特に仮想記憶方式を用いる電子計算機のメモリ・アクセ
ス・オーバヘッド時間を短縮する方式に関するものであ
る。
特に仮想記憶方式を用いる電子計算機のメモリ・アクセ
ス・オーバヘッド時間を短縮する方式に関するものであ
る。
電子計算機システムは、入出力装置を除くと、一般に処
理装置とメモリ装置から構成され、処理装置とメモリ装
置の間をデータ線、アドレス線および制御線等のインタ
フェース信号線により接続する。
理装置とメモリ装置から構成され、処理装置とメモリ装
置の間をデータ線、アドレス線および制御線等のインタ
フェース信号線により接続する。
この場合、処理装置は、中央処理装置（ＣＰＵ）、入出
力処理装置（ｌＯＰ）、等で分担して処理を行い、しか
も同一の処理を複数台の処理装置で並行して行うことも
ある。これに対してメモリ装置は、１個の大容量メモリ
装置を設置して、これを複数台の処理装置に共用させれ
ば経済化が可能である。複数台の処理装置と１個のメモ
リ装置とを接続する方式としては、大別して、第１図ａ
に示すように、処理装置１，２，・・・・・・・・・ｎ
とメモリ装置２０間を１対１に接続する個別接続方式と
、第１図ｂに示すように、複数台の処理装置１，２，・
・・・・・・・・ｎ間を共通線により接続する共通接続
方式とがある。
力処理装置（ｌＯＰ）、等で分担して処理を行い、しか
も同一の処理を複数台の処理装置で並行して行うことも
ある。これに対してメモリ装置は、１個の大容量メモリ
装置を設置して、これを複数台の処理装置に共用させれ
ば経済化が可能である。複数台の処理装置と１個のメモ
リ装置とを接続する方式としては、大別して、第１図ａ
に示すように、処理装置１，２，・・・・・・・・・ｎ
とメモリ装置２０間を１対１に接続する個別接続方式と
、第１図ｂに示すように、複数台の処理装置１，２，・
・・・・・・・・ｎ間を共通線により接続する共通接続
方式とがある。
個別接続方式では、各処理装置１，２，…・・・・・・
ｎはメモリ装置２川こ対し、個別ラインを介してアクセ
ス要求と同時にアドレス情報も送出するので、他の処理
装置と競合しない限り、メモリの高速アクセスが可能で
ある。
ｎはメモリ装置２川こ対し、個別ラインを介してアクセ
ス要求と同時にアドレス情報も送出するので、他の処理
装置と競合しない限り、メモリの高速アクセスが可能で
ある。
しかし、メモリに与えられるアクセス要求は、一般には
同時に複数のものが生ずる可能性があり、このため、メ
モリ側では複数のアクセス要求の中から１個を選択する
受付選択動作は必要である。これに対して、共通線接続
方式は、金物が簡単化されるため、特に小型の電子計算
機システムに多く用いられており、また論理方式上から
も、各処理装置間の情報の交信が、互いに相手をメモリ
空間の一部と見倣して行う方式等では、好都合である。
同時に複数のものが生ずる可能性があり、このため、メ
モリ側では複数のアクセス要求の中から１個を選択する
受付選択動作は必要である。これに対して、共通線接続
方式は、金物が簡単化されるため、特に小型の電子計算
機システムに多く用いられており、また論理方式上から
も、各処理装置間の情報の交信が、互いに相手をメモリ
空間の一部と見倣して行う方式等では、好都合である。
しかし、共通線接続方式のため、各処理装置１，２，・
・・・…・・ｎは、メモリ装置２０に対してアクセス要
求を出すとともに、バスの使用許可要求を出す必要があ
り、これらの両方に許可が返送されたときに始めてアド
レス情報を送出しなければならない。処理装置が、メモ
リ装置をアクセスするときの所要時間（メモリ・アクセ
ス時間）は、処理装置の処理速度に影響するものであり
、できる限り小さいことが望ましい。
・・・…・・ｎは、メモリ装置２０に対してアクセス要
求を出すとともに、バスの使用許可要求を出す必要があ
り、これらの両方に許可が返送されたときに始めてアド
レス情報を送出しなければならない。処理装置が、メモ
リ装置をアクセスするときの所要時間（メモリ・アクセ
ス時間）は、処理装置の処理速度に影響するものであり
、できる限り小さいことが望ましい。
この意味では、共通接続方式、特にアドレス線を共通線
とする方式においては、それ自体、メモリ・アクセス時
間を増加させてしまうため、きわめて問題であり、一方
、個別接続方式においても受付選択のためには若干の時
間を必要とする。第２図ａは、個別接続方式におけるメ
モリ・アクセス時のタイム・チャート、第２図ｂは共通
接続方式におけるメモリ・アクセス時のタイム・チャー
トである。
とする方式においては、それ自体、メモリ・アクセス時
間を増加させてしまうため、きわめて問題であり、一方
、個別接続方式においても受付選択のためには若干の時
間を必要とする。第２図ａは、個別接続方式におけるメ
モリ・アクセス時のタイム・チャート、第２図ｂは共通
接続方式におけるメモリ・アクセス時のタイム・チャー
トである。
第２図ａでは、処理装置Ｐとメモリ装置ＭＥＭ間で、ア
クセス要求時間Ｔ，、メモリにおける受付選択時間ｍ２
、データのアクセス時間Ｔ３、データ転送時情中４の合
計時間がメモリ・アクセス時間となる。
クセス要求時間Ｔ，、メモリにおける受付選択時間ｍ２
、データのアクセス時間Ｔ３、データ転送時情中４の合
計時間がメモリ・アクセス時間となる。
第２図ｂでは、アドレス線を各処理装置が共有している
ために、あらかじめアクセス要求信号（またはアドレス
線使用要求信号）をメモリ装置（または、アドレス線制
御装置）に出しておき、（要求時間Ｌ）、受付選択時間
ｔ２の後、それが受け付けられた処理装置のみが、受付
信号の返送を受け（返送時間ｔ３）、アドレス線上にア
ドレス情報を送出する（アドレス転送時間ｔ５）ことに
より、メモ川こ対するデータのアクセスが行われる（デ
−夕・アクセス時間ら）。
ために、あらかじめアクセス要求信号（またはアドレス
線使用要求信号）をメモリ装置（または、アドレス線制
御装置）に出しておき、（要求時間Ｌ）、受付選択時間
ｔ２の後、それが受け付けられた処理装置のみが、受付
信号の返送を受け（返送時間ｔ３）、アドレス線上にア
ドレス情報を送出する（アドレス転送時間ｔ５）ことに
より、メモ川こ対するデータのアクセスが行われる（デ
−夕・アクセス時間ら）。
このように、従来、共通接続方式では、受付選択時間ｔ
２とデータ・アクセス時間ｔ６の間にアドレス転送時間
らが挿入されるため、メモリ・アクセス時間はきわめて
増加することになり、一方、個別接続方式でも受付選択
時情訂２のために、メモリ・アクセス時間は増加してい
る。
２とデータ・アクセス時間ｔ６の間にアドレス転送時間
らが挿入されるため、メモリ・アクセス時間はきわめて
増加することになり、一方、個別接続方式でも受付選択
時情訂２のために、メモリ・アクセス時間は増加してい
る。
本発明の目的は、このような従来の欠点を改善するため
、仮想記憶方式を採用する処理装置に対し、メモリ・ア
クセス・オーバヘッド時間を短縮して、電子計算機の性
能を向上することができる電子計算機のメモリ・アクセ
ス方式を提供することにある。
、仮想記憶方式を採用する処理装置に対し、メモリ・ア
クセス・オーバヘッド時間を短縮して、電子計算機の性
能を向上することができる電子計算機のメモリ・アクセ
ス方式を提供することにある。
本発明による電子計算機のメモリ・アクセス方式は、仮
想記憶方式を用いる電子計算機システムにおいて、処理
装置がメモリ装置へのアクセス要求を送出してから、該
メモリ装置が該アクセス要求を受け付けて、該処理装置
よりのアドレスを取り込むまでの間に、該処理装置が該
アドレスを仮想記憶アドレスから実記憶アドレスを変換
することを特徴としている。
想記憶方式を用いる電子計算機システムにおいて、処理
装置がメモリ装置へのアクセス要求を送出してから、該
メモリ装置が該アクセス要求を受け付けて、該処理装置
よりのアドレスを取り込むまでの間に、該処理装置が該
アドレスを仮想記憶アドレスから実記憶アドレスを変換
することを特徴としている。
すなわち、本発明は、メモリ・アクセス時間自体を短縮
することなく、処理装置側における処理とメモリ・アク
セスとを重複させることにより、処理装置から見たとき
のメモリ・アクセス・オーバヘツド時間を短縮するもの
である。
することなく、処理装置側における処理とメモリ・アク
セスとを重複させることにより、処理装置から見たとき
のメモリ・アクセス・オーバヘツド時間を短縮するもの
である。
以下、本発明の原理および実施例を、図面により説明す
る。
る。
外部メモリを具備する電子計算機システムにおいては、
プログラムの実行に先だち外部メモリから主メモ川こ処
理すべきプログラムやデータをロードする必要があるが
、プログラムの動的再配置を容易かつ効率よく実現する
ため、仮想記憶空間を設けて、仮想記憶上のアドレスを
論理アドレスとして取り扱い、オペレーティング・シス
テムと一体となって論理アドレスを実アドレスに変換す
る。
プログラムの実行に先だち外部メモリから主メモ川こ処
理すべきプログラムやデータをロードする必要があるが
、プログラムの動的再配置を容易かつ効率よく実現する
ため、仮想記憶空間を設けて、仮想記憶上のアドレスを
論理アドレスとして取り扱い、オペレーティング・シス
テムと一体となって論理アドレスを実アドレスに変換す
る。
処理装置は、アドレス変換された後の実アドレスをメモ
リ装置へのアドレス情報として送出する。論理アドレス
と実アドレスとの対応表は、一般にはメモリ・データの
一部としてオペレーティング・システムにより記述され
、メモリ装置内に格納されている。
リ装置へのアドレス情報として送出する。論理アドレス
と実アドレスとの対応表は、一般にはメモリ・データの
一部としてオペレーティング・システムにより記述され
、メモリ装置内に格納されている。
処理装置は、アドレス変換を高速に行うために、メモリ
上の対応表の一部分を処理装置内部の専用高速バッファ
・メモリ（ＴＬＢ：Ｔｒａｎｓ ｉａｔｉｏｎＬｏｏｋ
ａｓｉｄｅＢｏＨｅｒ）に記憶し、これを参照して上記
のアドレス変換を実行することが多い。この場合、求め
る対応表がＴＬＢになかったときには、メモリ上の対応
表をアクセスしなければならないが、その確率は非常に
小さい。ＴＬＢは一種の遠想記憶装置であり、その詳細
は、当業者には周知の技術であるので省略する。論理ア
ドレスがＴＬＢに入力され求める実アドレスが出力され
るまでには一定の時間を必要とするこれをアドレス変換
時間と言う。処理装置が論理アドレスによってメモリ・
アクセスをする時には、常にそれを実アドレスに変換す
ることが必要となるので、アドレス変換時間はメモリ・
アクセス時間におけるオーバヘッド時間となる。第３図
ａ，ｂは、メモリ・アクセス動作とアドレス変換時間と
の関係を示す従来と本発明における比較タイム・チャー
トである。
上の対応表の一部分を処理装置内部の専用高速バッファ
・メモリ（ＴＬＢ：Ｔｒａｎｓ ｉａｔｉｏｎＬｏｏｋ
ａｓｉｄｅＢｏＨｅｒ）に記憶し、これを参照して上記
のアドレス変換を実行することが多い。この場合、求め
る対応表がＴＬＢになかったときには、メモリ上の対応
表をアクセスしなければならないが、その確率は非常に
小さい。ＴＬＢは一種の遠想記憶装置であり、その詳細
は、当業者には周知の技術であるので省略する。論理ア
ドレスがＴＬＢに入力され求める実アドレスが出力され
るまでには一定の時間を必要とするこれをアドレス変換
時間と言う。処理装置が論理アドレスによってメモリ・
アクセスをする時には、常にそれを実アドレスに変換す
ることが必要となるので、アドレス変換時間はメモリ・
アクセス時間におけるオーバヘッド時間となる。第３図
ａ，ｂは、メモリ・アクセス動作とアドレス変換時間と
の関係を示す従来と本発明における比較タイム・チャー
トである。
従来は、第３図ａに示すように、処理装置Ｐの処理後、
アドレス変換のための時間丁，が常にメモリ・アクセス
に先立って生ずるので、メモリ・アクセス時間（メモリ
受付時間丁２とデータ。
アドレス変換のための時間丁，が常にメモリ・アクセス
に先立って生ずるので、メモリ・アクセス時間（メモリ
受付時間丁２とデータ。
アクセス時間７３の合計）とアドレス変換時間７，とを
加え合わせた時丁＾が処理装置Ｐから見たメモリ・アク
セス・オーバヘツド時間ということになる。しかるに、
先に述べたアドレス線共通接続方式を用いるシステムで
は、メモリ・アクセスが開始されても直ちにアドレスを
アドレス線に出力することができず、またアドレス線個
別接続方式を用いるシステムでも、メモリ・アクセス要
求が発生してから、それが受付けられるまでには若干の
時間は必要である。
加え合わせた時丁＾が処理装置Ｐから見たメモリ・アク
セス・オーバヘツド時間ということになる。しかるに、
先に述べたアドレス線共通接続方式を用いるシステムで
は、メモリ・アクセスが開始されても直ちにアドレスを
アドレス線に出力することができず、またアドレス線個
別接続方式を用いるシステムでも、メモリ・アクセス要
求が発生してから、それが受付けられるまでには若干の
時間は必要である。
これらの事実は、この両方式において、アドレス変換動
作が、メモリ・アクセスを開始する時点において完了し
ている必要がなく、受付選択動作により実際にアクセス
が受け付けられた時点までに完了していればよいことを
意味している。本発明は、上記の点に着目したものであ
り、すなわち、第３図ｂに示すように、アドレス変換時
間７，とメモリ・アクセス時間の一部（メモリ受付時間
）丁２とを重ね合わせることにより、メモリ・アクセス
・オーバヘツド時間を短縮させるものである。
作が、メモリ・アクセスを開始する時点において完了し
ている必要がなく、受付選択動作により実際にアクセス
が受け付けられた時点までに完了していればよいことを
意味している。本発明は、上記の点に着目したものであ
り、すなわち、第３図ｂに示すように、アドレス変換時
間７，とメモリ・アクセス時間の一部（メモリ受付時間
）丁２とを重ね合わせることにより、メモリ・アクセス
・オーバヘツド時間を短縮させるものである。
本発明では、ほぼ重ね合せた時間丁。とデータ・アクセ
ス時間７３とを加え合わせた時間７Ｂが処理装燈Ｐから
見たメモリ・アクセス・オーバヘッド時間ということに
なる。第４図、第５図は、それぞれ本発明の実施例を示
すメモリ・アクセス制御部のブロック図であり、第４図
が共通接続方式、第５図が個別接続方式を用いた場合の
実施例である。
ス時間７３とを加え合わせた時間７Ｂが処理装燈Ｐから
見たメモリ・アクセス・オーバヘッド時間ということに
なる。第４図、第５図は、それぞれ本発明の実施例を示
すメモリ・アクセス制御部のブロック図であり、第４図
が共通接続方式、第５図が個別接続方式を用いた場合の
実施例である。
第４図においては、プログラムから発生した論理アドレ
スは、処理装置内部のアドレス・パス１１を介して論理
アドレス・レジスタ１２にマイクロ命令Ｍｏとクロック
信号ＣＬＫＩにより、セットされ、同時に、メモリ・ア
クセス要求フリップ・フロップ３がセットされて、アク
セス要求信号線４を介してメモリ装置にアクセス要求が
伝達される。
スは、処理装置内部のアドレス・パス１１を介して論理
アドレス・レジスタ１２にマイクロ命令Ｍｏとクロック
信号ＣＬＫＩにより、セットされ、同時に、メモリ・ア
クセス要求フリップ・フロップ３がセットされて、アク
セス要求信号線４を介してメモリ装置にアクセス要求が
伝達される。
論理アドレス・レジスタ１２に論理アドレスが格納され
たことにより、アドレス変換装置６に論理アドレスが入
力され、その結果それに対応する実アドレスがアドレス
変換装置６より出力される。出力された実アドレスは、
マイク。命令Ｍ，とクロック信号ＣＬＫＩにより実アド
レス・レジスタ７に格納される。ここで、アドレス変換
装贋６は、先に述べたＴＬＢを含み、与えられた論理ア
ドレスを実アドレスに変換する回路である。アクセス要
求信号線４を介してアクセス要求信号を受け取ったメモ
リ装置は、この要求を受け付けたとき、アドレス要求信
号（アクセス受付信号）を信号線８に出力する。これに
より、実アドレス・レジスタ７の内容がアンド・ゲート
９を介して共通アドレス線１０に出力され、メモリ装置
にアドレスが伝達される。また、信号線８のアドレス要
求信号により、メモリ・アクセス要求フリツプ・フロツ
プ３はリセットされる。第５図においては、マイクロ命
令Ｍｏとクロック信号ＣＬＫＩにより論理アドレスがア
ドレス・パス１１を介して論理アドレス・レジスタ１２
にセットされた後、マイクロ命令地とクロック信号ＣＬ
Ｋ２によりメモリ・アクセス要求フリップ・フロツプ３
がセットされ、アクセス要求信号線４を介してメモリ装
置にアクセス要求が伝達される。
たことにより、アドレス変換装置６に論理アドレスが入
力され、その結果それに対応する実アドレスがアドレス
変換装置６より出力される。出力された実アドレスは、
マイク。命令Ｍ，とクロック信号ＣＬＫＩにより実アド
レス・レジスタ７に格納される。ここで、アドレス変換
装贋６は、先に述べたＴＬＢを含み、与えられた論理ア
ドレスを実アドレスに変換する回路である。アクセス要
求信号線４を介してアクセス要求信号を受け取ったメモ
リ装置は、この要求を受け付けたとき、アドレス要求信
号（アクセス受付信号）を信号線８に出力する。これに
より、実アドレス・レジスタ７の内容がアンド・ゲート
９を介して共通アドレス線１０に出力され、メモリ装置
にアドレスが伝達される。また、信号線８のアドレス要
求信号により、メモリ・アクセス要求フリツプ・フロツ
プ３はリセットされる。第５図においては、マイクロ命
令Ｍｏとクロック信号ＣＬＫＩにより論理アドレスがア
ドレス・パス１１を介して論理アドレス・レジスタ１２
にセットされた後、マイクロ命令地とクロック信号ＣＬ
Ｋ２によりメモリ・アクセス要求フリップ・フロツプ３
がセットされ、アクセス要求信号線４を介してメモリ装
置にアクセス要求が伝達される。
論理アドレス・レジスタ１２の内容が、アドレス変換装
置６により実アドレスに変換され、変換出力がマイクロ
命令Ｍ，とクロツクＣＬＫＩにより実アドレス・レジス
タ７に格納される。
置６により実アドレスに変換され、変換出力がマイクロ
命令Ｍ，とクロツクＣＬＫＩにより実アドレス・レジス
タ７に格納される。
実アドレス・レジスタ７の内容は、格納されると同時に
個別アドレス線１３を介してメモリ装贋に送出される。
個別アドレス線１３を介してメモリ装贋に送出される。
同時に、マイクロ命令Ｍ，とクロツクＣＬＫＩにより、
アクセス要求フリツブ・フロツプ３はリセットされる。
信号線４を介してアクセス要求信号を受け取ったメモリ
装置は、受付選択動作を行うが、その動作時間はほぼマ
イクロ命令ＭｏのクロツクＣＬＫ２から次のマイクロ命
令Ｍ，のクロツクＣＬＫＩまでであるから、アクセスを
受け付けた時点で個別アドレス線１３を介してアドレス
を受け取ることができる。第６図は、第４図、第５図に
おけるマイクロ命令とクロツク信号のタイム・チャート
である。
アクセス要求フリツブ・フロツプ３はリセットされる。
信号線４を介してアクセス要求信号を受け取ったメモリ
装置は、受付選択動作を行うが、その動作時間はほぼマ
イクロ命令ＭｏのクロツクＣＬＫ２から次のマイクロ命
令Ｍ，のクロツクＣＬＫＩまでであるから、アクセスを
受け付けた時点で個別アドレス線１３を介してアドレス
を受け取ることができる。第６図は、第４図、第５図に
おけるマイクロ命令とクロツク信号のタイム・チャート
である。
マイクロ命令のシーケンスＭｏ，Ｍ．・・・・・・およ
びクロツク信号ＣＬＫ１，ＣＬＫ２は、第６図ａ，ｂ，
ｃに示すように、１マシン・サイクル・タイムＴＭｏに
１個ずつ付与されており、両クロック信号ＣＬＫ１，Ｃ
ＬＫ２の間には一定の時間間隔が設けられている。以上
のようにして、第４図ｂに示したアドレス変換動作とメ
モリ・アクセス動作との並行化が実現できる。
びクロツク信号ＣＬＫ１，ＣＬＫ２は、第６図ａ，ｂ，
ｃに示すように、１マシン・サイクル・タイムＴＭｏに
１個ずつ付与されており、両クロック信号ＣＬＫ１，Ｃ
ＬＫ２の間には一定の時間間隔が設けられている。以上
のようにして、第４図ｂに示したアドレス変換動作とメ
モリ・アクセス動作との並行化が実現できる。
なお、実施例では、アドレス変換装置が１マシン・サイ
クルで動作し、かつメモリ・アクセス要求からアドレス
送出までの時間が１マシン・サイクル以下で動作してい
るが、さらにクロックＣＬＫの種類を増加して論理アド
レス・レジスタ１２のセット時刻を加減することにより
、アドレス送出時刻を調整することができる。また、実
施例においては、複数台の処理装置が１個のメモリ装置
を共有する方式に適用した場合を説明したが、これは本
発明がアクセス要求からアクセス受付までに時間がかか
ればかかるほど効果が大きく、特に共通線接続方式では
効果が顕著であるためであって、１台の処理装鷹が１個
のメモＩＪ装置を専有する場合でも、アクセス要求から
受付までに僅かでも時間がかかるものに本発明を適用す
れば、有効である。
クルで動作し、かつメモリ・アクセス要求からアドレス
送出までの時間が１マシン・サイクル以下で動作してい
るが、さらにクロックＣＬＫの種類を増加して論理アド
レス・レジスタ１２のセット時刻を加減することにより
、アドレス送出時刻を調整することができる。また、実
施例においては、複数台の処理装置が１個のメモリ装置
を共有する方式に適用した場合を説明したが、これは本
発明がアクセス要求からアクセス受付までに時間がかか
ればかかるほど効果が大きく、特に共通線接続方式では
効果が顕著であるためであって、１台の処理装鷹が１個
のメモＩＪ装置を専有する場合でも、アクセス要求から
受付までに僅かでも時間がかかるものに本発明を適用す
れば、有効である。
さらに、実施例では、共通線接続方式のメモリ・アクセ
ス要求は、共通線使用要求と同一のものと考え、メモリ
装置がメモリ・アクセスを許可すると同時に共通線の使
用を許可するものと解釈している。
ス要求は、共通線使用要求と同一のものと考え、メモリ
装置がメモリ・アクセスを許可すると同時に共通線の使
用を許可するものと解釈している。
しかし、共通線とメモリとを別個の資源と考え、各々別
々の制御装置で管理する方式も実用されており、このよ
うな方式においても、本発明は有効である。すなわち、
これまで述べてきたメモリ・アクセス要求を共通線使用
要求に置き替え、メモリ装置におけるアクセス要求の受
付を、単に共通線使用要求に置き替えれば、本発明は、
本質的に何ら変らない。以上説明したように、本発明に
よれば、仮想記憶方式を用いる処理装置に対して、メモ
リ・アクセス・オーバヘッド時間を短縮することができ
るので、電子計算機の性能向上を計ることが可能である
。
々の制御装置で管理する方式も実用されており、このよ
うな方式においても、本発明は有効である。すなわち、
これまで述べてきたメモリ・アクセス要求を共通線使用
要求に置き替え、メモリ装置におけるアクセス要求の受
付を、単に共通線使用要求に置き替えれば、本発明は、
本質的に何ら変らない。以上説明したように、本発明に
よれば、仮想記憶方式を用いる処理装置に対して、メモ
リ・アクセス・オーバヘッド時間を短縮することができ
るので、電子計算機の性能向上を計ることが可能である
。
特に、複数台の処理装置と１個のメモリ装置とが共通線
で接続される方式において、その効果が顕著である。
で接続される方式において、その効果が顕著である。
第１図は複数台の処理装置と１個のメモリ装置を接続す
る２つの方式図、第２図は第１図の各接続方式における
タイム・チャート、第３図はメモリ・アクセス動作とア
ドレス変換動作の関係を示す従来と本発明の比較タイム
・チャート、第４図と第５図はそれぞれ本発明の実施例
を示すメモリ・アクセス制御部のブロック図、第６図は
第４図、第５図におけるマイクロ命令とクロック信号の
タイム・チャートである。 ３：アクセス要求フリツプ・フロツプ、４：アクセス要
求線、５：クロック線、６：アドレス変換装置、７：実
アドレス・レジスタ、８：アドレス要求線、９：アンド
・ゲート、１０：アドレス共通線、１ １：論理アドレ
ス線、１２：論理アドレス・レジスタ、１３：個別アド
レス線。 第６図 第１図 第２図 第３図 第４図 第５図
る２つの方式図、第２図は第１図の各接続方式における
タイム・チャート、第３図はメモリ・アクセス動作とア
ドレス変換動作の関係を示す従来と本発明の比較タイム
・チャート、第４図と第５図はそれぞれ本発明の実施例
を示すメモリ・アクセス制御部のブロック図、第６図は
第４図、第５図におけるマイクロ命令とクロック信号の
タイム・チャートである。 ３：アクセス要求フリツプ・フロツプ、４：アクセス要
求線、５：クロック線、６：アドレス変換装置、７：実
アドレス・レジスタ、８：アドレス要求線、９：アンド
・ゲート、１０：アドレス共通線、１ １：論理アドレ
ス線、１２：論理アドレス・レジスタ、１３：個別アド
レス線。 第６図 第１図 第２図 第３図 第４図 第５図
Claims (1)
- １ 仮想記憶方式を用いる電子計算機システムにおいて
、処理装置がメモリ装置へのアクセス要求を送出してか
ら、該メモリ装置が該アクセス要求を受け付けて、該処
理装置からのアクセスのためのアドレスを取り込むまで
の間に、該処理装置は該アドレスを仮想記憶アドレスか
ら実アドレスに変換することを特徴とする電子計算機の
メモリ・アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55155511A JPS6037933B2 (ja) | 1980-11-04 | 1980-11-04 | 電子計算機のメモリ・アクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55155511A JPS6037933B2 (ja) | 1980-11-04 | 1980-11-04 | 電子計算機のメモリ・アクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5778692A JPS5778692A (en) | 1982-05-17 |
| JPS6037933B2 true JPS6037933B2 (ja) | 1985-08-29 |
Family
ID=15607642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55155511A Expired JPS6037933B2 (ja) | 1980-11-04 | 1980-11-04 | 電子計算機のメモリ・アクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037933B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6227839A (ja) * | 1985-07-30 | 1987-02-05 | Fujitsu Ltd | メモリ制御システムにおけるコマンド処理方式 |
| GB2234623B (en) * | 1988-11-04 | 1993-04-14 | Ricoh Kk | Magneto-optical recording method and magneto-optical recording medium for use in the same |
-
1980
- 1980-11-04 JP JP55155511A patent/JPS6037933B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5778692A (en) | 1982-05-17 |
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