JPH0325549A - 選択装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は選択装置に関し、特に中央処理装置（ＣＰＵ）
からの指示によりメモリ装置や人出力装置を選択的にア
クティブとするための選択装置に関するものである。

従来技術 従来のこの種の選択装置では、ＣＰＵから出力される選
択情報とメモリ装置や入出力装置に対する選択信号との
関係が、物理的に固定とされているか、若し《はスイッ
チ等により半固定とされているのが一般的である。その
ために、ＣＰＵの動作中に、メモリ装置や入出力装置の
選択条件を可変とすることができないという欠点がある
。

発明の目的 本発明の目的は、メモリ装置や入出力装置のＪ３択条件
をＣＰＵから自由に設定変化自在としてなる選択装置を
提供することである。

発明の購或 本発明によれば、中央処理装置及びこの中央処理装置か
ら制御自在なメモリ装置や入出力装置を含む情報処理装
置において、前記中央処理装置からの指示により前記メ
モリ装置や入出力装置を選択的にアクティブとする選択
装置であって、前記メモリ装置や入出力装置の各々に夫
々対応して設けられた選択回路を有し、前記選択回路の
各々は、前記中央処理装置から出力されるアドレスのア
ドレス空間を複数のレンジに分割して前記レンジ毎に前
記メモリ装置や人出力処理装置を選択する選択情報を予
め設定自在な設定手段と、前記中央処理装置から供給さ
れるレンジ選択信号に応じて前記設定手段内の特定レン
ジの選択情報を選択する手段と、この選択出力により特
定される前記メモリ装置や人出力装置の１つをアクティ
ブとする信号を生成する手段とを有することを特徴とす
る選択装置が得られる。

実施例 以下、本発明の実施例を図面を参照して説明する。

第１図は本発明の実施例のシステム的ブロック図である
。ＣＰＵＩＯからアドレスバス２０，制御バス２１，デ
ータバス２２が夫々出力されており、入出力装置１２が
データバス２２に、またメモリ装置１３がアドレスバス
２０とデータバス２２とに夫々接続されている。

入出力装置１２を選択的にアクティブとするＣＳ（チッ
プセレクト）信号４０ａを生戊するための選択回路１１
ａと、メモリ装置１３を選択的にアクティブとするＣＳ
信号４０ｂを生成するための選択回路１ｌｂとが設けら
れている。

第２図は第１図における選択回路１ｌｂの具体的回路例
であり、選択回路１１ａについても全く同等構或とする
。レジスタ３０ｂはＣＰＵＩＯからの選択情報を格納す
るためのものであり、本例では、（Ｄ２．Ｄｌ）の２ビ
ットからなるＤレンジ選択情報と、（　Ｇ　２．Ｇ　１
）の２ビットからなるＧレンジ選択情報とを格納するよ
うになっている。この選択情報はＣＰＵから出力される
アドレスのアドレス空間を複数のレンジ（Ｄ及びＧレン
ジ）に分割したものであり、各レンジ毎にメモリ装置や
人出力装置を選択するための選択情報である。

第３図（Ａ）．（Ｂ）にＧレンジ及びＤレンジの各情報
の内容を示しており、Ｇレンジはメモリ，Ｖ　Ｒ　Ａ　
Ｍ，拡張Ｉ／Ｏ，予備の各選択が可能であるものとする
。ＤレンジもＧレンジと基本的に同様であり、メモリ，
ＶＲＡＭ，拡張Ｉ／Ｏ，ＰＲＯ．Ｍの各選択が可能であ
るものとする。

デコーダ３ｌｂはレジスタ３０ｂの各レンジ選択情報を
夫々デコードするためのレジスタデコード回路３４．３
５からなる。デコード回路３４は２ビットのＧレンジ選
択情報をデコードして４ビットのデコード出力とし、デ
コード回路３５は２ビットのＤレンジ選択情報をデコー
ドして４ビットのデコード出力とする。

ＣＳ生成回路３２ｂはＤレンジレジスタデコード回路３
５からの４ビットデコード出力のうち予め定められた特
定の１ビットを選択するピットセレクタ３６と、Ｇレン
ジレジスタデコード回路３４からの４ビットデコード出
力のうち予め定められた特定の１ビットを選択するピッ
トセレクタ３７と、これ等ピットセレクタ３６．３７の
選択ビットをメモリ装置１３のＣＳ信号４０ｂとして導
出するＣＳ生成部３８とを有している。

レジスタ選択デコード回路３３ｂはＣＰＵからの情報を
デコードしてレジスタ３０ｂのどのレンジの選択情報を
選択するかを指定するレンジ選択信号を生威するもので
ある。Ｄレンジ選択信号はピットセレクタ３６への選択
指示信号となり、Ｇレンジ選択信号はピットセレクタ３
７への選択指示信号となる。

かかる構成において、ＣＰＵＩＯより装置選択情報がＤ
レンジ及びＧレンジ共にレジスタ３０ｂ内に予め設定さ
れる。これ等予め設定されたレジスタ３０ｂ内の各レン
ジの選択情報は、対応するデコード回路３４．３５へ夫
々人力されてデコードされる。

いま、Ｄレンジの選択情報として（０．０）が設定され
ているとすると、このＤレンジにはメモリ装置がアサイ
ンされていることを示す。よって、Ｄレンジレジスタデ
コード回路３５はこの（００）なる情報をデコードして
、４ビットの出力のうち、（０，Ｏ）に対応する例えば
第１ビット１］の出力のみが“０”となり、他の３ビッ
ト出力は“１”とする様なデコード信号を生戊する。

この状態で、ＣＰＵＩＯからのレンジ選択情報がＤレン
ジを選択する様な情報であれば、デコード回路３３ｂは
これを検出してピットセレクタ３６をアクティブとする
。このピットセレクタ３６はアクティブとされるとデコ
ード回路３５の出力のうち第１ビット目の出力を選択す
る様に予め構成さているものとすると、このアクティブ
に応答して、当該第１ビットの“０”が選択され、これ
がＣＳ生成部３８を介してＣＳ信号４０ｂとして出力さ
れる。

このＣＳ信号４０ｂに接続されているメモリ装置１３は
、この信号４０ｂの“Ｏ”によりアクティブとされるよ
うになっていれば、結果として当該メモリ装置１３が選
択的にアクティブ化され、ＣＰＵＩＯよりのアクセスが
可能となるのである。

更に、Ｇレンジの選択情報として（１．０）が設定され
ているとすると、このＧレンジには拡張Ｉ／Ｏがアサイ
ンされていることを示す。よって、Ｇレンジレジスタ選
択回路１１ａ（第１図参照）内のデコード回路３４はこ
の（１．０）なる情報をデコードして、４ビットの出力
のうち、（１．０）に対応する例えば第３ビット目の出
力のみが″０“となり、他の３ビットは“１”とする様
なデコード信号を生戊する。

この状態で、ＣＰＵＩＯからのレンジ選択情報がＧレン
ジを選択する様な情報であれば、選択回路１　１　ａ内
のデコード回路３３ａはこれを検出してピットセレクタ
３７をアクティブとする。このピットセレクタ３７はア
クティブとされるとデコード回路３４の出力のうち第３
ビット目の出力を選択する様に予め横或されているもの
とすれば、このアクティブに応答して、当該第３ビット
の“０”が選択され、これがＣＳ生戊部３８を介してＣ
Ｓ信号４０ａとして出力される。

このＣＳ信号４０ａに接続されている人出力装置である
拡張１／０１２は、この信号４０ａの“０”によりアク
ティブとされるようになっていれば、結果として当該拡
張１／０１２が選択的にアクティブ化され、ＣＰＵＩＯ
よりのアクセスが可能となる。

第２図の実施例では、Ｄ及びＧレンジ共に２ビットとし
て、各レンジにて夫々４つのメモリや人出力装置をアサ
インすることが可能となる。よって、合計８つの装置を
特定することができるので、これら８つの装置に夫々対
応して第２図に示す選択回路を８個設け、各選択回路内
のピットセレクタ３６　３７として、４ビットデコード
出力のうち夫々対応する１つのビットを選択する様予め
構戊しておけば良いことになる。

また、レンジの数をＤ，Ｇの２つとしているが、必要に
応じて３以上のレンジとすると、メモリや人出力装置の
選択可能数が更に増大することになる。

これ等の各レンジの情報はレンジ毎に全く独立に設定す
ることができるが、各選択口路１１ａ１ｌｂ等は全く独
立してこれ等情報をデコードするようにしているので、
全てのレジスタ３０ａ．３０ｂは同一の情報を保持する
ようにしても良い。

発明の効果 以上述べた如く、本発明によれば、選択されるべきメモ
リ装置や人出力装置に夫々対応した選択回路の各々にこ
れ等装置の選択情報を予め保持するためのレジスタを設
け、この選択情報をＣＰＵより指定して特定の装置のみ
をアクティブとするようＩｎ威しているので、当該レジ
スタの選択情報を更新することができ、よってＣＰＵが
動作中でも装置の選択情報を可変とすることができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のシステムブロック図、第２図
は第１図の選択回路の具体例を示す図、第３図は選択情
報の内容例を示す図である。 主要部分の符号の説明 １０・・・・・・ＣＰＵ １１・・・・・・選択回路 １２・・・・・・入出力装置 １３・・・・・・メモリ ３０ｂ・・・・・・レジスタ ３ｌｂ・・・・・・選択情報デコード回路３２ｂ・・・
・・・ＣＳ生成回路

Claims (1)

【特許請求の範囲】
1. （１）中央処理装置及びこの中央処理装置から制御自在
   なメモリ装置や入出力装置を含む情報処理装置において
   、前記中央処理装置からの指示により前記メモリ装置や
   入出力装置を選択的にアクティブとする選択装置であっ
   て、前記メモリ装置や入出力装置の各々に夫々対応して
   設けられた選択回路を有し、前記選択回路の各々は、前
   記中央処理装置から出力されるアドレスのアドレス空間
   を複数のレンジに分割して前記レンジ毎に前記メモリ装
   置や入出力処理装置を選択する選択情報を予め設定自在
   な設定手段と、前記中央処理装置から供給されるレンジ
   選択信号に応じて前記設定手段内の特定レンジの選択情
   報を選択する手段と、この選択出力により特定される前
   記メモリ装置や入出力装置の１つをアクティブとする信
   号を生成する手段とを有することを特徴とする選択装置
   。